CN115706154A - 半导体装置 - Google Patents

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drain
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朴星一
朴宰贤
崔道永
崔永文
河大元
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Samsung Electronics Co Ltd
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Abstract

公开了半导体装置。所述半导体装置包括：有源图案，在基底上沿第一方向延伸；第一下部源极/漏极图案和第二下部源极/漏极图案，设置在有源图案上并且在第一方向上彼此间隔开；第一上部源极/漏极图案，设置在第一下部源极/漏极图案上；第二上部源极/漏极图案，设置在第二下部源极/漏极图案上；以及栅电极，与有源图案交叉，并且在与第一方向交叉的第二方向上延伸。栅电极包括在第三方向上与有源图案重叠的重叠部分，第三方向垂直于第一方向和第二方向。所述重叠部分在第二方向上的长度小于第一下部源极/漏极图案在第二方向上的长度。

Description

半导体装置
本申请要求于2021年8月10日提交到韩国知识产权局的第10-2021-0105357号韩国专利申请的优先权，所述韩国专利申请的公开通过引用全部包含于此。
技术领域
本公开涉及半导体装置，更具体地，涉及包括场效应晶体管的半导体装置和制造该半导体装置的方法。
背景技术
半导体装置可包括集成电路，集成电路包括金属氧化物半导体(MOS)场效应晶体管(MOSFET)。随着半导体装置的尺寸和设计规格减小，MOS场效应晶体管也已经按比例缩小。半导体装置的操作特性可能受到MOS场效应晶体管的按比例缩小的负面影响。因此，已经研究了用于制造能够在克服由高集成密度引起的限制的同时提高性能的半导体装置的各种方法。
发明内容
本公开的示例实施例可提供具有提高的电特性和可靠性的半导体装置。
根据示例实施例的一个方面，提供了一种半导体装置，所述半导体装置包括：有源图案，在基底上沿第一方向延伸；第一下部源极/漏极图案，设置在有源图案上；第二下部源极/漏极图案，设置在有源图案上，并且在第一方向上与第一下部源极/漏极图案间隔开；第一上部源极/漏极图案，设置在第一下部源极/漏极图案上；第二上部源极/漏极图案，设置在第二下部源极/漏极图案上；以及栅电极，与有源图案交叉，并且在与第一方向相交的第二方向上延伸，其中，栅电极包括在第三方向上与有源图案重叠的重叠部分，第三方向垂直于第一方向和第二方向，并且其中，所述重叠部分在第二方向上的长度小于第一下部源极/漏极图案在第二方向上的长度。
根据示例实施例的一个方面，提供了一种半导体装置，所述半导体装置包括：有源图案，在基底上沿第一方向延伸；第一下部源极/漏极图案，设置在有源图案上；第二下部源极/漏极图案，设置在有源图案上，并且在第一方向上与第一下部源极/漏极图案间隔开；第一上部源极/漏极图案，设置在第一下部源极/漏极图案上；第二上部源极/漏极图案，设置在第二下部源极/漏极图案上；栅电极，与有源图案交叉，并且在与第一方向相交的第二方向上延伸；第一沟道图案，在第一方向上延伸以与栅电极交叉，并且连接第一下部源极/漏极图案和第二下部源极/漏极图案；第二沟道图案，在第一方向上延伸以与栅电极交叉，并且连接第一上部源极/漏极图案和第二上部源极/漏极图案；公共接触件，共同连接到第一下部源极/漏极图案和第一上部源极/漏极图案；底部接触件，连接到第二下部源极/漏极图案；顶部接触件，连接到第二上部源极/漏极图案；以及栅极接触件，与栅电极接触，其中，第一沟道图案和第二沟道图案中的至少一个包括在第三方向上彼此堆叠并间隔开的多个半导体图案，第三方向垂直于基底的顶表面，其中，第一上部源极/漏极图案和第二上部源极/漏极图案中的每个在第二方向上的长度小于第一下部源极/漏极图案和第二下部源极/漏极图案中的每个在第二方向上的长度，其中，栅电极包括沿着第三方向与有源图案重叠的重叠部分，并且其中，所述重叠部分在第二方向上的长度小于第一下部源极/漏极图案在第二方向上的长度。
根据示例实施例的一个方面，提供了一种半导体装置，所述半导体装置包括：基底，包括第一区域、第二区域以及第三区域，第三区域在第一区域与第二区域之间；有源图案，在基底上沿第一方向延伸；第一下部源极/漏极图案，设置在有源图案上；第二下部源极/漏极图案，设置在有源图案上，并且在第一方向上与第一下部源极/漏极图案间隔开；第一上部源极/漏极图案，设置在第一下部源极/漏极图案上；第二上部源极/漏极图案，设置在第二下部源极/漏极图案上；以及栅电极，与第三区域上的有源图案交叉，并且在与第一方向相交的第二方向上延伸，其中，有源图案在第一区域上在第二方向上具有第一长度，其中，有源图案在第二区域上在第二方向上具有第二长度，其中，有源图案在第三区域上在第二方向上具有第三长度，并且其中，第三长度小于第一长度和第二长度。
根据示例实施例的一个方面，提供了一种半导体装置，所述半导体装置包括：有源图案，在基底上沿第一方向延伸；第一下部源极/漏极图案，设置在有源图案上；第二下部源极/漏极图案，设置在有源图案上，并且在第一方向上与第一下部源极/漏极图案间隔开；第一上部源极/漏极图案，设置在第一下部源极/漏极图案上；第二上部源极/漏极图案，设置在第二下部源极/漏极图案上；栅电极，与有源图案交叉，并且在与第一方向相交的第二方向上延伸；第一沟道图案，在第一方向上延伸以与栅电极交叉，并且连接第一下部源极/漏极图案和第二下部源极/漏极图案；以及第二沟道图案，设置在第一沟道图案上，在第一方向上延伸以与栅电极交叉，并且连接第一上部源极/漏极图案和第二上部源极/漏极图案，其中，第一沟道图案包括在第三方向上彼此堆叠并间隔开的多个下部半导体图案，第三方向垂直于基底的顶表面，其中，第二沟道图案包括在第三方向上彼此堆叠并间隔开的多个上部半导体图案，其中，栅电极包括沿着第三方向与有源图案重叠的重叠部分，并且其中，所述重叠部分在第二方向上的长度小于第一下部源极/漏极图案在第二方向上的长度。
附图说明
从以下结合附图对示例实施例的描述，以上和其他方面将更加清楚，其中：
图1A是示出根据一些示例实施例的半导体装置的平面图；
图1B、图1C、图1D、图1E和图1F分别是沿着图1A的线A-A'、B-B'、C-C'、D-D'和E-E'截取以示出根据一些示例实施例的半导体装置的剖视图；
图2A是示出根据一些示例实施例的半导体装置的平面图；
图2B、图2C、图2D和图2E分别是沿着图2A的线A-A'、B-B'、C-C'和E-E'截取以示出根据一些示例实施例的半导体装置的剖视图；
图3、图4和图5是与图2D的部分“X”对应以示出根据一些示例实施例的半导体装置的部分的放大图；
图6A是示出根据一些示例实施例的半导体装置的平面图；
图6B和图6C分别是沿着图6A的线B-B'和F-F'截取以示出根据一些示例实施例的半导体装置的剖视图；
图7A是示出根据一些示例实施例的半导体装置的平面图；
图7B、图7C和图7D分别是沿着图7A的线A-A'、B-B'和C-C'截取以示出根据一些示例实施例的半导体装置的剖视图；
图8A是示出根据一些示例实施例的半导体装置的平面图；
图8B是沿着图8A的线B-B'截取以示出根据一些示例实施例的半导体装置的剖视图；
图9A、图12A、图13A、图14A、图15A、图16A和图17A是示出根据一些示例实施例的制造半导体装置的方法的平面图；
图9B、图10、图11、图12B、图13B、图14B、图15B和图16B分别是沿着图9A的线E-E'、图12A的线E-E'、图13A的线E-E'、图14A的线E-E'、图15A的线E-E'和图16A的线E-E'截取以示出根据一些示例实施例的制造半导体装置的方法的剖视图；
图12C、图13C和图14C分别是沿着图12A的线A-A'、图13A的线A-A'和图14A的线A-A'截取以示出根据一些示例实施例的制造半导体装置的方法的剖视图；
图13D和图14D分别是沿着图13A的线B-B'和图14A的线B-B'截取以示出根据一些示例实施例的制造半导体装置的方法的剖视图；以及
图16C和图17B分别是沿着图16A的线C-C'和图17A的线C-C'截取以示出根据一些示例实施例的制造半导体装置的方法的剖视图。
具体实施方式
现在将参照附图更全面地描述示例实施例。
图1A是示出根据一些示例实施例的半导体装置的平面图。图1B、图1C、图1D、图1E和图1F分别是沿着图1A的线A-A'、B-B'、C-C'、D-D'和E-E'截取以示出根据一些示例实施例的半导体装置的剖视图。
参照图1A、图1B、图1C、图1D、图1E和图1F，可提供包括有源图案AP的基底100。例如，基底100可以是包括硅(Si)、锗(Ge)和硅锗(SiGe)中的至少一者的半导体基底，或者混合物半导体基底。例如，基底100可以是硅基底。基底100的顶表面可平行于第一方向D1和第二方向D2，并且可垂直于第三方向D3。第一方向D1、第二方向D2和第三方向D3可彼此相交(例如，垂直或其他角度)。
基底100可包括第一区域R1、第二区域R2和第三区域R3，第三区域R3在第一区域R1与第二区域R2之间。第一区域R1和第二区域R2可在第一方向D1上彼此间隔开，第三区域R3置于在第一区域R1与第二区域R2之间。第一区域至第三区域R1、R2和R3中的每个可在第二方向D2上延伸。第一区域至第三区域R1、R2和R3可以是在其上设置有构成逻辑电路的标准单元的区域。例如，设置在第一区域至第三区域R1、R2和R3上的晶体管可以是逻辑晶体管。
器件隔离层ST可被设置在基底100上，并且器件隔离层ST可限定有源图案AP。器件隔离层ST可覆盖有源图案AP的侧表面，并且可暴露有源图案AP的顶表面。例如，器件隔离层ST可包括氧化硅、氮化硅和氮氧化硅中的至少一者。有源图案AP可对应于由器件隔离层ST围绕的基底100的上部部分。
如图1A中所示，有源图案AP可在第一区域R1上在第二方向D2上具有第一长度L1，可在第二区域R2上在第二方向D2上具有第二长度L2，并且可在第三区域R3上在第二方向D2上具有第三长度L3。例如，第一区域至第三区域R1、R2和R3上的有源图案AP在第二方向D2上的长度可彼此不同。第一长度L1可小于第二长度L2，并且可大于第三长度L3。在本公开中，有源图案AP在第二方向D2上的长度可指示有源图案AP的顶表面在第二方向D2上的长度。
参照图1B和图1C，第一长度L1可对应于第一下部源极/漏极图案SD1a的底表面处在第二方向D2上的长度。第二长度L2可对应于第二下部源极/漏极图案SD1b的底表面处在第二方向D2上的长度。在本公开中，A/B可表示A和B，例如，第一下部源极/漏极图案可表示第一下部源极和漏极图案。
第一沟道图案CH1和第二沟道图案CH2可被设置在基底100的有源图案AP上。第一沟道图案CH1和第二沟道图案CH2可在垂直于基底100的顶表面的第三方向D3上被顺序地堆叠。基底100的最顶表面可对应于有源图案AP的顶表面。
在一些示例实施例中，第一沟道图案CH1可包括在第三方向D3上顺序地堆叠的多个下部半导体图案LSP。下部半导体图案LSP可在第三方向D3上彼此间隔开。例如，下部半导体图案LSP中的最底部的下部半导体图案LSP可与“有源图案AP的上部部分”间隔开。下部半导体图案LSP可包括例如硅(Si)、锗(Ge)和硅锗(SiGe)中的至少一者。
在一些示例实施例中，第二沟道图案CH2可包括在第三方向D3上顺序地堆叠的多个上部半导体图案USP。上部半导体图案USP可在第三方向D3上彼此间隔开。上部半导体图案USP中的最底部的上部半导体图案USP可在第三方向D3上与下部半导体图案LSP中的最顶部的下部半导体图案LSP间隔开。例如，上部半导体图案USP可包括硅(Si)、锗(Ge)和硅锗(SiGe)中的至少一者。
下部半导体图案LSP和上部半导体图案USP中的每个可与基底100的顶表面平行地在有源图案AP上沿第一方向D1和第二方向D2延伸。
在第二方向D2上延伸的一对下部源极/漏极图案SD1a和SD1b可被设置在基底100的有源图案AP上。一对下部源极/漏极图案SD1a和SD1b可被设置在第一沟道图案CH1的两侧，并且可与第一沟道图案CH1的下部半导体图案LSP接触。一对下部源极/漏极图案SD1a和SD1b可包括设置在第一区域R1上的第一下部源极/漏极图案SD1a和设置在第二区域R2上的第二下部源极/漏极图案SD1b。第一下部源极/漏极图案SD1a和第二下部源极/漏极图案SD1b可在第一方向D1上彼此间隔开，之后将被描述的栅电极GE(或之后将被描述的的覆盖图案CP)置于第一下部源极/漏极图案SD1a与第二下部源极/漏极图案SD1b之间。
第一下部源极/漏极图案SD1a在第一方向D1上的宽度可基本等于第二下部源极/漏极图案SD1b在第一方向D1上的宽度。
第一下部源极/漏极图案SD1a在第二方向D2上的长度可小于第二下部源极/漏极图案SD1b在第二方向D2上的长度。第一下部源极/漏极图案SD1a在第二方向D2上的长度可小于第二长度L2并且可大于第三长度L3。在本公开中，第一下部源极/漏极图案SD1a和第二下部源极/漏极图案SD1b中的每个在第二方向D2上的长度可指示第一下部源极/漏极图案SD1a和第二下部源极/漏极图案SD1b中的每个在第二方向D2上的最大长度。第一下部源极/漏极图案SD1a和第二下部源极/漏极图案SD1b中的每个可在其顶表面与底表面之间的水平高度(level)处在第二方向D2上具有最大长度。
第一下部源极/漏极图案SD1a和第二下部源极/漏极图案SD1b可包括使用基底100和下部半导体图案LSP作为晶种(seed，或被称为籽晶)形成的外延图案(epitaxialpattern)。例如，第一下部源极/漏极图案SD1a和第二下部源极/漏极图案SD1b可包括硅(Si)、硅锗(SiGe)和碳化硅(SiC)中的至少一者。第一下部源极/漏极图案SD1a和第二下部源极/漏极图案SD1b可被形成，以向第一沟道图案CH1的下部半导体图案LSP提供拉伸应变或压缩应变。
覆盖第一下部源极/漏极图案SD1a和第二下部源极/漏极图案SD1b中的每个的至少一个侧表面的第一绝缘层110可被设置在基底100上。第一绝缘层110可被设置在器件隔离层ST上。覆盖第一下部源极/漏极图案SD1a的侧表面的第二绝缘层120可被设置在基底100上。第二绝缘层120可与基底100接触。
更具体地，第一下部源极/漏极图案SD1a的第一侧表面SW11可具有平坦轮廓。例如，第一下部源极/漏极图案SD1a的第一侧表面SW11可平行于第三方向D3。第一下部源极/漏极图案SD1a的第一侧表面SW11可与有源图案AP的侧表面对齐。第一下部源极/漏极图案SD1a的第一侧表面SW11可与第二绝缘层120直接接触。
第一下部源极/漏极图案SD1a的第二侧表面SW12可具有在第二方向D2上凸起的轮廓。第一下部源极/漏极图案SD1a的第二侧表面SW12可不平行于第一侧表面SW11，并且可不与有源图案AP的另一侧表面对齐。第一下部源极/漏极图案SD1a的第二侧表面SW12可被覆盖有第一绝缘层110。第一下部源极/漏极图案SD1a的第一侧表面SW11和第二侧表面SW12可在第二方向D2上彼此背对。
第二下部源极/漏极图案SD1b的两个侧表面可不与第二绝缘层120接触，并且可被覆盖有第一绝缘层110。
第三绝缘层130可被设置在第一下部源极/漏极图案SD1a、第二下部源极/漏极图案SD1b以及第一绝缘层110上。第三绝缘层130可覆盖第一下部源极/漏极图案SD1a和第二下部源极/漏极图案SD1b中的每个的顶表面，并且可在第二方向D2上延伸。第三绝缘层130可沿着第一下部源极/漏极图案SD1a的第二侧表面SW12和第二下部源极/漏极图案SD1b的两个侧表面延伸。第三绝缘层130还可被布置在第一下部源极/漏极图案SD1a和第二下部源极/漏极图案SD1b中的每个与第一绝缘层110之间。第三绝缘层130的最顶表面可与第一绝缘层110和第二绝缘层120的顶表面基本共面。第三绝缘层130可与器件隔离层ST的侧表面接触。
第一绝缘层至第三绝缘层110、120和130中的每个可包括氧化硅、氮化硅和氧氮化硅中的至少一者。例如，第一绝缘层110和第二绝缘层120可包括相同的绝缘材料。例如，第三绝缘层130可包括与第一绝缘层110和第二绝缘层120的绝缘材料不同的绝缘材料。例如，第一绝缘层110和第二绝缘层120可包括氧化硅，第三绝缘层130可包括氮化硅。
在第二方向D2上延伸的一对上部源极/漏极图案SD2a和SD2b可被设置在第三绝缘层130上。一对上部源极/漏极图案SD2a和SD2b可被设置在第二沟道图案CH2的两侧，并且可与第二沟道图案CH2的上部半导体图案USP接触。一对上部源极/漏极图案SD2a和SD2b可包括设置在第一区域R1上的第一上部源极/漏极图案SD2a和设置在第二区域R2上的第二上部源极/漏极图案SD2b。第一上部源极/漏极图案SD2a和第二上部源极/漏极图案SD2b可在第一方向D1上彼此间隔开，之后将被描述的栅电极GE置于第一上部源极/漏极图案SD2a与第二上部源极/漏极图案SD2b之间。第一上部源极/漏极图案SD2a和第二上部源极/漏极图案SD2b可在第三方向D3上与第一下部源极/漏极图案SD1a和第二下部源极/漏极图案SD1b间隔开，第三绝缘层130置于第一上部源极/漏极图案SD2a和第二上部源极/漏极图案SD2b与第一下部源极/漏极图案SD1a和第二下部源极/漏极图案SD1b之间。
第一上部源极/漏极图案SD2a在第一方向D1上的宽度可基本等于第二上部源极/漏极图案SD2b在第一方向D1上的宽度。第一上部源极/漏极图案SD2a和第二上部源极/漏极图案SD2b中的每个在第一方向D1上的宽度可等于或小于第一下部源极/漏极图案SD1a和第二下部源极/漏极图案SD1b中的每个在第一方向D1上的宽度。
第一上部源极/漏极图案SD2a在第二方向D2上的长度可等于或小于第二上部源极/漏极图案SD2b在第二方向D2上的长度。第一上部源极/漏极图案SD2a和第二上部源极/漏极图案SD2b中的每个在第二方向D2上的长度可小于第一长度L1。例如，第一上部源极/漏极图案SD2a和第二上部源极/漏极图案SD2b中的每个在第二方向D2上的长度可大于第三长度L3。在本公开中，第一上部源极/漏极图案SD2a和第二上部源极/漏极图案SD2b中的每个在第二方向D2上的长度可指示第一上部源极/漏极图案SD2a和第二上部源极/漏极图案SD2b中的每个在第二方向D2上的最大长度。第一上部源极/漏极图案SD2a和第二上部源极/漏极图案SD2b中的每个可在其顶表面与底表面之间的水平高度处在第二方向D2上具有最大长度。在一些示例实施例中，第一上部源极/漏极图案SD2a和第二上部源极/漏极图案SD2b中的每个在第二方向D2上的长度可小于第一下部源极/漏极图案SD1a和第二下部源极/漏极图案SD1b中的每个在第二方向D2上的长度。
第一上部源极/漏极图案SD2a和第二上部源极/漏极图案SD2b可包括使用上部半导体图案USP作为晶种形成的外延图案。例如，第一上部源极/漏极图案SD2a和第二上部源极/漏极图案SD2b可包括硅(Si)、硅锗(SiGe)和碳化硅(SiC)中的至少一者。第一上部源极/漏极图案SD2a和第二上部源极/漏极图案SD2b可被形成，以向第二沟道图案CH2的上部半导体图案USP提供拉伸应变或压缩应变。
第一上部源极/漏极图案SD2a和第二上部源极/漏极图案SD2b可具有与第一下部源极/漏极图案SD1a和第二下部源极/漏极图案SD1b的导电类型不同的导电类型。例如，第一下部源极/漏极图案SD1a和第二下部源极/漏极图案SD1b可具有第一导电类型(例如，p型或n型)，第一上部源极/漏极图案SD2a和第二上部源极/漏极图案SD2b可具有与第一导电类型不同的第二导电类型(例如，n型或p型)。例如，第一上部源极/漏极图案SD2a和第二上部源极/漏极图案SD2b可包括与第一下部源极/漏极图案SD1a和第二下部源极/漏极图案SD1b的掺杂剂不同的掺杂剂。
覆盖第一上部源极/漏极图案SD2a和第二上部源极/漏极图案SD2b中的每个的至少一个侧表面的第四绝缘层150可被设置在第二绝缘层120和第三绝缘层130上。第四绝缘层150的底表面可与第一上部源极/漏极图案SD2a和第二上部源极/漏极图案SD2b的底表面基本共面。第四绝缘层150的顶表面可位于比第一上部源极/漏极图案SD2a和第二上部源极/漏极图案SD2b的顶表面高的水平高度处。例如，第四绝缘层150可包括氧化硅、氮化硅和氧氮化硅中的至少一者。
更具体地，第一上部源极/漏极图案SD2a的第一侧表面SW21可具有平坦轮廓。例如，第一上部源极/漏极图案SD2a的第一侧表面SW21可平行于第三方向D3。第一上部源极/漏极图案SD2a的第一侧表面SW21可与之后将被描述的公共接触件CC的第一部分CCa的侧表面接触并对齐。
第一上部源极/漏极图案SD2a的第二侧表面SW22可具有在第二方向D2上凸起的轮廓。第一上部源极/漏极图案SD2a的第二侧表面SW22可不平行于第一侧表面SW21，并且可不与之后将被描述的公共接触件CC的第二部分CCb的侧表面对齐。第一上部源极/漏极图案SD2a的第二侧表面SW22可被覆盖有第四绝缘层150。第一上部源极/漏极图案SD2a的第一侧表面SW21和第二侧表面SW22可在第二方向D2上彼此背对。
第二上部源极/漏极图案SD2b的两个侧表面可被覆盖有第四绝缘层150。
覆盖有源图案AP并在第二方向D2上延伸的栅电极GE可被设置在第三区域R3上。栅电极GE可在第三方向D3上与第一沟道图案CH1的下部半导体图案LSP和第二沟道图案CH2的上部半导体图案USP重叠，并且可围绕第一沟道图案CH1的下部半导体图案LSP和第二沟道图案CH2的上部半导体图案USP。
栅电极GE可包括在第三方向D3上与有源图案AP重叠的重叠部分GEp。重叠部分GEp在第二方向D2上的长度可基本等于第三区域R3上的有源图案AP在第二方向D2上的第三长度L3。重叠部分GEp在第二方向D2上的长度可小于第一下部源极/漏极图案SD1a和第二下部源极/漏极图案SD1b中的每个在第二方向D2上的长度。
更具体地，栅电极GE可覆盖第一沟道图案CH1的下部半导体图案LSP和第二沟道图案CH2的上部半导体图案USP中的每个的顶表面和底表面。栅电极GE可覆盖下部半导体图案LSP中的每个的第一侧表面LSW1和上部半导体图案USP中的每个的第一侧表面USW1。下部半导体图案LSP中的每个的第二侧表面LSW2和上部半导体图案USP中的每个的第二侧表面USW2可不被栅电极GE覆盖，并且可与之后将被描述的覆盖图案CP的第二部分CPb接触。下部半导体图案LSP中的每个的第一侧表面LSW1和第二侧表面LSW2可在第二方向D2上彼此背对。上部半导体图案USP中的每个的第一侧表面USW1和第二侧表面USW2可在第二方向D2上彼此背对。
例如，栅电极GE可包括掺杂半导体材料、导电金属氮化物和/或金属。更具体地，栅电极GE可包括彼此不同的多个金属图案。例如，栅电极GE可包括围绕第一沟道图案CH1的下部半导体图案LSP的第一金属图案、围绕第二沟道图案CH2的上部半导体图案USP的第二金属图案、以及设置在上部半导体图案USP中的最顶部的上部半导体图案USP上的第三金属图案。第一金属图案至第三金属图案的电阻可彼此不同。可通过调整第一金属图案至第三金属图案中的每个的组成和厚度来获得下部晶体管和上部晶体管的期望的阈值电压。
第一下部源极/漏极图案SD1a和第二下部源极/漏极图案SD1b可分别被设置在栅电极GE的两侧，并且第一上部源极/漏极图案SD2a和第二上部源极/漏极图案SD2b也可分别被设置在栅电极GE的两侧。如图1A中所示，第一下部源极/漏极图案SD1a、第二下部源极/漏极图案SD1b、第一上部源极/漏极图案SD2a和第二上部源极/漏极图案SD2b中的每个的至少一部分可在第一方向D1上与栅电极GE重叠。
栅极绝缘图案GI可被设置在栅电极GE与有源图案AP之间以及栅电极GE与第一沟道图案CH1的下部半导体图案LSP和第二沟道图案CH2的上部半导体图案USP中的每个之间。一对第一栅极间隔件GS1可被设置，以在第三方向D3上从第二沟道图案CH2的上部半导体图案USP中的最顶部的上部半导体图案USP的顶表面延伸并且覆盖栅电极GE的两个侧表面的部分。一对第二栅极间隔件GS2可被设置，以在第三方向D3上在第一下部源极/漏极图案SD1a和第二下部源极/漏极图案SD1b中的每个的顶表面与第一上部源极/漏极图案SD2a和第二上部源极/漏极图案SD2b中的每个的底表面之间延伸并且覆盖栅电极GE的两个侧表面的其他部分。覆盖栅电极GE的最顶表面的覆盖图案CP可被设置。栅电极GE、栅极绝缘图案GI、第一栅极间隔件GS1、第二栅极间隔件GS2以及覆盖图案CP可被统称为栅极结构。
栅极绝缘图案GI可沿着栅电极GE的底表面延伸，并且可被布置在栅电极GE与器件隔离层ST之间。例如，栅极绝缘图案GI可在第二方向D2上从有源图案AP的顶表面延伸到器件隔离层ST的顶表面上。
栅极绝缘图案GI可被布置在栅电极GE与第一沟道图案CH1的下部半导体图案LSP和第二沟道图案CH2的上部半导体图案USP中的每个之间。栅极绝缘图案GI可围绕下部半导体图案LSP中的每个的顶表面、底表面和第一侧表面LSW1。栅极绝缘图案GI可围绕上部半导体图案USP中的每个的顶表面、底表面和第一侧表面USW1。下部半导体图案LSP和上部半导体图案USP中的每个可与栅电极GE间隔开，栅极绝缘图案GI置于下部半导体图案LSP与上部半导体图案USP之间。
覆盖下部半导体图案LSP和上部半导体图案USP中的每个的顶表面和底表面的栅极绝缘图案GI可在栅电极GE与第一下部源极/漏极图案SD1a和第二下部源极/漏极图案SD1b中的每个之间以及栅电极GE与第一上部源极/漏极图案SD2a和第二上部源极/漏极图案SD2b中的每个之间延伸。第一下部源极/漏极图案SD1a、第二下部源极/漏极图案SD1b、第一上部源极/漏极图案SD2a和第二上部源极/漏极图案SD2b中的每个可在第一方向D1上与栅电极GE间隔开，栅极绝缘图案GI置于第一下部源极/漏极图案SD1a和第二下部源极/漏极图案SD1b与第一上部源极/漏极图案SD2a和第二上部源极/漏极图案SD2b之间。
栅极绝缘图案GI可被布置在栅电极GE与第二沟道图案CH2的上部半导体图案USP中的最顶部的上部半导体图案USP之间，并且可在栅电极GE与第一栅极间隔件GS1之间延伸。栅极绝缘图案GI的最顶表面可与栅电极GE的最顶表面基本共面。
例如，栅极绝缘图案GI可包括氧化硅、氮化硅、氮氧化硅和高k介电材料中的至少一者。高k介电材料可以是其介电常数大于氧化硅和氮化硅的介电常数的材料，例如，氧化铪(HfO)、氧化铝(AlO)或氧化钽(TaO)。
一对第一栅极间隔件GS1可在第三方向D3上从栅电极GE的两个侧表面延伸到覆盖图案CP的第一部分CPa的两个侧表面上。一对第一栅极间隔件GS1中的每个的顶表面可位于比栅电极GE的最顶表面高的水平高度处，并且可与覆盖图案CP的顶表面基本共面。一对第一栅极间隔件GS1可在第一方向D1上彼此间隔开，栅电极GE和/或覆盖图案CP置于一对第一栅极间隔件GS1之间。
一对第二栅极间隔件GS2可被设置在第三绝缘层130与栅电极GE之间以及第三绝缘层130与覆盖图案CP的第二部分CPb之间。一对第二栅极间隔件GS2中的每个的底表面可与第一下部源极/漏极图案SD1a和第二下部源极/漏极图案SD1b中的一个接触，并且可与第三绝缘层130的底表面基本共面。一对第二栅极间隔件GS2中的每个的顶表面可与第一上部源极/漏极图案SD2a和第二上部源极/漏极图案SD2b中的一个接触，并且可与第三绝缘层130的顶表面基本共面。一对第二栅极间隔件GS2中的每个可在第三方向D3上不与一对第一栅极间隔件GS1重叠。可选地，在特定示例实施例中，一对第二栅极间隔件GS2可分别被设置在上部半导体图案USP中的最底部的上部半导体图案USP与下部半导体图案LSP中的最顶部的下部半导体图案LSP之间，并且可在第三方向D3上分别与第一栅极间隔件GS1重叠。
覆盖图案CP可包括覆盖栅电极GE的最顶表面并在第二方向D2上延伸的第一部分CPa、以及覆盖栅电极GE的侧表面和基底100的顶表面的第二部分CPb。覆盖图案CP的第一部分CPa和第二部分CPb可在第二方向D2上彼此连接。覆盖图案CP可被设置在第三区域R3上。
覆盖图案CP的第一部分CPa可与栅极绝缘图案GI的最顶表面接触。覆盖图案CP的第一部分CPa在第三方向D3上的厚度可比从上部半导体图案USP中的最顶部的上部半导体图案USP的顶表面到栅电极GE的最顶表面的距离小。
覆盖图案CP的第二部分CPb可与覆盖下部半导体图案LSP和上部半导体图案USP中的每个的顶表面和底表面的栅极绝缘图案GI接触。覆盖图案CP的第二部分CPb可与下部半导体图案LSP中的每个的第二侧表面LSW2和上部半导体图案USP中的每个的第二侧表面USW2直接接触。覆盖图案CP的第二部分CPb在第三方向D3上的厚度可大于第一部分CPa在第三方向D3上的厚度，并且大于栅电极GE在第三方向D3上的最大厚度。覆盖图案CP的第二部分CPb的底表面可位于比有源图案AP的顶表面低的水平高度处。例如，覆盖图案CP的第二部分CPb的底表面可位于比基底100的最顶表面低的水平高度处。覆盖图案CP的第二部分CPb的顶表面可位于与第一部分CPa的顶表面、一对第一栅极间隔件GS1中的每个的顶表面和第四绝缘层150的顶表面基本相同的水平高度处。在一些示例实施例中，覆盖图案CP的第二部分CPb在第一方向D1上可与第一下部源极/漏极图案SD1a和第二下部源极/漏极图案SD1b中的每个的至少一部分重叠。
例如，第一栅极间隔件GS1和第二栅极间隔件GS2中的每个以及覆盖图案CP可包括氧化硅、氮化硅和氮氧化硅中的至少一者。在一些示例实施例中，覆盖图案CP可包括与第一绝缘层110、第二绝缘层120和第四绝缘层150的绝缘材料不同的绝缘材料。具体地，覆盖图案CP可包括针对第一绝缘层110、第二绝缘层120和第四绝缘层150具有蚀刻选择性的材料。例如，覆盖图案CP可包括氮化硅。
栅电极GE、第一沟道图案CH1、第一下部源极/漏极图案SD1a和第二下部源极/漏极图案SD1b可构成下部晶体管，栅电极GE、第二沟道图案CH2、第一上部源极/漏极图案SD2a和第二上部源极/漏极图案SD2b可构成上部晶体管。当下部晶体管是PMOS场效应晶体管时，上部晶体管可以是NMOS场效应晶体管，并且当下部晶体管是NMOS场效应晶体管时，上部晶体管可以是PMOS场效应晶体管。
在一些示例实施例中，下部晶体管和上部晶体管中的每个可以是在其中栅电极GE三维地围绕沟道的三维场效应晶体管(或全环绕栅极(GAA)型晶体管)。下部晶体管和上部晶体管可在第三方向D3上顺序地被堆叠在基底100上，并且根据示例实施例的半导体装置可被称为堆叠式晶体管。
再次参照图1A和图1B，公共接触件CC可被设置在第一区域R1上，并且公共接触件CC可穿透第三绝缘层130和第四绝缘层150，以便与第一下部源极/漏极图案SD1a和第一上部源极/漏极图案SD2a接触。
公共接触件CC可包括第一部分CCa和第二部分CCb，第一部分CCa穿透第三绝缘层130和第四绝缘层150以便与第一下部源极/漏极图案SD1a的顶表面接触，第二部分CCb穿透第四绝缘层150以便与第一上部源极/漏极图案SD2a的顶表面接触。公共接触件CC的第一部分CCa的底表面可位于比第二部分CCb的底表面低的水平高度处。公共接触件CC的第一部分CCa在第三方向D3上的高度可大于第二部分CCb在第三方向D3上的高度。公共接触件CC的第一部分CCa的侧表面可与第一上部源极/漏极图案SD2a的第一侧表面SW21接触。
再次参照图1A和图1C，底部接触件BC可穿透第二区域R2上的第三绝缘层130和第四绝缘层150以便与第二下部源极/漏极图案SD1b的顶表面接触，并且顶部接触件TC可穿透第二区域R2上的第四绝缘层150以便与第二上部源极/漏极图案SD2b的顶表面接触。
底部接触件BC可在第二方向D2上与顶部接触件TC间隔开，第四绝缘层150置于底部接触件BC与顶部接触件TC之间。底部接触件BC的底表面可位于比顶部接触件TC的最底表面低的水平高度处。底部接触件BC在第三方向D3上的高度可大于顶部接触件TC在第三方向D3上的最大高度。
顶部接触件TC的一部分可与第二上部源极/漏极图案SD2b的侧表面邻近，并且可在第三方向D3上延伸。然而，示例实施例不限于此。
如图1A中所示，底部接触件BC可在第一方向D1上不与公共接触件CC重叠，顶部接触件TC的一部分可在第一方向D1上与公共接触件CC重叠。底部接触件BC可在第一方向D1上与覆盖图案CP重叠，顶部接触件TC的一部分可在第一方向D1上与栅电极GE重叠。
再次参照图1A和图1D，可在第三区域R3上设置穿透覆盖图案CP的第一部分CPa以便与栅电极GE的顶表面接触的栅极接触件GC。
公共接触件CC、底部接触件BC、顶部接触件TC和栅极接触件GC中的每个可包括导电图案和围绕导电图案的阻挡图案(barrier pattern)。例如，导电图案可包括金属。阻挡图案可覆盖导电图案的侧表面和底表面。阻挡图案可包括金属层和/或金属氮化物层。
第五绝缘层170可被设置，以覆盖第四绝缘层150、覆盖图案CP、公共接触件CC、底部接触件BC、顶部接触件TC和栅极接触件GC的顶表面。可在第五绝缘层170中设置分别连接到公共接触件CC、底部接触件BC、顶部接触件TC和栅极接触件GC的第一垫(pad)至第四垫P1、P2、P3和P4、以及将公共接触件CC、底部接触件BC、顶部接触件TC和栅极接触件GC分别连接到第一垫至第四垫P1、P2、P3和P4的第一过孔(via)至第四过孔V1、V2、V3和V4。第一垫至第四垫P1、P2、P3和P4以及第一过孔至第四过孔V1、V2、V3和V4可包括导电材料(诸如，金属)。第一垫至第四垫P1、P2、P3和P4中的每个以及第一过孔至第四过孔V1、V2、V3和V4中的每个可通过双镶嵌工艺被形成在单个导电结构中。金属层可被附加地堆叠在第五绝缘层170上。
图2A是示出根据一些示例实施例的半导体装置的平面图。图2B、图2C、图2D和图2E分别是沿着图2A的线A-A'、B-B'、C-C'和E-E'截取以示出根据一些示例实施例的半导体装置的剖视图。在下文中，出于容易和方便解释的目的，对与上面的示例实施例相同的技术特征的描述将被省略，并且上面描述的示例实施例之间的差异将被主要描述。
参照图2A、图2B、图2C和图2D，有源图案AP可包括由器件隔离层ST限定的多个有源鳍(active fin)。具体地，有源图案AP可包括由器件隔离层ST限定的第一有源鳍至第四有源鳍AF1、AF2、AF3和AF4。
第一有源鳍至第四有源鳍AF1、AF2、AF3和AF4可以是基底100的部分，并且可以是在第三方向D3上突出的部分。第一有源鳍至第四有源鳍AF1、AF2、AF3和AF4中的每个可具有在第三方向D3上突出的鳍形状。使用第一有源鳍至第四有源鳍AF1、AF2、AF3和AF4的至少一部分作为沟道的下部晶体管可以是鳍式场效应晶体管(鳍式FET)。
第一有源鳍至第四有源鳍AF1、AF2、AF3和AF4可在第一方向D1上延伸，并且可在第二方向D2上彼此间隔开。例如，第一有源鳍至第四有源鳍AF1、AF2、AF3和AF4中的每个可具有在第二方向D2上的宽度，该宽度随着在第三方向D3上的水平高度增大而减小。
第三有源鳍AF3可包括第一部分AF3a和第二部分AF3b，第一部分AF3a和第二部分AF3b在第一方向D1上彼此间隔开，覆盖图案CP置于第一部分AF3a与第二部分AF3b之间。第三有源鳍AF3可不被设置在第二区域R2上。第三有源鳍AF3的第一部分AF3a可被设置在第一区域R1上，第三有源鳍AF3的第二部分AF3b可被设置在第二区域R2上。
第四有源鳍AF4可被局部地设置在第二区域R2上。例如，第四有源鳍AF4可不被设置在第一区域R1和第三区域R3上。第四有源鳍AF4可在第二方向D2上与第三有源鳍AF3的第二部分AF3b重叠。第四有源鳍AF4可被设置为与覆盖图案CP相邻。
如图2A中所示，包括设置在第一区域R1上的第一有源鳍AF1、第二有源鳍AF2和第三有源鳍AF3的第一部分AF3a的有源图案AP在第二方向D2上的长度可被定义为第一长度L1。包括设置在第二区域R2上的第一有源鳍AF1、第二有源鳍AF2、第三有源鳍AF3的第二部分AF3b和第四有源鳍AF4的有源图案AP在第二方向D2上的长度可被定义为第二长度L2。包括设置在第三区域R3上的第一有源鳍AF1和第二有源鳍AF2的有源图案AP在第二方向D2上的长度可被定义为第三长度L3。例如，第一区域至第三区域R1、R2和R3上的有源图案AP在第二方向D2上的长度可彼此不同。第一长度L1可小于第二长度L2，并且可大于第三长度L3。
参照图2B和图2C，第一长度L1可对应于在第一下部源极/漏极图案SD1a的底表面处在第二方向D2上的长度。第二长度L2可对应于在第二下部源极/漏极图案SD1b的底表面处在第二方向D2上的长度。
在第三区域R3上，第一有源鳍AF1和第二有源鳍AF2的上部部分可被覆盖有栅电极GE，并且在第二方向D2上与栅电极GE重叠的第一有源鳍AF1和第二有源鳍AF2的上部部分可被统称为第一沟道图案CH1。
在第三方向D3上延伸的第二沟道图案CH2可被设置在第一沟道图案CH1上。第二沟道图案CH2可在第三方向D3上与第一沟道图案CH1重叠。第二沟道图案CH2可在第三方向D3上与第一沟道图案CH1间隔开。第二沟道图案CH2可包括分别设置在第一有源鳍AF1和第二有源鳍AF2上的两个部分，并且这两个部分可在第二方向D2上彼此间隔开。第一沟道图案CH1和第二沟道图案CH2可在第一方向D1上延伸。
在第一区域R1上，第一下部源极/漏极图案SD1a可被设置在第一有源鳍AF1、第二有源鳍AF2以及第三有源鳍AF3的第一部分AF3a的顶表面上。在第二区域R2上，第二下部源极/漏极图案SD1b可被设置在第一有源鳍AF1、第二有源鳍AF2、第三有源鳍AF3的第二部分AF3b以及第四有源鳍AF4的顶表面上。
第一下部源极/漏极图案SD1a和第二下部源极/漏极图案SD1b可被设置在第一沟道图案CH1的两侧处，并且可与第一沟道图案CH1的侧表面接触。第一下部源极/漏极图案SD1a在第二方向D2上的长度可小于第二下部源极/漏极图案SD1b在第二方向D2上的长度。
第一绝缘层110可被设置，以覆盖第一下部源极/漏极图案SD1a和第二下部源极/漏极图案SD1b。第一绝缘层110可填充器件隔离层ST与第一下部源极/漏极图案SD1a和第二下部源极/漏极图案SD1b之间的空间。可在基底100的第一区域R1上设置在第二方向D2上与第一下部源极/漏极图案SD1a的侧表面间隔开并且在第一方向D1上与第二下部源极/漏极图案SD1b的侧表面间隔开的第二绝缘层120。可选地，在特定示例实施例中，第二绝缘层120可与第一下部源极/漏极图案SD1a的侧表面接触。
第三绝缘层130可被设置在第一下部源极/漏极图案SD1a、第二下部源极/漏极图案SD1b以及第一绝缘层110上。第一绝缘层110可填充第一下部源极/漏极图案SD1a和第二下部源极/漏极图案SD1b中的每个与第三绝缘层130之间的空间。可选地，在特定示例实施例中，第三绝缘层130可共形地覆盖第一下部源极/漏极图案SD1a和第二下部源极/漏极图案SD1b中的每个的顶表面和侧表面，在这种情况下，第一绝缘层110可不被布置在第一下部源极/漏极图案SD1a和第二下部源极/漏极图案SD1b中的每个与第三绝缘层130之间。
在第二方向D2上延伸的第一上部源极/漏极图案SD2a和第二上部源极/漏极图案SD2b可被设置在第三绝缘层130上。第一上部源极/漏极图案SD2a和第二上部源极/漏极图案SD2b中的每个可在第三方向D3上与第一有源鳍AF1和第二有源鳍AF2重叠。第一上部源极/漏极图案SD2a和第二上部源极/漏极图案SD2b中的每个可在第三方向D3上不与第三有源鳍AF3重叠。
第一上部源极/漏极图案SD2a和第二上部源极/漏极图案SD2b可被设置在第二沟道图案CH2的两侧处，并且可与第二沟道图案CH2的侧表面接触。第一上部源极/漏极图案SD2a在第二方向D2上的长度可基本等于第二上部源极/漏极图案SD2b在第二方向D2上的长度。
覆盖第一有源鳍AF1和第二有源鳍AF2并在第二方向D2上延伸的栅电极GE可被设置在第三区域R3上。栅电极GE可在第三方向D3上与第一沟道图案CH1和第二沟道图案CH2重叠。栅电极GE可围绕第二沟道图案CH2。更具体地，栅电极GE可覆盖被称为第一沟道图案CH1的第一有源鳍AF1和第二有源鳍AF2中的每个的两个侧表面和顶表面的一部分，并且可覆盖第二沟道图案CH2的顶表面、底表面和两个侧表面。栅极绝缘图案GI可被布置在栅电极GE与第一沟道图案CH1和第二沟道图案CH2中的每个之间。
栅电极GE可包括在第三方向D3上与第一有源鳍AF1和第二有源鳍AF2重叠的重叠部分GEp。栅电极GE的重叠部分GEp可包括在第三方向D3上与第一有源鳍AF1的顶表面重叠的第一部分、在第三方向D3上与第二有源鳍AF2的顶表面重叠的第二部分、以及在第一部分与第二部分之间的第三部分。
再次参照图2A和图2B，公共接触件CC的第一部分CCa可被设置在第三有源鳍AF3的第一部分AF3a上，公共接触件CC的第二部分CCb可被设置在第一有源鳍AF1和第二有源鳍AF2上。
再次参照图2A和图2C，底部接触件BC可被设置在第四有源鳍AF4上，顶部接触件TC可被设置在第一有源鳍AF1和第二有源鳍AF2上。
图3、图4和图5是与图2D的部分“X”对应以示出根据一些示例实施例的半导体装置的部分的放大视图。在下文中，出于容易和方便解释的目的，对与上面描述的示例实施例中相同的技术特征的描述将被省略，并且上面描述的示例实施例之间的差异将被主要描述。
参照图3，第一沟道图案CH1可包括在第三方向D3上顺序地堆叠在有源图案AP上的多个下部半导体图案LSP。在第三方向D3上延伸的第二沟道图案CH2可被设置在第一沟道图案CH1上。第二沟道图案CH2可包括设置在第一沟道图案CH1上的两个部分，并且这两个部分可在第二方向D2上彼此间隔开。
参照图4，包括在第三方向D3上顺序地堆叠的多个上部半导体图案USP的第二沟道图案CH2可被设置在被称为第一沟道图案CH1的第一有源鳍AF1和第二有源鳍AF2的顶表面上。第二沟道图案CH2的上部半导体图案USP中的最底部的上部半导体图案USP可在第三方向D3上与第一有源鳍AF1和第二有源鳍AF2间隔开。
参照图5，在第三方向D3上顺序地堆叠的多个下部半导体图案LSP和多个上部半导体图案USP可被设置在第一有源鳍AF1和第二有源鳍AF2中的每个的顶表面上。例如，第一有源鳍AF1和第二有源鳍AF2的顶表面可与器件隔离层ST的顶表面基本共面。下部半导体图案LSP和上部半导体图案USP中的每个可具有线形(wire shape)，线形具有圆形横截面并且在第一方向D1上延伸。设置在第一有源鳍AF1和第二有源鳍AF2中的每个的顶表面上的下部半导体图案LSP和上部半导体图案USP可在第三方向D3上彼此间隔开。下部半导体图案LSP和上部半导体图案USP中的每个可被栅电极GE围绕。
图6A是示出根据一些示例实施例的半导体装置的平面图。图6B和图6C分别是沿着图6A的线B-B'和F-F'截取以示出根据一些示例实施例的半导体装置的剖视图。在下文中，出于容易和方便解释的目的，对与上面描述的实施例中相同的技术特征的描述将被省略，并且上面描述的示例实施例之间的差异将被主要描述。
参照图6A、图6B和图6C，有源图案AP可包括由器件隔离层ST限定的多个有源鳍。更具体地，有源图案AP可包括由器件隔离层ST限定的第一有源鳍至第三有源鳍AF1、AF2和AF3。第三有源鳍AF3可包括第一部分AF3a和第二部分AF3b，第一部分AF3a和第二部分AF3b在第一方向D1上彼此间隔开，覆盖图案CP置于第一部分AF3a与第二部分AF3b之间。
底部接触件BC可被设置在第三有源鳍AF3的第二部分AF3b上。如图6A中所示，底部接触件BC可在第一方向D1上与公共接触件CC重叠。底部接触件BC可在第一方向D1上与公共接触件CC间隔开，覆盖图案CP置于底部接触件BC与公共接触件CC之间。
可设置围绕底部接触件BC的侧表面的底部接触间隔件BCSP。底部接触件BC可在第二方向D2上与顶部接触件TC间隔开，底部接触间隔件BCSP置于底部接触件BC与顶部接触件TC之间。例如，底部接触间隔件BCSP可包括氧化硅、氮化硅和氮氧化硅中的至少一者。因为围绕底部接触件BC的侧表面的底部接触间隔件BCSP被设置，所以空间的使用可被提高，并且半导体装置的集成密度可被提高。
图7A是示出根据一些示例实施例的半导体装置的平面图。图7B、图7C和图7D分别是沿着图7A的线A-A'、B-B'和C-C'截取以示出根据一些示例实施例的半导体装置的剖视图。在下文中，出于容易和方便解释的目的，对与上面描述的示例实施例中相同的技术特征的描述将被省略，并且上面描述的示例实施例之间的差异将被主要描述。
参照图7A、图7B、图7C和图7D，根据一些示例实施例的半导体装置可包括例如第一反相器(inverter)INV1和第二反相器INV2。在下文中，将描述第一反相器INV1和第二反相器INV2。然而，示例实施例不限于此。根据特定示例实施例的半导体装置可包括各种逻辑电路(例如，与(AND)电路、或(OR)电路、与非(NAND)电路、或非(NOR)电路、触发器电路(flip-flop circuit)和/或锁存器电路)以及反相器。
第一反相器INV1和第二反相器INV2中的每个可具有与参照图2A至图2E描述的半导体装置基本相同的结构。第一反相器INV1的组件和第二反相器INV2的组件可在第二方向D2上彼此面对，并且可被对称地布置。第一反相器INV1和第二反相器INV2可共享单个第四有源鳍AF4和单个底部接触件BC。第一反相器INV1的组件和第二反相器INV2的组件可相对于单个底部接触件BC对称。单个底部接触件BC可被设置在单个第四有源鳍AF4上。单个底部接触件BC可用作第一反相器INV1和第二反相器INV2中的每个中的底部接触件BC。因为第一反相器INV1和第二反相器INV2共享单个底部接触件BC，所以空间的使用可被提高，并且半导体装置的集成密度可被提高。
图8A是示出根据一些示例实施例的半导体装置的平面图。图8B是沿着图8A的线B-B'截取以示出根据一些示例实施例的半导体装置的剖视图。在下文中，出于容易和方便解释的目的，对与上面描述的示例实施例中相同的技术特征的描述将被省略，并且上面描述的示例实施例之间的差异将被主要描述。
参照图8A和图8B，第一反相器INV1和第二反相器INV2可共享两个第四有源鳍AF4和单个底部接触件BC。单个底部接触件BC可在第三方向D3上与两个第四有源鳍AF4重叠。单个底部接触件BC可用作第一反相器INV1和第二反相器INV2中的每个中的底部接触件BC。
图9A、图12A、图13A、图14A、图15A、图16A和图17A是示出根据一些示例实施例的制造半导体装置的方法的平面图。图9B、图10、图11、图12B、图13B、图14B、图15B和图16B分别是沿着图9A的线E-E'、图12A的线E-E'、图13A的线E-E'、图14A的线E-E'、图15A的线E-E'和图16A的线E-E'截取以示出根据一些示例实施例的制造半导体装置的方法的剖视图。图12C、图13C和图14C分别是沿着图12A的线A-A'、图13A的线A-A'和图14A的线A-A'截取以示出根据一些示例实施例的制造半导体装置的方法的剖视图。图13D和图14D分别是沿着图13A的线B-B'和图14A的线B-B'截取以示出根据一些示例实施例的制造半导体装置的方法的剖视图。图16C和图17B分别是沿着图16A的线C-C'和图17A的线C-C'截取以示出根据一些示例实施例的制造半导体装置的方法的剖视图。
在下文中，将参照图9A至图17B详细描述根据一些示例实施例的制造半导体装置的方法。
参照图9A和图9B，第一牺牲层(sacrificial layer)SL1和第一有源层AL1可交替且重复地被堆叠在基底100上。第二牺牲层SL2和第二有源层AL2可交替且重复地被堆叠在第一有源层AL1中的最顶部的第一有源层AL1上。
第一牺牲层SL1和第二牺牲层SL2可包括针对第一有源层AL1和第二有源层AL2具有蚀刻选择性的材料。例如，第一牺牲层SL1和第二牺牲层SL2可由硅锗(SiGe)形成，第一有源层AL1和第二有源层AL2可由硅(Si)形成。可使用外延生长工艺(epitaxial growthprocess)形成第一牺牲层SL1、第二牺牲层SL2、第一有源层AL1和第二有源层AL2中的每个。
可图案化第一牺牲层SL1、第二牺牲层SL2、第一有源层AL1、第二有源层AL2、以及基底100的上部部分。可在基底100中形成限定有源图案AP的沟槽(trench)。可在沟槽中形成器件隔离层ST(参见，图1B、图1C和图1D)。
可在有源图案AP上形成在第二方向D2上与有源图案AP相交的栅极牺牲图案PP。栅极牺牲图案PP可被形成，以具有在第二方向D2上延伸的线形或条形。栅极牺牲图案PP的形成可包括：在第二有源层AL2中的最顶部的第二有源层AL2的顶表面上沉积栅极牺牲层，在栅极牺牲层上形成硬掩模图案MP，以及使用硬掩模图案MP作为蚀刻掩模来图案化栅极牺牲层。栅极牺牲图案PP可由例如多晶硅形成。
第一栅极间隔层GSL1可被形成，以覆盖栅极牺牲图案PP的顶表面和两个侧表面。第一栅极间隔层GSL1可延伸到第二有源层AL2中的最顶部的第二有源层AL2的顶表面上。第一栅极间隔层GSL1可由例如氮化硅形成。
参照图9B和图10，可通过第一蚀刻工艺去除第一栅极间隔层GSL1的一部分。通过这个第一蚀刻工艺，可从第二有源层AL2中的最顶部的第二有源层AL2的顶表面去除第一栅极间隔层GSL1。通过第一蚀刻工艺，第一栅极间隔层GSL1可保留在硬掩模图案MP的顶表面和侧表面以及栅极牺牲图案PP的侧表面上。第一蚀刻工艺可以是各向异性蚀刻工艺。
此后，可在第二牺牲层SL2和第二有源层AL2上执行第一图案化工艺。第一图案化工艺可使用栅极牺牲图案PP和第一栅极间隔层GSL1作为蚀刻掩模。可通过第一图案化工艺形成包括上部半导体图案USP的第二沟道图案CH2。在一些示例实施例中，在第一图案化工艺之后，第二牺牲层SL2中的最底部的第二牺牲层SL2的下部部分可保留在第一有源层AL1中的最顶部的第一有源层AL1上。
第二栅极间隔层GSL2可被形成，以覆盖第一栅极间隔层GSL1的顶表面和侧表面、上部半导体图案USP的侧表面以及第二牺牲层SL2的侧表面。第二栅极间隔层GSL2可延伸到在第一有源层AL1中的最顶部的第一有源层AL1上保留的最底部的第二牺牲层SL2的顶表面上。第二栅极间隔层GSL2可包括例如氮化硅。
参照图10和图11，可通过第二蚀刻工艺去除第二栅极间隔层GSL2的一部分。通过第二蚀刻工艺，可从在第一有源层AL1中的最顶部的第一有源层AL1上保留的最底部的第二牺牲层SL2的顶表面去除第二栅极间隔层GSL2。通过第二蚀刻工艺，第二栅极间隔层GSL2可保留在第一栅极间隔层GSL1的顶表面和侧表面、上部半导体图案USP的侧表面、以及第二牺牲层SL2的侧表面上。第二蚀刻工艺可以是各向异性蚀刻工艺。
此后，可在第一牺牲层SL1和第一有源层AL1上执行第二图案化工艺。第二图案化工艺可使用栅极牺牲图案PP、第一栅极间隔层GSL1和第二栅极间隔层GSL2作为蚀刻掩模。可通过第二图案化工艺形成包括下部半导体图案LSP的第一沟道图案CH1。在一些示例实施例中，还可通过第二图案化工艺去除基底100的一部分。
参照图12A、图12B和图12C，可在有源图案AP上形成在第二方向D2上延伸的第一下部源极/漏极图案SD1a和第二下部源极/漏极图案SD1b。第一下部源极/漏极图案SD1a和第二下部源极/漏极图案SD1b可通过使用基底100和下部半导体图案LSP作为晶种的外延生长工艺形成。第一下部源极/漏极图案SD1a可被形成在第一区域R1上，第二下部源极/漏极图案SD1b可被形成在第二区域R2上。第一下部源极/漏极图案SD1a和第二下部源极/漏极图案SD1b可分别被形成在栅极牺牲图案PP的两侧。第一下部源极/漏极图案SD1a和第二下部源极/漏极图案SD1b中的每个可与第一沟道图案CH1的下部半导体图案LSP的侧表面、第一牺牲层SL1的侧表面、和第二栅极间隔层GSL2的最底表面接触。
覆盖第一下部源极/漏极图案SD1a和第二下部源极/漏极图案SD1b的侧表面以及器件隔离层ST的顶表面的第一绝缘层110可被形成，覆盖第一下部源极/漏极图案SD1a和第二下部源极/漏极图案SD1b的顶表面的第三绝缘层130可被形成。牺牲绝缘层140可被形成在第三绝缘层130上。牺牲绝缘层140的顶表面可与第二栅极间隔层GSL2的顶表面基本共面。牺牲绝缘层140可由针对第三绝缘层130具有蚀刻选择性的材料形成。
参照图12B、图12C、图13A、图13B、图13C和图13D，可在第一区域R1上形成穿透第三绝缘层130、第一下部源极/漏极图案SD1a和第一绝缘层110的第一沟槽TR1。第一沟槽TR1可暴露第三绝缘层130的侧表面、第一下部源极/漏极图案SD1a的第一侧表面SW11、和有源图案AP的侧表面。第一沟槽TR1的底表面可位于比器件隔离层ST的底表面低的水平高度处。
牺牲绝缘层140可被去除。第二栅极间隔层GSL2的一部分可与牺牲绝缘层140一起被去除。此时，第二栅极间隔层GSL2的与第三绝缘层130的侧表面接触的其他部分可保留，因此一对第二栅极间隔件GS2可被形成。
参照图14A、图14B、图14C和图14D，可形成填充第一沟槽TR1的第二绝缘层120。第二绝缘层120的顶表面可与第三绝缘层130的顶表面基本共面。
在第二方向D2上延伸的第一上部源极/漏极图案SD2a和第二上部源极/漏极图案SD2b可被形成在第三绝缘层130上。第一上部源极/漏极图案SD2a和第二上部源极/漏极图案SD2b可通过使用上部半导体图案USP作为晶种的外延生长工艺被形成。第一上部源极/漏极图案SD2a可被形成在第一下部源极/漏极图案SD1a上(即，可被形成在第一区域R1上)，第二上部源极/漏极图案SD2b可被形成在第二下部源极/漏极图案SD1b上(即，可被形成在第二区域R2上)。第一上部源极/漏极图案SD2a和第二上部源极/漏极图案SD2b可分别被形成在栅极牺牲图案PP的两侧。第一上部源极/漏极图案SD2a和第二上部源极/漏极图案SD2b中的每个可与第一栅极间隔层GSL1的侧表面、第二沟道图案CH2的上部半导体图案USP的侧表面、第二牺牲层SL2的侧表面、和第二栅极间隔件GS2的顶表面接触。
第四绝缘层150可被形成，以覆盖第一上部源极/漏极图案SD2a和第二上部源极/漏极图案SD2b的侧表面和顶表面、以及第二绝缘层120和第三绝缘层130的顶表面。第四绝缘层150的顶表面可与第一栅极间隔层GSL1的顶表面基本共面。
参照图14B、图15A和图15B，可通过平坦化工艺去除第一栅极间隔层GSL1的上部部分、硬掩模图案MP、以及第四绝缘层150的上部部分。例如，平坦化工艺可以是回蚀工艺(etch-back process)或化学机械抛光(chemical mechanical polishing，CMP)工艺。因为第一栅极间隔层GSL1的上部部分通过平坦化工艺被去除，所以第一栅极间隔件GS1可被形成。通过平坦化工艺，第四绝缘层150的顶表面可与第一栅极间隔件GS1的顶表面基本共面。
接下来，可通过第三蚀刻工艺选择性地去除暴露于外部的栅极牺牲图案PP、第一牺牲层SL1和第二牺牲层SL2。第三蚀刻工艺可以是湿法蚀刻工艺(wet etching process)。可通过选择性地去除栅极牺牲图案PP、第一牺牲层SL1和第二牺牲层SL2来形成空的空间ES。第一沟道图案CH1的下部半导体图案LSP的顶表面和底表面、以及第二沟道图案CH2的上部半导体图案USP的顶表面和底表面可被空的空间ES暴露。
参照图15A、图15B、图16A、图16B和图16C，栅极绝缘图案GI、栅电极GE和覆盖图案CP可被形成，以填充空的空间ES。栅电极GE可在第三区域R3上沿第二方向D2延伸，并且栅电极GE在第二方向D2上的长度可大于有源图案AP在第二方向D2上的最大长度。
栅极绝缘图案GI可共形地被形成在栅电极GE与下部半导体图案LSP之间，栅电极GE与上部半导体图案USP之间，在栅电极GE与第一下部源极/漏极图案SD1a和第二下部源极/漏极图案SD1b之间，栅电极GE与第一上部源极/漏极图案SD2a和第二上部源极/漏极图案SD2b之间、以及栅电极GE与第一栅极间隔件GS1之间。
覆盖图案CP可被形成在栅电极GE的最顶表面上，并且可与第一栅极间隔件GS1的侧表面接触。覆盖图案CP的顶表面可与第一栅极间隔件GS1的顶表面和第四绝缘层150的顶表面基本共面。
参照图17A和图17B，可在第三区域R3上形成穿透覆盖图案CP、栅电极GE、第一沟道图案CH1、第二沟道图案CH2以及有源图案AP的第二沟槽TR2。第二沟槽TR2可暴露第一沟道图案CH1的下部半导体图案LSP的第二侧表面LSW2、第二沟道图案CH2的上部半导体图案USP的第二侧表面USW2、和有源图案AP的侧表面。第二沟槽TR2的底表面可位于比器件隔离层ST的底表面低的水平高度处。
参照图1A、图1B、图1C、图1D、图1E、图1F、图17A和图17B，可形成填充第二沟槽TR2的覆盖图案CP。更具体地，覆盖图案CP可包括预先形成在栅电极GE上的第一部分CPa和填充第二沟槽TR2的第二部分CPb。覆盖图案CP的第一部分CPa的顶表面可与第二部分CPb的顶表面基本共面。覆盖图案CP的第二部分CPb可与栅电极GE的侧表面接触，并且可在第三区域R3上在第二方向D2上延伸。
此后，可形成公共接触件CC、底部接触件BC、顶部接触件TC和栅极接触件GC。公共接触件CC可穿透第一区域R1上的第三绝缘层130和第四绝缘层150，以便与第一下部源极/漏极图案SD1a和第一上部源极/漏极图案SD2a接触。底部接触件BC可穿透第二区域R2上的第三绝缘层130和第四绝缘层150，以便与第二下部源极/漏极图案SD1b的顶表面接触。顶部接触件TC可穿透第四绝缘层150，以便与第二上部源极/漏极图案SD2b的顶表面接触。栅极接触件GC可穿透第三区域R3上的覆盖图案CP的第一部分CPa，以便与栅电极GE的顶表面接触。
此后，第五绝缘层170可被形成，以覆盖公共接触件CC、底部接触件BC、顶部接触件TC和栅极接触件GC，并且第一垫至第四垫P1、P2、P3和P4以及第一过孔至第四过孔V1、V2、V3和V4可在第五绝缘层170中被形成。
根据示例实施例的半导体装置可包括与下部源极/漏极图案和上部源极/漏极图案的顶表面接触的垂直接触件(即，公共接触件、底部接触件和顶部接触件)，因此形成接触件的工艺可容易地被执行。
另外，在根据示例实施例的半导体装置中，下部源极/漏极图案和上部源极/漏极图案可在垂直于栅电极的延伸方向的方向上被外延生长，并且下部源极/漏极图案和上部源极/漏极图案中的每个的宽度(例如，第一方向上的宽度)可一致地被保持。因此，外延生长工艺可容易地被执行，并且重复地形成的栅电极的间距可被减小。因此，半导体装置的集成密度可被提高，并且由结构的非一致性引起的电特性的劣化可被最小化或防止。
虽然已经具体示出和描述了示例实施例的方面，但是本领域普通技术人员将理解，在不脱离所附权利要求的精神和范围的情况下，可在其中进行形式和细节上的变化。

Claims (20)

1.一种半导体装置，包括：
有源图案，在基底上沿第一方向延伸；
第一下部源极/漏极图案，设置在有源图案上；
第二下部源极/漏极图案，设置在有源图案上，并且在第一方向上与第一下部源极/漏极图案间隔开；
第一上部源极/漏极图案，设置在第一下部源极/漏极图案上；
第二上部源极/漏极图案，设置在第二下部源极/漏极图案上；以及
栅电极，与有源图案交叉，并且在与第一方向相交的第二方向上延伸，
其中，栅电极包括在第三方向上与有源图案重叠的重叠部分，第三方向垂直于第一方向和第二方向，并且
其中，所述重叠部分在第二方向上的长度小于第一下部源极/漏极图案在第二方向上的长度。
2.根据权利要求1所述的半导体装置，其中，第一下部源极/漏极图案在第二方向上的长度小于第二下部源极/漏极图案在第二方向上的长度。
3.根据权利要求1所述的半导体装置，其中，第一上部源极/漏极图案和第二上部源极/漏极图案中的每个在第二方向上的长度小于第一下部源极/漏极图案和第二下部源极/漏极图案中的每个在第二方向上的长度。
4.根据权利要求1所述的半导体装置，还包括：覆盖图案，与栅电极的顶表面和侧表面接触，并且在第二方向上延伸。
5.根据权利要求4所述的半导体装置，其中，覆盖图案包括：
第一部分，设置在栅电极的顶表面上；以及
第二部分，连接到第一部分，并且设置在栅电极的侧表面和基底的顶表面上，并且
其中，覆盖图案的第二部分的底表面比有源图案的顶表面靠近基底的顶表面。
6.根据权利要求5所述的半导体装置，其中，覆盖图案的第二部分在第一方向上与第一下部源极/漏极图案和第二下部源极/漏极图案中的每个的至少一部分重叠。
7.根据权利要求1至权利要求6中的任一项所述的半导体装置，其中，有源图案包括在第一方向上延伸的多个有源鳍。
8.根据权利要求7所述的半导体装置，还包括：
覆盖图案，与栅电极的顶表面和侧表面接触，并且在第二方向上延伸，
其中，所述多个有源鳍包括第一有源鳍、第二有源鳍和第三有源鳍，并且
其中，第三有源鳍包括在第一方向上彼此间隔开的第一部分和第二部分，覆盖图案置于第一部分与第二部分之间。
9.根据权利要求8所述的半导体装置，其中，第一下部源极/漏极图案被设置在第一有源鳍、第二有源鳍以及第三有源鳍的第一部分上，并且
其中，第二下部源极/漏极图案被设置在第一有源鳍、第二有源鳍以及第三有源鳍的第二部分上。
10.根据权利要求9所述的半导体装置，其中，所述多个有源鳍还包括在第二方向上与第三有源鳍的第二部分间隔开的第四有源鳍，
其中，第四有源鳍被设置为在第一方向上与覆盖图案邻近，并且
其中，第二下部源极/漏极图案从第三有源鳍的第二部分的顶表面延伸到第四有源鳍的顶表面。
11.根据权利要求1至权利要求6中的任一项所述的半导体装置，还包括：
绝缘层，设置在第一下部源极/漏极图案与第二下部源极/漏极图案之间以及第一上部源极/漏极图案与第二上部源极/漏极图案之间，
其中，第一下部源极/漏极图案和第二下部源极/漏极图案沿着第三方向与第一上部源极/漏极图案和第二上部源极/漏极图案间隔开，绝缘层置于第一下部源极/漏极图案和第二下部源极/漏极图案与第一上部源极/漏极图案和第二上部源极/漏极图案之间，并且
其中，绝缘层沿着第一下部源极/漏极图案的侧表面和第二下部源极/漏极图案的两个侧表面延伸。
12.一种半导体装置，包括：
有源图案，在基底上沿第一方向延伸；
第一下部源极/漏极图案，设置在有源图案上；
第二下部源极/漏极图案，设置在有源图案上，并且在第一方向上与第一下部源极/漏极图案间隔开；
第一上部源极/漏极图案，设置在第一下部源极/漏极图案上；
第二上部源极/漏极图案，设置在第二下部源极/漏极图案上；
栅电极，与有源图案交叉，并且在与第一方向相交的第二方向上延伸；
第一沟道图案，在第一方向上延伸以与栅电极交叉，并且连接第一下部源极/漏极图案和第二下部源极/漏极图案；
第二沟道图案，在第一方向上延伸以与栅电极交叉，并且连接第一上部源极/漏极图案和第二上部源极/漏极图案；
公共接触件，共同连接到第一下部源极/漏极图案和第一上部源极/漏极图案；
底部接触件，连接到第二下部源极/漏极图案；
顶部接触件，连接到第二上部源极/漏极图案；以及
栅极接触件，与栅电极接触，
其中，第一沟道图案和第二沟道图案中的至少一个包括在第三方向上彼此堆叠并间隔开的多个半导体图案，第三方向垂直于基底的顶表面，
其中，第一上部源极/漏极图案和第二上部源极/漏极图案中的每个在第二方向上的长度小于第一下部源极/漏极图案和第二下部源极/漏极图案中的每个在第二方向上的长度，
其中，栅电极包括沿着第三方向与有源图案重叠的重叠部分，并且
其中，所述重叠部分在第二方向上的长度小于第一下部源极/漏极图案在第二方向上的长度。
13.根据权利要求12所述的半导体装置，其中，公共接触件包括：
第一部分，与第一下部源极/漏极图案的顶表面接触；以及
第二部分，与第一上部源极/漏极图案的顶表面接触，并且
其中，公共接触件的第二部分在第一方向上与栅电极重叠。
14.根据权利要求13所述的半导体装置，其中，公共接触件的第一部分与第一上部源极/漏极图案的侧表面接触。
15.根据权利要求12至权利要求14中的任一项所述的半导体装置，还包括：底部接触间隔件，设置在底部接触件的侧表面上，
其中，底部接触件在第二方向上与顶部接触件间隔开，底部接触间隔件置于底部接触件与顶部接触件之间。
16.根据权利要求12至权利要求14中的任一项所述的半导体装置，还包括：覆盖图案，与栅电极的顶表面和侧表面接触，并且在第二方向上延伸，
其中，覆盖图案包括：
第一部分，设置在栅电极的顶表面上，以及
第二部分，连接到第一部分，并且设置在栅电极的侧表面和基底的顶表面上，并且
其中，底部接触件在第一方向上与覆盖图案的第二部分重叠。
17.根据权利要求12至权利要求14中的任一项所述的半导体装置，还包括：
第一绝缘层，设置在第一下部源极/漏极图案和第二下部源极/漏极图案中的每个的侧表面上；以及
第二绝缘层，在第一下部源极/漏极图案与第一上部源极/漏极图案之间以及第二下部源极/漏极图案与第二上部源极/漏极图案之间，
其中，第二绝缘层沿着第一下部源极/漏极图案的侧表面和第二下部源极/漏极图案的两个侧表面延伸，并且
其中，第一绝缘层包括第一绝缘材料，第二绝缘层包括不同于第一绝缘材料的第二绝缘材料。
18.一种半导体装置，包括：
基底，包括第一区域、第二区域以及第三区域，第三区域在第一区域与第二区域之间；
有源图案，在基底上沿第一方向延伸；
第一下部源极/漏极图案，设置在有源图案上；
第二下部源极/漏极图案，设置在有源图案上，并且在第一方向上与第一下部源极/漏极图案间隔开；
第一上部源极/漏极图案，设置在第一下部源极/漏极图案上；
第二上部源极/漏极图案，设置在第二下部源极/漏极图案上；以及
栅电极，与第三区域上的有源图案交叉，并且在与第一方向相交的第二方向上延伸，
其中，有源图案在第一区域上在第二方向上具有第一长度，
其中，有源图案在第二区域上在第二方向上具有第二长度，
其中，有源图案在第三区域上在第二方向上具有第三长度，并且
其中，第三长度小于第一长度和第二长度。
19.根据权利要求18所述的半导体装置，其中，第一长度小于第二长度。
20.根据权利要求19所述的半导体装置，其中，第一上部源极/漏极图案和第二上部源极/漏极图案中的每个在第二方向上的长度小于第一长度。
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