CN107393921B - 半导体器件及其制造方法 - Google Patents

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Abstract

公开了一种半导体器件及其制造方法。该方法包括：在衬底上形成有源图案，该衬底包括在第一方向上彼此相邻的第一逻辑单元区域和第二逻辑单元区域；以及在衬底上形成暴露有源图案的上部的器件隔离层。形成有源图案包括：形成在第一方向上彼此平行地延伸并跨过第一逻辑单元区域和第二逻辑单元区域的第一线掩模图案；在第一线掩模图案上形成上分隔掩模图案，上分隔掩模图案包括交叠第一线掩模图案中的至少两个的第一开口；从该至少两个第一线掩模图案形成第一硬掩模图案；以及蚀刻衬底以形成限定有源图案的沟槽。

Description

半导体器件及其制造方法
技术领域
这里论述的实施方式总体地涉及半导体器件及其制造方法，更具体地，涉及包括鳍式场效应晶体管的半导体器件及其制造方法。
背景技术
半导体器件包括由MOS(金属氧化物半导体)FET构成的集成电路。随着半导体器件的尺寸和设计规则减小，集成电路的MOSFET也减小。当MOSFET变得更小时，会产生MOSFET中的短沟道效应，并且半导体器件的操作特性会因此劣化。
发明内容
本发明构思的实施方式提供具有改善的可靠性的半导体器件及其制造方法。
根据本发明构思的一些示范性实施方式，一种用于制造半导体器件的方法可以包括：在衬底上形成有源图案，该衬底包括沿着第一方向彼此相邻的第一逻辑单元区域和第二逻辑单元区域；以及在衬底上形成暴露有源图案的上部的器件隔离层。形成有源图案的步骤可以包括：形成沿着第一方向彼此平行地延伸并跨过第一逻辑单元区域和第二逻辑单元区域的第一线掩模图案；在第一线掩模图案上形成上分隔掩模图案，其中上分隔掩模图案位于在第一逻辑单元区域和第二逻辑单元区域之间的第一单元边界上，并包括交叠第一线掩模图案中的至少两个的第一开口；使用上分隔掩模图案作为蚀刻掩模执行第一蚀刻工艺，以从所述至少两个第一线掩模图案形成第一硬掩模图案；以及通过使用第一硬掩模图案作为蚀刻掩模的第二蚀刻工艺来蚀刻衬底的上部以形成限定有源图案的沟槽。
根据本发明构思的一些示范性实施方式，一种半导体器件可以包括：衬底，其包括沿着第一方向设置的多个逻辑单元；有源图案；以及在衬底上的器件隔离层。器件隔离层可以包括：第一双扩散中断区域，其具有沿着第一方向测量的第一宽度并设置在一对相邻的逻辑单元之间；以及第二双扩散中断区域，其具有沿着第一方向测量的大于第一宽度的第二宽度并设置在另一对相邻的逻辑单元之间。有源图案可以包括：多对第一有源图案，每对中的第一有源图案沿着第一方向彼此间隔开且使第一双扩散中断区域插置在其间；以及多对第二有源图案，每对中的第二有源图案沿着第一方向彼此间隔开且使第二双扩散中断区域插置在其间。第一有源图案可以包括与第一双扩散中断区域的一侧相邻并沿着交叉第一方向的第二方向彼此对准的第一端部。第二有源图案可以包括与第二双扩散中断区域的一侧相邻的第二端部，并且第二端部中的一个可以沿着第一方向从第二端部中的另一个偏移。
根据一些示范性实施方式，一种半导体器件可以包括：衬底，其包括沿着第一方向彼此相邻的第一单元区域和第二单元区域，第一单元边界插置在其间并沿着交叉第一方向的第二方向延伸；第一有源图案，其沿着第二方向布置在第一单元区域和第二单元区域上，第一有源图案的每个沿着第一方向延伸但是不交叉第一单元边界；器件隔离层，其在衬底上并暴露有源图案的上部。器件隔离层可以包括：第一双扩散中断区域，其被设置在第一单元边界上并在位于不同的单元区域上且沿着第一方向彼此相邻的成对的第一有源图案之间，所述第一有源图案为至少两对；以及第一单扩散中断区域，其被设置在从由第一单元区域和第二单元区域构成的组中选择的至少一个上，并在位于相同单元区域上且沿着第一方向彼此相邻的成对的第一有源图案之间。半导体器件还可以包括交叉第一有源图案的栅极图案。
根据一些示范性实施方式，一种半导体器件可以包括：衬底，其包括沿着第一方向彼此相邻的第一单元区域和第二单元区域，单元边界插置在第一单元区域和第二单元区域之间并沿交叉第一方向的第二方向延伸；有源图案，其沿着第二方向布置在第一单元区域和第二单元区域上，有源图案的每个沿着第一方向延伸但是不交叉单元边界；器件隔离层，其在衬底上并暴露有源图案的部分，其中有源图案的被暴露部分包括有源鳍，以及其中器件隔离层包括双扩散中断区域，所述双扩散中断区域设置在单元边界上且在位于第一单元区域和第二单元区域上并沿着第一方向彼此相邻的成对的有源图案之间，所述有源图案为至少两对；栅极图案，其沿着第一方向布置并沿着第二方向交叉有源鳍；以及第一源极/漏极区域，其被布置在栅极图案中的相邻的栅极图案之间的有源图案的上部中，其中第一源极/漏极区域中的至少一个包括外延层并具有与有源图案中的至少一个的顶表面平行的顶表面。
附图说明
图1是示出根据本发明构思的一些示范性实施方式的半导体器件的俯视图。
图2A是用于说明根据本发明构思的一些示范性实施方式的半导体器件中的有源图案的配置的图，更具体地，是示出图1的第一逻辑单元和第二逻辑单元之间的边界部分的一示例的俯视图。
图2B是示范性地示出包括图2A的有源图案的半导体器件的一部分的俯视图。
图3A是用于说明根据本发明构思的一些示范性实施方式的半导体器件中的有源图案的配置的图，更具体地，是示出图1的第一逻辑单元和第二逻辑单元之间的边界部分的一示例的俯视图。
图3B是示范性地示出包括图3A的有源图案的半导体器件的一部分的俯视图。
图4是示出根据本发明构思的一些示范性实施方式的半导体器件中的双扩散中断区域的布置的一示例的俯视图。
图5A至图15A是示出根据本发明构思的一些示范性实施方式的用于制造包括有源图案的半导体器件的方法的俯视图。
图5B至图15B是分别沿着图5A至图15A的线I-I'和II-II'截取的剖视图。
图5C至图15C是分别沿着图5A至图15A的线III-III'和IV-IV'截取的剖视图。
具体实施方式
图1是示出根据本发明构思的一些示范性实施方式的半导体器件的俯视图。
参照图1，多个逻辑单元C1、C2、C3和C4可以提供在根据本发明构思的示范性实施方式的半导体器件的衬底上。逻辑单元C1、C2、C3和C4的每个可以包括多个晶体管(未示出)。例如，逻辑单元C1、C2、C3和C4可以包括：第一逻辑单元C1；第二逻辑单元C2，其在第一方向D1上与第一逻辑单元C1间隔开；第三逻辑单元C3，其在交叉(例如垂直于)第一方向D1的第二方向D2上与第一逻辑单元C1间隔开；以及第四逻辑单元C4，其在第二方向D2上与第二逻辑单元C2间隔开。第四逻辑单元C4可以在第一方向D1上与第三逻辑单元C3间隔开。单元边界CB可以限定在逻辑单元C1、C2、C3和C4中的相邻的逻辑单元之间。
逻辑单元C1、C2、C3和C4的每个可以包括分别通过器件隔离层ST彼此分隔的PMOSFET有源区域PR和NMOSFET有源区域NR。例如，逻辑单元C1、C2、C3和C4的每个的PMOSFET有源区域PR和NMOSFET有源区域NR分别可以在第二方向D2上彼此间隔开。在第二方向D2上彼此相邻的逻辑单元C1、C2、C3和C4可以设置为使得其相同导电类型的有源区域彼此面对。例如，第一逻辑单元C1可以设置为使得其PMOSFET有源区域PR与第三逻辑单元C3的PMOSFET有源区域PR相邻。在本说明书中，任何逻辑单元可以在这里被称为用于执行布尔逻辑功能(例如，INVERTER(非)、与(AND)、或(OR)、NAND(与非)等)或存储功能(例如触发器(FLIP-FLOP))的单元。尽管仅示出四个逻辑单元，但是应当认识到可以提供任意数量的逻辑单元。
在一些实施方式中，逻辑单元C1、C2、C3和C4的每个中包括的晶体管可以基于FinFET结构来配置。例如，逻辑单元C1、C2、C3和C4的每个中的PMOSFET有源区域PR和NMOSFET有源区域NR可以包括具有从衬底突出的鳍形状的有源图案。构成晶体管的栅极电极可以跨过至少一个有源图案。
图2A是用于说明根据本发明构思的一些示范性实施方式的半导体器件中的有源图案的配置的图，更具体地，是示出图1的第一逻辑单元和第二逻辑单元之间的边界部分的一示例的俯视图。
参照图1和图2A，可以提供多个有源图案AP，该多个有源图案AP具有沿第一方向D1测量的长度并沿着第一方向D1和第二方向D2设置。有源图案AP可以具有在第三方向D3(例如其垂直于第一方向D1和第二方向D2)上从衬底的顶表面突出的鳍形状。第一逻辑单元C1的有源图案AP可以构成第一逻辑单元C1的PMOSFET有源区域PR或NMOSFET有源区域NR，第二逻辑单元C2的有源图案AP可以构成第二逻辑单元C2的PMOSFET有源区域PR或NMOSFET有源区域NR。第一逻辑单元C1的有源图案AP可以具有与第二逻辑单元C2的有源图案AP相同的导电性。
器件隔离层ST可以使有源图案AP彼此分隔。也就是，器件隔离层ST可以提供在有源图案AP中的相邻的有源图案之间。在一些实施方式中，器件隔离层ST可以包括在第一方向D1上延伸并限定有源图案AP的第一(例如相对长)侧壁的第一分隔区域IR1n和IR1w，以及在第二方向D2上延伸并限定有源图案AP的第二(例如相对短)侧壁的第二分隔区域IR2s和IR2d。在一个实施方式中，第一分隔区域IR1n和IR1w以及第二分隔区域IR2s和IR2d可以是单个一体的绝缘层的一部分。在另一实施方式中，第一分隔区域IR1n和IR1w以及第二分隔区域IR2s和IR2d中的一个或更多个可以是分开形成的绝缘层的部分。
第一分隔区域IR1n和IR1w可以沿着第二方向D2设置，并且有源图案AP的宽度可以对应于第一分隔区域IR1n和IR1w之间沿着第二方向D2的间隔。例如，第一分隔区域IR1n和IR1w可以沿着第二方向D2彼此同等地间隔开，因此有源图案AP可以具有基本上相同的宽度。
在一实施方式中，第一分隔区域IR1n和IR1w可以包括沿着第二方向D2设置在最外侧上的一对宽的第一分隔区域IR1w和设置在该对宽的第一分隔区域IR1w之间的窄的第一分隔区域IR1n。宽的第一分隔区域IR1w的宽度可以大于窄的第一分隔区域IR1n的宽度。例如，宽的第一分隔区域IR1w可以用于使PMOSFET有源区域PR和NMOSFET有源区域NR彼此分隔以限定用于晶体管的区域，用于在第二方向D2上使相邻的逻辑单元彼此分隔等，但是应当认识到，宽的第一分隔区域IR1w可以用于其它的目的。
窄的第一分隔区域IR1n可以具有至少基本上相同的宽度。有源图案AP可以沿着第二方向D2以相同的间隔彼此间隔开，使窄的第一分隔区域IR1n中的一个插置在成对的相邻有源图案AP之间。单个多鳍晶体管可以通过跨过沿着第二方向D2彼此同等地间隔开的有源图案AP的单个栅极图案来实现。尽管仅四个有源图案AP被示出为构成能够通过单个栅极图案实现的单个多鳍晶体管，但是应当认识到，可以提供任何数量的有源图案AP以构成单个多鳍晶体管。换句话说，尽管仅三个窄的第一分隔区域IR1n被示出为在一对宽的第一分隔区域IR1w之间，但是应当认识到，任何数量的窄的第一分隔区域IR1n可以在一对宽的第一分隔区域IR1w之间。
第二分隔区域IR2s和IR2d可以被限定为交叉第一分隔区域IR1n和IR1w。第二分隔区域IR2s和IR2d可以因此与第一分隔区域IR1n和IR2w部分地共延伸。第二分隔区域IR2s和IR2d可以沿着第一方向D1设置，并且有源图案AP的长度可以对应于第二分隔区域IR2s和IR2d之间沿着第一方向D1的间隔。例如，有源图案AP可以在长度方向上具有分别与第二分隔区域IR2s和IR2d相邻的相反端部，该第二分隔区域IR2s和IR2d沿着第一方向D1彼此间隔开。如图所示，有源图案AP可以具有各种长度。
在一实施方式中，第二分隔区域IR2s和IR2d可以包括：单扩散中断区域IR2s，其被提供在逻辑单元C1和C2的每个中的沿着第一方向D1彼此间隔开的成对的有源图案AP之间；以及双扩散中断区域IR2d，其被提供在沿着第一方向D1彼此相邻的成对的逻辑单元(例如第一逻辑单元C1和第二逻辑单元C2)之间。
单扩散中断区域IR2s可以具有沿着第一方向D1测量的第一宽度W1。第一宽度W1可以由一对有源图案AP之间的间隔限定，该对有源图案AP沿着第一方向D1彼此相邻并具有插置在其间的单扩散中断区域IR2s。在一些实施方式中，有源图案AP在其与单扩散中断区域IR2s相邻的相应端部处可以具有基本上相同的平面形状。有源图案AP的与共同的单扩散中断区域IR2s的相同侧相邻的端部可以沿着第二方向D2彼此对准。因此，跨过共同的单扩散中断区域IR2s沿着第一方向D1彼此相邻的成对有源图案AP内的有源图案AP可以彼此间隔开相同的间隔。也就是，单扩散中断区域IR2s的第一宽度W1可以沿着第二方向D2是均匀的(或至少基本上均匀的)。
双扩散中断区域IR2d可以具有沿着第一方向D1测量的第二宽度W2。第二宽度W2可以由沿着第一方向D1彼此相邻并具有插置在其间的双扩散中断区域IR2d的有源图案AP之间的间隔限定。在本说明书中，第二宽度W2可以对应于提供于在第一方向D1上彼此相邻的成对逻辑单元之间的双扩散中断区域IR2d的最小宽度。具有第二宽度W2的双扩散中断区域IR2d也可以在这里被称为窄的双扩散中断区域IR2dn。
在一些实施方式中，有源图案AP在其与窄的双扩散中断区域IR2dn相邻的相应端部处可以具有基本上相同的平面形状。在一个实施方式中，有源图案AP的与窄的双扩散中断区域IR2dn相邻的端部可以与有源图案AP的与单扩散中断区域IR2s相邻的端部相同或相似。
当在俯视图中被观察时，第一逻辑单元C1的有源图案AP的与窄的双扩散中断区域IR2dn相邻的端部ed可以沿着第二方向D2彼此对准。同样地，当在俯视图中被观察时，第二逻辑单元C2的有源图案AP的与窄的双扩散中断区域IR2dn相邻的端部ed可以在第二方向D2上彼此对准。相同的间隔可以于是提供于在第一方向D1上彼此相邻且窄的双扩散中断区域IR2dn插置在其间的有源图案AP之间。也就是，窄的双扩散中断区域IR2dn的第二宽度W2可以沿第二方向D2是均匀的(或至少基本上均匀的)。窄的双扩散中断区域IR2dn的第二宽度W2可以大于单扩散中断区域IR2s的第一宽度W1。
在一个实施方式中，有源图案AP可以通过包括图案化衬底以形成沟槽的工艺而形成，其中沟槽限定有源图案AP。单个图案化工艺可以被执行使得沟槽被同时形成。可以提供绝缘层以填充沟槽的下部，从而形成第一分隔区域IR1n和IR1w以及第二分隔区域IR2s和IR2d。因此，在一个实施方式中，有源图案AP和器件隔离层ST可以通过单个沟槽工艺和单个填充工艺形成。随后将论述有关有源图案AP的形成的详细描述。
图2B是示范性地示出包括图2A的有源图案的半导体器件的一部分的俯视图。
参照图2B，栅极图案GP可以提供为跨过有源图案AP。例如，栅极图案GP可以具有沿着第二方向D2延伸并沿着第一方向D1以规则的间隔设置的线形或条形。尽管没有示出，但是每个栅极图案GP可以包括栅极电极和栅极电介质图案。
栅极图案GP中的一个或更多个可以交叠第二分隔区域IR2s或IR2d。交叠第二分隔区域IR2s和IR2d的栅极图案GP可以在这里被称为虚设栅极图案GP_DM。如未示出的，单扩散中断区域IR2s可以被单个虚设栅极图案GP_DM交叠。双扩散中断区域IR2d可以被至少两个或更多个虚设栅极图案GP_DM交叠。窄的双扩散中断区域IR2dn可以交叠两个虚设栅极图案GP_DM。这两个虚设栅极图案GP_DM中的一个可以共同地交叠第一逻辑单元C1的有源图案AP的与窄的双扩散中断区域IR2dn相邻的端部，并且这两个虚设栅极图案GP_DM中的另一个可以共同地交叠第二逻辑单元C2的有源图案AP的与窄的双扩散中断区域IR2dn相邻的端部。在一些实施方式中，窄的双扩散中断区域IR2dn的第二宽度W2可以与栅极图案GP的节距(例如沿着第一方向D1测量的)基本上相同或小于栅极图案GP的节距(即，使得窄的双扩散中断区域IR2dn仍然被两个虚设栅极图案GP_DM交叠)。
图3A是用于说明根据本发明构思的一些示范性实施方式的半导体器件中的有源图案的配置的图，更具体地，是示出图1的第一逻辑单元和第二逻辑单元之间的边界部分的一示例的俯视图。图3B是示范性地示出包括图3A的有源图案的半导体器件的一部分的俯视图。为了简洁起见，将省略重复的描述。
参照图1和图3A，双扩散中断区域IR2d可以具有沿着第一方向D1测量的第三宽度W3，其由沿着第一方向D1彼此相邻并具有插设在其间的双扩散中断区域IR2d的有源图案AP之间的间隔限定。第三宽度W3可以大于窄的双扩散中断区域IR2dn的第二宽度W2(例如，如参照图2A和图2B论述的)。换句话说，双扩散中断区域IR2d可以具有大于第二宽度W2的宽度，并且第二宽度W2可以被认为是双扩散中断区域IR2d的最小宽度。具有第三宽度W3的双扩散中断区域IR2d也可以在这里被称为宽的双扩散中断区域IR2dw。
在一些实施方式中，宽的双扩散中断区域IR2dw的第三宽度W3可以根据其沿着第二方向D2的位置而变化。有源图案AP的与宽的双扩散中断区域IR2dw相邻的端部可以具有不同的形状，其根据沿着第二方向D2的相应位置而变化。这将参照图3B进一步详细地论述。
参照图3B，与宽的双扩散中断区域IR2dw相邻的有源图案AP可以包括沿着第二方向D2位于最外侧上的最外面的有源图案AP_O以及位于最外面的有源图案AP_O之间的内部有源图案AP_I。最外面的有源图案AP_O可以具有与宽的双扩散中断区域IR2dw的一侧相邻的第一端部ed1，内部有源图案AP_I可以具有与宽的双扩散中断区域IR2dw的该侧相邻的第二端部ed2。第一端部ed1和第二端部ed2可以沿着第一方向D1彼此偏移。例如，第一逻辑单元C1可以具有内部有源图案AP_I和最外面的有源图案AP_O，它们分别具有与宽的双扩散中断区域IR2dw的相同侧相邻的第二端部ed2和第一端部ed1，并且第二端部ed2可以比第一端部ed1朝向单元边界CB更深地突出。同样地，第二逻辑单元C2可以具有内部有源图案AP_I和最外面的有源图案AP_O，它们分别具有与宽的双扩散中断区域IR2dw的相同侧相邻的第二端部ed2和第一端部ed1，并且第二端部ed2可以比第一端部ed1朝向单元边界CB更深地突出。因此，相对大的间隔可以提供在沿着第一方向D1彼此相邻并通过宽的双扩散中断区域IR2dw彼此间隔开的成对的最外面的有源图案AP_O之间，并且相对小的间隔可以提供于在第一方向D1上彼此相邻并通过宽的双扩散中断区域IR2dw彼此间隔开的成对的内部有源图案AP_I之间。换句话说，宽的双扩散中断区域IR2dw的与最外面的有源图案AP_O相邻的部分的第三宽度W3可以大于宽的双扩散中断区域IR2dw的与内部有源图案AP_I相邻的部分的第三宽度W3。
最外面的有源图案AP_O在与宽的双扩散中断区域IR2dw相邻的相应端部ed1处可以具有第一形状，内部有源图案AP_I在与宽的双扩散中断区域IR2dw相邻的相应端部ed2处可以具有第二形状。最外面的有源图案AP_O的第一形状可以不同于内部有源图案AP_I的第二形状。例如，最外面的有源图案AP_O的端部ed1可以具有圆化的形状，而内部有源图案AP_I的端部可以具有例如带有成角度的拐角的平面形状。
在一些实施方式中，宽的双扩散中断区域IR2dw可以被至少三个或更多个虚设栅极图案GP_DM交叠。例如，如图3B所示，宽的双扩散中断区域IR2dw可以交叠三个虚设栅极图案GP_DM。交叠宽的双扩散中断区域IR2dw的三个虚设栅极图案GP_DM中的一个可以共同地交叠第一逻辑单元C1的有源图案AP的与宽的双扩散中断区域IR2dw相邻的端部ed1和ed2，交叠宽的双扩散中断区域IR2dw的三个虚设栅极图案GP_DM中的另一个可以共同地交叠第二逻辑单元C2的有源图案AP的与宽的双扩散中断区域IR2dw相邻的端部ed1和ed2。三个虚设栅极图案GP_DM中的另一个可以设置在宽的双扩散中断区域IR2dw上(例如，从而处于与单元边界CB的交叠位置处)。宽的双扩散中断区域IR2dw的第三宽度W3可以与栅极图案GP的节距的两倍基本上相同或小于栅极图案GP的节距的两倍(即，使得宽的双扩散中断区域IR2dw仍然被三个虚设栅极图案GP_DM交叠)。取决于交叠宽的双扩散中断区域IR2dw的虚设栅极图案GP_DM的数量，宽的双扩散中断区域IR2dw的第三宽度W3可以增大。
如以上论述的，有源图案AP的与宽的双扩散中断区域IR2dw相邻的端部的形状和配置可以不同于有源图案AP的与窄的双扩散中断区域IR2dn相邻的端部的形状和配置。此差异可以是由于其制造方法的差异，这将在后面进一步详细地论述。
图4是示出根据本发明构思的一些示范性实施方式的半导体器件中的双扩散中断区域的布置的一示例的俯视图。
根据需要，各种尺寸和宽度可以于在第一方向D1上彼此相邻的逻辑单元之间的双扩散中断区域IR2d上实现。例如，窄的双扩散中断区域IR2dn可以被提供为在沿着第一方向D1彼此相邻的一对逻辑单元之间具有第二宽度W2，并且宽的双扩散中断区域IR2dw可以被提供为在沿着第一方向D1彼此相邻的另一对逻辑单元之间具有大于第二宽度W2的第三宽度W3。在下文中将参照图4更详细地论述双扩散中断区域IR2d的布置。
参照图4，根据本发明构思的一些示范性实施方式的半导体器件可以包括分别提供在衬底上的第一逻辑单元C1、第二逻辑单元C2和第五逻辑单元C5。第一逻辑单元C1、第二逻辑单元C2和第五逻辑单元C5可以沿着第一方向D1设置。例如，第一逻辑单元C1和第五逻辑单元C5可以沿着第一方向D1彼此间隔开，并且第二逻辑单元C2插置在其间。第一逻辑单元C1和第二逻辑单元C2可以共用第一单元边界CB1，第二逻辑单元C2和第五逻辑单元C5可以共用第二单元边界CB2。
在一个实施方式中并且如示范性示出的，窄的双扩散中断区域IR2dn可以提供在第一逻辑单元C1和第二逻辑单元C2之间，并且宽的双扩散中断区域IR2dw可以提供在第二逻辑单元C2和第五逻辑单元C5之间。然而，在另外的实施方式中，窄的双扩散中断区域IR2dn可以提供在第一逻辑单元C1和第二逻辑单元C2之间以及在第二逻辑单元C2和第五逻辑单元C5之间，或者宽的双扩散中断区域IR2dw可以提供在第一逻辑单元C1和第二逻辑单元C2之间以及在第二逻辑单元C2和第五逻辑单元C5之间。在另一实施方式中，宽的双扩散中断区域IR2dw可以提供在第一逻辑单元C1和第二逻辑单元C2之间，并且窄的双扩散中断区域IR2dn可以提供在第二逻辑单元C2和第五逻辑单元C5之间。
图5A至图15A是示出根据本发明构思的一些示范性实施方式的用于制造包括有源图案的半导体器件的方法的俯视图。图5B至图15B是分别沿着图5A至图15A的线I-I'和II-II'截取的剖视图。图5C至图15C是分别沿着图5A至图15A的线III-III'和IV-IV'截取的剖视图。
参照图5A、图5B和图5C，衬底100可以被提供为分别包括第一逻辑单元区域CR1、第二逻辑单元区域CR2、第三逻辑单元区域CR3和第四逻辑单元区域CR4。例如，第一逻辑单元区域CR1和第二逻辑单元区域CR2可以是其中在第一方向D1上彼此相邻的一对逻辑单元被形成的区域，第三逻辑单元区域CR3和第四逻辑单元区域CR4可以是其中在第一方向D1上彼此相邻的另一对逻辑单元被形成的区域。第一逻辑单元区域CR1和第二逻辑单元区域CR2可以共用第一单元边界CB1，第三逻辑单元区域CR3和第四逻辑单元区域CR4可以共用第二单元边界CB2。或者，第一逻辑单元区域CR1可以是其中图4的第一逻辑单元C1被形成的区域，第二逻辑单元区域CR2和第三逻辑单元区域CR3可以是其中图4的第二逻辑单元C2被形成的区域，第四逻辑单元区域CR4可以是其中图4的第五逻辑单元C5被形成的区域。在这种情况下，图5A的第一单元边界CB1可以对应于图4的第一单元边界CB1，图5A的第二单元边界CB2可以对应于图4的第二单元边界CB2。衬底100可以是半导体衬底或化合物半导体衬底(例如包括硅、锗、硅-锗等或其任何组合)。
通过后续工艺，参照图2A和图2B论述的窄的双扩散中断区域IR2dn能被形成在第一逻辑单元区域CR1和第二逻辑单元区域CR2之间的衬底100中，并且参照图3A和图3B论述的宽的双扩散中断区域IR2dw能被形成在第三逻辑单元区域CR3和第四逻辑单元区域CR4之间的衬底100中。下面还论述基于不同的逻辑单元形成在第一至第四逻辑单元区域CR1、CR2、CR3和CR4中的情况的实施方式。
参照图5A，线掩模图案110a和110b可以形成在衬底100上并沿着第一方向D1彼此平行地延伸。例如，线掩模图案110a和110b可以沿着第一方向D1延伸并沿着第二方向D2彼此间隔开。线掩模图案110a和110b可以沿着第二方向D2以基本上相同的间隔彼此间隔开。线掩模图案110a和110b可以包括形成在第一逻辑单元区域CR1和第二逻辑单元区域CR2上的第一线掩模图案110a以及形成在第三逻辑单元区域CR3和第四逻辑单元区域CR4上的第二线掩模图案110b。第一线掩模图案110a可以沿着第一方向D1跨过第一逻辑单元区域CR1和第二逻辑单元区域CR2，第二线掩模图案110b可以沿着第一方向D1跨过第三逻辑单元区域CR3和第四逻辑单元区域CR4。
在一实施方式中并且参照图5B和图5C，第一线掩模图案110a和第二线掩模图案110b的每个可以包括具有彼此不同的蚀刻选择性并顺序堆叠在衬底100上的下线掩模图案112和上线掩模图案114。下线掩模图案112可以由相对于衬底100具有蚀刻选择性的材料形成。例如，下线掩模图案112可以包括硅氧化物、硅氮化物和硅氮氧化物中的至少一种。上线掩模图案114可以由相对于下线掩模图案112具有蚀刻选择性的材料(例如多晶硅)形成。在本实施方式中，线掩模图案110a和110b的每个被示出为具有双层堆叠结构，但是本发明构思不限于此。在某些实施方式中，线掩模图案110a和110b的每个可以包括单层结构、三层堆叠结构等。线掩模图案110a和110b可以使用例如双重图案化技术或四重图案化技术形成。
参照图6A、图6B和图6C，下分隔掩模图案122、124和126可以形成在衬底100上。在一实施方式中，下分隔掩模图案122、124和126可以通过在衬底100的整个表面上形成覆盖线掩模图案110a和110b的下分隔掩模层、然后图案化下分隔掩模层而形成。下分隔掩模层可以通过例如在下分隔掩模层上形成光致抗蚀剂图案从而限定下分隔掩模图案122、124和126、然后使用光致抗蚀剂图案作为蚀刻掩模蚀刻下分隔掩模层而图案化。下分隔掩模层可以由例如SOH(旋涂硬掩模)层形成，但是应当认识到，下分隔掩模层可以由任何其它合适的材料形成。
在一些实施方式中，下分隔掩模图案122、124和126可以包括：沿着第一方向D1跨过第一逻辑单元区域CR1和第二逻辑单元区域CR2的第一下分隔掩模图案122；形成在第三逻辑单元区域CR3上的第二下分隔掩模图案124；以及第三下分隔掩模图案126，其被形成在第四逻辑单元区域CR4上并沿着第一方向D1而与第二下分隔掩模图案124间隔开。第二下分隔掩模图案124和第三下分隔掩模图案126可以分别形成在第三逻辑单元区域CR3和第四逻辑单元区域CR4上，同时彼此间隔开而使第二单元边界CB2插置在其间。然而，第一下分隔掩模图案122可以形成为单个一体的主体(例如，包括形成在第一逻辑单元区域CR1和第二逻辑单元区域CR2上的下分隔掩模图案，它们彼此一体地结合)。
第一下分隔掩模图案122可以覆盖沿着第二方向D2布置在第一逻辑单元区域CR1和第二逻辑单元区域CR2上的多个第一线掩模图案110a(例如，四个第一线掩模图案110a，如图6A中示范性地示出的)。第二下分隔掩模图案124可以覆盖沿着第二方向D2布置在第三逻辑单元区域CR3上的多个第二线掩模图案110b(例如，四个第二线掩模图案110b，如图6A中示范性地示出的)的部分。第三下分隔掩模图案126可以覆盖沿着第二方向D2布置在第四逻辑单元区域CR4上的多个第二线掩模图案110b(例如，四个第二线掩模图案110b，如图6A中示范性地示出的)的部分。因此，多个第二线掩模图案110b的不同部分可以被第二下分隔掩模图案124和第三下分隔掩模图案126覆盖。第二下分隔掩模图案124和第三下分隔掩模图案126可以以可对应于宽的双扩散中断区域IR2dw的第三宽度W3的间隔彼此间隔开(例如，如以上参照图3A和图3B说明的)。在一些实施方式中，第二下分隔掩模图案124和第三下分隔掩模图案126可以具有彼此面对的端部使第二单元边界CB2插置在其间，第二下分隔掩模图案124和第三下分隔掩模图案126的端部可以分别具有圆化的拐角124c和126c。当光致抗蚀剂图案被形成以限定第二下分隔掩模图案124和第三下分隔掩模图案126时，圆化的拐角124c和126c由于光致抗蚀剂工艺的特性形成。
第一下分隔掩模图案122可以暴露位于第一下分隔掩模图案122的沿着第二方向D2的彼此相反的侧上的第一线掩模图案110a(这里也被称为虚设第一线掩模图案110a_DM)。同样地，第二下分隔掩模图案124和第三下分隔掩模图案126可以暴露位于第二下分隔掩模图案124和第三下分隔掩模图案126的沿着第二方向D2的彼此相反的侧上的第二线掩模图案110b(这里也被称为虚设第二线掩模图案110b_DM)以及第二线掩模图案110b的在第二下分隔掩模图案124和第三下分隔掩模图案126之间的部分。
参照图7A、图7B和图7C，可以执行第一蚀刻工艺以使用下分隔掩模图案122、124和126作为蚀刻掩模完全去除虚设第一线掩模图案110a_DM和虚设第二线掩模图案110b_DM。第一蚀刻工艺还可以从第二下分隔掩模图案124和第三下分隔掩模图案126之间去除第二线掩模图案110b的暴露部分，从而形成初始第二硬掩模图案110bp。因此，第一蚀刻工艺可以将每个第二线掩模图案110b划分为初始第二硬掩模图案110bp，初始第二硬掩模图案110bp彼此间隔开(例如，从而沿着第一方向D1彼此相邻)而使第二单元边界CB2插置在其间。第一蚀刻工艺可以例如包括各向异性干蚀刻工艺。第一蚀刻工艺还可以部分地去除衬底100的上部。
在一些实施方式中，间隔可以提供在相邻的初始第二硬掩模图案110bp之间，并且该间隔可以沿着第二方向D2变化。例如，间隔d1可以提供在位于最外侧的一对初始第二硬掩模图案110bp之间，小于间隔d1的间隔d2可以提供在另一对初始第二硬掩模图案110bp之间。初始第二硬掩模图案110bp可以具有与第二单元边界CB2相邻的相应端部，初始第二硬掩模图案110bp的端部可以具有与第二下分隔掩模图案124和第三下分隔掩模图案126的端部的形状相符的形状。例如，初始第二硬掩模图案110bp可以具有与第二下分隔掩模图案124和第三下分隔掩模图案126的拐角124c和126c相邻的圆化的端部。
参照图8A、图8B和图8C，上分隔掩模层130可以形成在衬底100的整个表面上。上分隔掩模层130可以覆盖第一下分隔掩模图案122、第二下分隔掩模图案124和第三下分隔掩模图案126，并且还填充它们之间的空间。上分隔掩模层130可以由与下分隔掩模层的材料相同的材料(例如SOH层)形成。
参照图9A、图9B和图9C，上分隔掩模层130可以被图案化以形成上分隔掩模图案132。上分隔掩模图案132可以包括暴露下分隔掩模图案122、124和126的多个开口。在一实施方式中，上分隔掩模层130可以通过包括在上分隔掩模层130上形成暴露其中将形成开口OP1和OP2的区域的光致抗蚀剂图案、然后使用光致抗蚀剂图案作为蚀刻掩模蚀刻上分隔掩模层130的工艺而被图案化。
在一些实施方式中，开口可以包括共同地暴露第一下分隔掩模图案122在第一逻辑单元区域CR1和第二逻辑单元区域CR2上的部分的第一开口OP1以及暴露第一至第四逻辑单元CR1、CR2、CR3和CR4中的相应逻辑单元上的第一至第三下分隔掩模图案122、124和126的多个第二开口OP2。第一开口OP1可以位于第一单元边界CB1上，第二开口OP2可以定位为与第一单元边界CB1和第二单元边界CB2间隔开。
第一开口OP1可以具有沿着第二方向D2跨过第一下分隔掩模图案122的矩形形状。例如，第一开口OP1可以交叠沿着第二方向D2设置的第一线掩模图案110a中的四个。平面形状可以形成在第一开口OP1与每个第一线掩模图案110a之间的交叠区域上。当在俯视图中被观察时，由于光刻工艺的特性，第一开口OP1可以具有圆化的拐角。在一些实施方式中，第一开口OP1的长度(例如，沿着第二方向D2测量的)可以被调整以确保第一开口OP1的圆化拐角不交叠第一线掩模图案110a。结果，第一开口OP1交叠每个第一线掩模图案110a的区域的边界可以延伸为直线。第一开口OP1可以具有其大小与窄的双扩散中断区域IR2dn的第二宽度W2的大小对应的宽度。
尽管第二开口OP2的每个被示出为交叠第一线掩模图案110a中的两个或初始第二硬掩模图案110bp中的两个，但是应当认识到，任何的第二开口OP2可以交叠任何数量的第一线掩模图案110a或初始第二硬掩模图案110bp。第二开口OP2可以具有各种长度。例如，第二开口OP2的每个可以具有带有圆化拐角的矩形形状，并具有沿着第二方向D2延伸的长轴。平面形状可以形成在第一逻辑单元区域CR1和第二逻辑单元区域CR2中的其中第一线掩模图案110a被第二开口OP2交叠的地方。同样地，平面形状可以形成在第三逻辑单元区域CR3和第四逻辑单元区域CR4中的其中初始第二硬掩模图案110bp被第二开口OP2交叠的地方。第二开口OP2的每个可以具有比第一开口OP1的宽度小的宽度。例如，第二开口OP2可以具有其大小与参照图2A和图2B论述的单扩散中断区域IR2s的第一宽度W1的大小相应的宽度(例如，沿着第一方向D1测量的)。或者，第二开口OP2中的一个或全部可以不提供在逻辑单元区域CR1、CR2、CR3和CR4上。
参照图10A、图10B和图10C，可以执行第二蚀刻工艺以使用上分隔掩模图案132作为蚀刻掩模去除下分隔掩模图案122、124和126的通过开口OP1和OP2暴露的部分。第二蚀刻工艺可以是例如各向异性干蚀刻工艺。第二蚀刻工艺可以被执行直到衬底100的被开口OP1和OP2交叠的部分的顶表面被暴露。第二蚀刻工艺还可以去除被第一开口OP1和第二开口OP2交叠的第一线掩模图案110a和初始第二硬掩模图案110bp。
第二蚀刻工艺可以将第一下分隔掩模图案122分隔为沿着第一方向D1彼此间隔开的第一子分隔掩模图案122a和第二子分隔掩模图案122b。此外，第一线掩模图案110a的每个可以沿着第一方向D1分隔，使得第一硬掩模图案110h1形成在第一逻辑单元区域CR1和第二逻辑单元区域CR2上。如图所示，第一硬掩模图案110h1可以具有各种长度。此外，初始第二硬掩模图案110bp中的一个或更多个可以沿着第一方向D1分隔，使得第二硬掩模图案110h2形成为在第三逻辑单元区域CR3和第四逻辑单元区域CR4上具有各种长度。
在一些实施方式中，当在俯视图中被观察时，第一逻辑单元区域CR1的第一硬掩模图案110h1可以具有与第一单元边界CB1相邻并沿着第二方向D2彼此对准的相应端部。同样地，当在俯视图中被观察时，第二逻辑单元区域CR2的第一硬掩模图案110h1可以具有与第一单元边界CB1相邻并沿着第二方向D2彼此对准的相应端部。因此，相同的间隔可以提供在沿着第一方向D1彼此相邻且具有插置在其间的第一单元边界CB1的第一硬掩模图案110h1之间。当在俯视图中被观察时，第三逻辑单元区域CR3的第二硬掩模图案110h2可以具有与第二单元边界CB2相邻的相应端部，并且所述端部中的一个或更多个可以沿着第一方向D1偏移。换句话说，第三逻辑单元区域CR3可以包括位于最外侧并具有相对远离第二单元边界CB2的端部的第二硬掩模图案110h2，并且还可以包括沿着第二方向D2设置并具有相对靠近第二单元边界CB2的端部的相邻的第二硬掩模图案110h2。同样地，当在俯视图中被观察时，第四逻辑单元区域CR4的第二硬掩模图案110h2可以具有与第二单元边界CB2相邻的相应端部，并且所述端部中的一个或更多个可以沿着第一方向D1偏移。换句话说，第四逻辑单元区域CR4可以包括位于最外侧并具有相对远离第二单元边界CB2的端部的第二硬掩模图案110h2，并且还可以包括沿着第二方向D2设置并具有相对靠近第二单元边界CB2的端部的相邻的第二硬掩模图案110h2。因此，间隔可以提供在沿着第一方向D1彼此相邻且具有插置在其间的第二单元边界CB2的第二硬掩模图案110h2之间，并且这样的间隔可以根据它们沿着第二方向D2的位置而变化。
在第二蚀刻工艺之后，上分隔掩模图案132可以保留在分隔掩模图案122a、122b、124和126之间的空间中。开口OP1和OP2的每个的深度可以延伸(例如，沿着第三方向D3)并被重新限定为包括对应于衬底100的顶表面的底表面。
参照图11A、图11B和图11C，可以去除分隔掩模图案122a、122b、124和126。例如，可以执行灰化工艺以去除分隔掩模图案122a、122b、124和126。
通过使用第一硬掩模图案110h1和第二硬掩模图案110h2作为蚀刻掩模执行第三蚀刻工艺，可以形成沟槽T1、T2、T3和T4以限定有源图案AP。第三蚀刻工艺可以是例如各向异性干蚀刻工艺。沟槽T1、T2、T3和T4可以包括限定有源图案AP的相对长的侧壁的第一沟槽T1和第二沟槽T2以及限定有源图案AP的相对短的侧壁的第三沟槽T3和第四沟槽T4。
如在图11B和图11C中最佳示出的，当沿着第二方向D2被测量时，第一沟槽T1可以具有与第二沟槽T2的宽度基本上相同的宽度或比第二沟槽T2的宽度小的宽度。第二沟槽T2沿着第二方向D2可以具有各种宽度。当沿着第一方向D1被测量时，第三沟槽T3可以具有与第四沟槽T4的宽度大致相同的宽度或比第四沟槽T4的宽度小的宽度。第四沟槽T4可以具有沿着第一方向D1的各种宽度。例如，第一逻辑单元区域CR1和第二逻辑单元区域CR2之间的第四沟槽T4可以具有比第三逻辑单元区域CR3和第四逻辑单元区域CR4之间的第四沟槽T4的宽度小的宽度。在一些实施方式中，沟槽T1、T2、T3和T4的每个可以形成为具有随着从衬底100的顶表面起向下逐渐增大的距离而减小的宽度。有源图案AP的每个可以形成为具有其宽度随着朝向衬底100的顶表面逐渐减小的距离而减小的形状。以上论述的沟槽T1、T2、T3和T4的宽度的每个可以被认为是沟槽T1、T2、T3和T4的最大宽度。
沟槽T1、T2、T3和T4的下部可以被填充以形成器件隔离层，有源图案AP的上部通过器件隔离层暴露。器件隔离层可以包括第一沟槽T1中的窄的第一分隔区域IR1n、第二沟槽T2中的宽的第一分隔区域IR1w、第三沟槽T3中的单扩散中断区域IR2s以及第四沟槽T4中的双扩散中断区域IR2dn和IR2dw。参照图2A、图2B、图3A和图3B论述的描述可以相同或类似地可适用于分隔区域IR1n和IR1w(即第一分隔区域)和扩散中断区域IR2s、IR2dn和IR2dw(即第二分隔区域)的宽度，并且也可适用于与其相邻的有源图案AP的端部的形状和布置，因此为了简洁起见将省略重复的描述。
在一实施方式中，器件隔离层可以通过包括形成绝缘层以填充沟槽T1、T2、T3和T4、然后平坦化并蚀刻绝缘层以暴露有源图案AP的上部的工艺来形成。有源图案AP的暴露的上部也可以在下文被定义为有源鳍AF。器件隔离层可以包括例如硅氧化物层、硅氮化物层、硅氮氧化物层、低k电介质层等中的至少一个。
如以上论述的，根据本发明构思的示范性实施方式，有源图案可以通过包括图案化线掩模图案以形成限定有源图案的平面位置和形状的硬掩模图案以及使用硬掩模图案作为蚀刻掩模蚀刻衬底的上部以形成限定有源图案的沟槽的工艺来形成。线掩模图案的图案化可以包括用于从将形成双扩散中断区域的区域去除线掩模图案的图案化工艺(在下文称为第一图案化工艺)和用于从将形成单扩散中断区域的区域去除线掩模图案的另一图案化工艺(在下文称为第二图案化工艺)。
第二图案化工艺可以使用上分隔掩模图案来执行，该上分隔掩模图案具有交叠将形成单扩散中断区域的区域上的线掩模图案的开口。在这种情况下，开口的长度可以被调节以形成开口交叠线掩模图案的平面形状。结果，有源图案可以形成为具有与单扩散中断区域相邻并沿着有源图案的宽度方向彼此对准的端部。
第一图案化工艺可以使用彼此相邻且单元边界插置在其间的下分隔掩模图案作为蚀刻掩模来执行。在这种情况下，下分隔掩模图案可以形成为具有彼此面对并具有圆化拐角(例如由于涉及的光刻工艺的特性)的相应端部。结果，与双扩散中断区域相邻的有源图案可以形成为具有与双扩散中断区域相邻并沿着有源图案的长度方向偏移的相应端部。由于上述原因，会难以在随后形成共同地交叠有源图案的与双扩散中断区域的一侧相邻的端部的栅极图案(即虚设栅极图案)。具体地，在双扩散中断区域形成为具有最小宽度的情况下，由于工艺余量的不足，上述问题会更严重。在随后的工艺中，源极/漏极区域可以形成为具有取决于虚设栅极图案是否交叠有源图案的与双扩散中断区域的该侧相邻的端部的形状。因此，如果虚设栅极图案不共同地交叠有源图案的与双扩散中断区域的该侧相邻的端部，则半导体器件的可靠性会降低。
根据本发明构思的示范性实施方式，在双扩散中断区域形成为具有最小宽度的情况下(即在形成窄的双扩散中断区域的情况下)，第二图案化工艺可以被执行使得线掩模图案从将形成双扩散中断区域的区域去除。换句话说，上分隔掩模图案可以具有交叠形成在其中将形成双扩散中断区域的区域上的线掩模图案的开口。因此，与窄的双扩散中断区域相邻的有源图案可以形成为具有沿有源图案的宽度方向对准的相应端部。然后可以容易地形成共同地交叠有源图案的与双扩散中断区域的该侧相邻的端部的虚设栅极图案。结果，半导体器件可以具有由其电特性的改善的分布而导致的提高的可靠性。
在下文将进一步提供根据本发明构思的一些示范性实施方式的用于制造包括有源图案的半导体器件的方法。
参照图12A、图12B和图12C，牺牲结构140可以形成为跨过有源图案AP。牺牲结构140可以在第二方向D2上延伸并在第一方向D1上彼此同等地间隔开。牺牲结构140的每个可以包括顺序堆叠在衬底100上的牺牲图案142和栅极掩模图案144。
在一些实施方式中，牺牲结构140中的一个或更多个可以交叠第二分隔区域IR2s、IR2dn和IR2dw。例如，单扩散中断区域IR2s可以被与有源图案AP的相邻端部间隔开的单个牺牲结构140交叠。窄的双扩散中断区域IR2dn可以被两个牺牲结构140交叠。这两个牺牲结构140中的一个可以共同地交叠第一逻辑单元区域CR1的有源图案AP的与窄的双扩散中断区域IR2dn相邻的端部。这两个牺牲结构140中的另一个可以共同地交叠第二逻辑单元区域CR2的有源图案AP的与该窄的双扩散中断区域IR2dn相邻的端部。
宽的双扩散中断区域IR2dw可以被三个牺牲结构140交叠。这三个牺牲结构140中的一个可以共同地交叠第三逻辑单元区域CR3的有源图案AP的与宽的双扩散中断区域IR2dw相邻的端部。这三个牺牲结构140中的另一个可以共同地交叠第四逻辑单元区域CR4的有源图案AP的与该宽的双扩散中断区域IR2dw相邻的端部。这三个牺牲结构140中的再另一个可以在交叠第二单元边界CB2的位置处设置在该宽的双扩散中断区域IR2dw上。
牺牲结构140通过包括形成牺牲层(未示出)以覆盖衬底100的整个表面、在牺牲层上形成栅极掩模图案144、以及使用栅极掩模图案144作为蚀刻掩模图案化牺牲层从而形成牺牲图案142的工艺来形成。牺牲层可以包括例如多晶硅。栅极掩模图案144可以包括例如硅氮化物或硅氮氧化物。
栅极间隔物SP可以形成在牺牲结构140的侧壁上。栅极间隔物SP可以通过共形地形成间隔物层以覆盖牺牲结构140并在衬底100上执行整个各向异性蚀刻工艺而形成。间隔物层可以使用例如SiO2、SiCN、SiCON、SiN等中的至少一种形成。或者，间隔物层可以形成为包括例如SiO2、SiCN、SiCON、SiN等中的至少一种的多层结构。
参照图13A、图13B和图13C，凹陷区域RS1和RS2可以形成在牺牲结构140的彼此相反的侧上。在一实施方式中，凹陷区域RS1和RS2可以通过使用牺牲结构140作为蚀刻掩模来执行各向同性和/或各向异性蚀刻工艺以蚀刻有源鳍AF的上部而形成。例如，凹陷区域RS1和RS2可以包括在相邻的牺牲结构140之间的具有U形剖面形状的第一凹陷区域RS1以及与单扩散中断区域IR2s相邻的第二凹陷区域RS2。在凹陷区域RS1和RS2的形成期间，有源鳍AF可以被蚀刻以去除其与单扩散中断区域IR2s相邻的端部。因此，第二凹陷区域RS2可以形成为不具有U形剖面形状。
参照图14A、图14B和图14C，源极/漏极区域SD1和SD2可以形成在有源图案AP的彼此相反的侧上。在一实施方式中，源极/漏极区域SD1和SD2可以通过执行选择性外延生长工艺被形成，其中限定凹陷区域RS1和RS2的有源鳍AF以及有源图案AP的通过凹陷区域RS1和RS2暴露的任何部分被用作籽晶层。也就是，源极/漏极区域SD1和SD2可以包括外延层。例如，源极/漏极区域SD1和SD2的每个可以包括从有源鳍AF和/或通过凹陷区域RS1和RS2暴露的有源图案AP外延生长的至少一种材料，诸如硅锗(SiGe)、硅(Si)、碳化硅(SiC)等。因此，源极/漏极区域SD1和SD2可以对有源鳍AF的在牺牲结构140下面的部分(这样的部分也在这里被称为沟道区)施加压缩应变或拉伸应变(这里也一般地称为“外延应变”或“失配应变”，如本领域已知的)。与外延生长工艺同时地或在外延生长工艺之后，源极/漏极区域SD1和SD2可以掺杂有杂质。例如，源极/漏极区域SD1和SD2可以掺杂有p型或n型杂质。
源极/漏极区域SD1和SD2可以包括位于第一凹陷区域RS1内部的第一源极/漏极区域SD1和位于第二凹陷区域RS2内部的第二源极/漏极区域SD2。在一些实施方式中，第一源极/漏极区域SD1可以具有比有源鳍AF的最上面的表面更高的最上面的表面，第二源极/漏极区域SD2可以具有比有源鳍AF的最上面的表面更低的最上面的表面。第二源极/漏极区域SD2的每个可以具有朝向与其相邻的单扩散中断区域IR2s向下倾斜的倾斜表面SD2_S。例如，倾斜表面SD2_S可以具有(111)晶面。
在有源图案AP的端部与窄的双扩散中断区域IR2dn相邻但不被牺牲结构140交叠的情况下，与这样的端部相邻的第一凹陷区域RS1(这里也称为第三凹陷区域)可以形成为具有与第二凹陷区域RS2相同的形状。源极/漏极区域(在下文称为第三源极/漏极区域)可以然后形成在其形状与源极/漏极区域SD2的形状相同的第三凹陷区域内部。在本实施方式中，第三源极/漏极区域可以具有与相邻的源极/漏极区域(即第一源极/漏极区域SD1)的形状不同的形状，结果，半导体器件的特性分布会劣化。例如，半导体器件的电特性会由于从第三源极/漏极区域施加在沟道区域上的减小的应变和/或该源极/漏极区域与在随后的工艺中形成的源极/漏极接触之间的接触故障而劣化。然而，这些问题能通过确保有源图案AP的与窄的双扩散中断区域IR2dn相邻的端部被牺牲结构140交叠(例如以上述实施方式中论述的方式)而避免，半导体器件的可靠性能被提高。
第一层间电介质层150可以形成为覆盖牺牲结构140和源极/漏极区域SD1和SD2。例如，第一层间电介质层150可以包括硅氧化物层，并可以通过可流动的化学气相沉积(FCVD)工艺形成。
第一层间电介质层150可以被平坦化，直到牺牲图案142的顶表面被暴露。第一层间电介质层150的平坦化可以使用回蚀刻工艺或化学机械抛光工艺来执行。通过平坦化工艺，可以去除栅极掩模图案144以暴露牺牲图案142的顶表面。平坦化工艺也可以去除栅极间隔物SP的上部。
一旦被暴露，牺牲图案142可以用每个包括栅极电介质图案GD和栅电极GE的栅极图案GP代替。用栅极图案GP代替牺牲图案142可以包括选择性地去除牺牲图案142以形成暴露栅极间隔物SP之间的有源图案AP的栅极区域、然后在栅极区域中顺序形成栅极电介质层和栅极电极层。例如，栅极电介质层可以包括铪氧化物、铪硅酸盐、锆氧化物、锆硅酸盐等中的至少一种或其任何组合。栅极电极层可以包括导电的金属氮化物(例如钛氮化物、钽氮化物、钨氮化物等)、金属(例如铝、钨等)等或其任何组合。交叠第二分隔区域IR2s、IR2dn和IR2dw的栅极图案GP可以在这里被称为虚设栅极图案GP_DM。
或者，栅电极GE可以在其上部凹陷，并且盖图案(未示出)可以进一步形成在凹陷的栅电极GE上。也就是，栅极图案GP的每个可以包括栅极电介质图案GD、栅电极GE和盖图案(未示出)。例如，盖图案(未示出)可以包括硅氧化物、硅氮化物、硅氮氧化物、硅碳氮化物(SiCN)、硅碳氮氧化物(SiCON)等中的至少一种或其任何组合。
参照图15A、图15B和图15C，可以形成第二层间电介质层160以覆盖第一层间电介质层150和栅极图案GP。第二层间电介质层160可以包括例如硅氧化物层、硅氮化物层、硅氮氧化物层、低介电层等中的至少一个。
源极/漏极接触170a和170b可以形成为穿过第一层间电介质层150和第二层间电介质层160，并且连接到源极/漏极区域SD1和SD2。源极/漏极接触170a和170b的每个可以在第二方向D2上延伸以跨过至少两个有源图案AP。源极/漏极接触170a和170b可以包括共同地连接到设置在栅极图案GP的一侧上的多个第一源极/漏极区域SD1的第一源极/漏极接触170a以及共同地连接到设置在栅极图案GP的相反侧上的多个第二源极/漏极区域SD2的第二源极/漏极接触170b。共同地连接到单个源极/漏极接触的源极/漏极区域可以构成单个多鳍晶体管。为了与第二源极/漏极区域SD2的连接，第二源极/漏极接触170b可以具有其高度比第一源极/漏极接触170a的底表面的高度低的底表面。源极/漏极接触170a和170b可以包括杂质掺杂的多晶硅层、金属层(例如钨、钛、钽等)、金属硅化物层(例如钛硅化物、钽硅化物、钨硅化物等)等中的至少一个或其任何组合。
尽管图中未示出，但是互连线可以形成在第二层间电介质层160上并电连接到源极/漏极接触170a和170b。
根据本发明构思的示范性实施方式，有源图案可以形成为具有与具有最小宽度的窄的双扩散中断区域相邻并在有源图案的宽度方向上对准的相应端部。虚设栅极图案可以共同地交叠有源图案的与窄的双扩散中断区域相邻的端部。结果，可以在形成在虚设栅极图案和其相邻的栅极图案之间的源极/漏极区域上实现基本上相同的形状。因此，可以改善电特性的分布以提高半导体器件的可靠性。
尽管已经结合附图中示出的实施方式描述了本公开，但是本公开不限于此。对于本领域技术人员将是明显的，可以对其进行各种替代、修改和改变，而没有脱离如权利要求书记载的本发明的范围和精神。
本申请要求于2016年5月17日提交的韩国专利申请第10-2016-0060334号的优先权，其全部内容通过引用结合于此。

Claims (9)

1.一种半导体器件，包括：
衬底，其包括沿着第一方向设置的多个逻辑单元；
有源图案，其从所述衬底突出；以及
在所述衬底上的器件隔离层，所述器件隔离层包括第一双扩散中断区域和第二双扩散中断区域，所述第一双扩散中断区域具有沿着所述第一方向测量的第一宽度并设置在一对相邻的逻辑单元之间，所述第二双扩散中断区域具有沿着所述第一方向测量的大于所述第一宽度的第二宽度并设置在另一对相邻的逻辑单元之间，
其中所述有源图案包括：
多对第一有源图案，每对中的第一有源图案沿着所述第一方向彼此间隔开并使所述第一双扩散中断区域插置在其间；以及
多对第二有源图案，每对中的第二有源图案沿着所述第一方向彼此间隔开并使所述第二双扩散中断区域插置在其间，
其中所述第一有源图案包括与所述第一双扩散中断区域的一侧相邻并沿着交叉所述第一方向的第二方向对准的第一端部，以及
其中所述第二有源图案包括与所述第二双扩散中断区域的一侧相邻的第二端部，并且其中所述第二端部中的一个沿着所述第一方向从所述第二端部中的另一个偏移。
2.根据权利要求1所述的半导体器件，其中所述第二有源图案包括位于最外侧的最外面的有源图案和位于所述最外面的有源图案之间的至少一个内部有源图案，
其中所述至少一个内部有源图案的所述第二端部从所述最外面的有源图案的所述第二端部沿着所述第一方向横向地突出。
3.根据权利要求2所述的半导体器件，其中所述最外面的有源图案中的至少一个具有沿着所述第一方向测量的比所述至少一个内部有源图案的长度更大的长度。
4.根据权利要求3所述的半导体器件，
其中所述器件隔离层还包括设置在所述多个逻辑单元中的一个逻辑单元内的单扩散中断区域，
其中所述至少一个内部有源图案包括沿着所述第一方向与所述单扩散中断区域相邻的第三端部，以及
其中所述单扩散中断区域沿着所述第二方向与所述最外面的有源图案中的至少一个相邻。
5.根据权利要求1所述的半导体器件，还包括沿着所述第二方向延伸的栅极图案，
其中所述栅极图案中的两个交叠所述第一双扩散中断区域，并且所述栅极图案中的三个或更多个交叠所述第二双扩散中断区域。
6.根据权利要求5所述的半导体器件，其中所述栅极图案中的一些跨过所述有源图案。
7.根据权利要求1所述的半导体器件，其中所述器件隔离层还包括至少一个单扩散中断区域，所述至少一个单扩散中断区域具有沿着所述第一方向测量的小于所述第二宽度的第三宽度并设置在逻辑单元内。
8.根据权利要求7所述的半导体器件，其中所述第三宽度小于所述第一宽度。
9.根据权利要求7所述的半导体器件，其中所述至少一个单扩散中断区域的沿着所述第二方向测量的长度小于所述第一双扩散中断区域的长度或所述第二双扩散中断区域的长度。
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