KR20210129346A - 반도체 장치 - Google Patents

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KR20210129346A
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gate
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disposed
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김주연
강상정
강지수
신윤상
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삼성전자주식회사
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Abstract

소자의 집적도를 높이고, 신뢰성 및 성능을 향상시킨 반도체 장치를 제공하는 것이다. 반도체 장치는 NMOS 형성 영역 및 PMOS 형성 영역을 포함하는 기판, 기판 상의 필드 절연막, NMOS 형성 영역에 배치되고, 필드 절연막에 의해 제1 방향으로 이격되고, 제1 방향으로 각각 연장되는 제1 활성 패턴 및 제2 활성 패턴, PMOS 형성 영역에 배치되고, 제1 방향으로 각각 연장되는 제3 활성 패턴 및 제4 활성 패턴으로, 제3 활성 패턴은 제1 활성 패턴과 제1 방향과 교차하는 제2 방향으로 이격되고, 제1 활성 패턴 및 제3 활성 패턴 상에 배치되고, 제2 방향으로 연장되는 제1 더미 게이트 구조체, 제2 활성 패턴 및 제4 활성 패턴 상에 배치되고, 제2 방향으로 연장되는 제2 더미 게이트 구조체, 제3 활성 패턴 상에, 제2 방향으로 연장되는 노말 게이트 구조체, 노말 게이트 구조체 및 제1 더미 게이트 구조체 사이에, 제3 활성 패턴 상에 배치되는 제1 소오스/드레인 패턴, 및 제1 더미 게이트 구조체 및 제2 더미 게이트 구조체 사이에 배치되고, 제3 활성 패턴 및 제4 활성 패턴을 분리하는 제1 소자 분리 구조체를 포함하고, 제1 더미 게이트 구조체는 제3 활성 패턴과 교차하는 제1 더미 절연 게이트를 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 다채널 액티브 패턴(또는 실리콘 바디)을 형성하고 다채널 액티브 패턴의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 소자의 집적도를 높이고, 신뢰성 및 성능을 향상시킨 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 NMOS 형성 영역 및 PMOS 형성 영역을 포함하는 기판, 기판 상의 필드 절연막, NMOS 형성 영역에 배치되고, 필드 절연막에 의해 제1 방향으로 이격되고, 제1 방향으로 각각 연장되는 제1 활성 패턴 및 제2 활성 패턴, PMOS 형성 영역에 배치되고, 제1 방향으로 각각 연장되는 제3 활성 패턴 및 제4 활성 패턴으로, 제3 활성 패턴은 제1 활성 패턴과 제1 방향과 교차하는 제2 방향으로 이격되고, 제1 활성 패턴 및 제3 활성 패턴 상에 배치되고, 제2 방향으로 연장되는 제1 더미 게이트 구조체, 제2 활성 패턴 및 제4 활성 패턴 상에 배치되고, 제2 방향으로 연장되는 제2 더미 게이트 구조체, 제3 활성 패턴 상에, 제2 방향으로 연장되는 노말 게이트 구조체, 노말 게이트 구조체 및 제1 더미 게이트 구조체 사이에, 제3 활성 패턴 상에 배치되는 제1 소오스/드레인 패턴, 및 제1 더미 게이트 구조체 및 제2 더미 게이트 구조체 사이에 배치되고, 제3 활성 패턴 및 제4 활성 패턴을 분리하는 제1 소자 분리 구조체를 포함하고, 제1 더미 게이트 구조체는 제3 활성 패턴과 교차하는 제1 더미 절연 게이트를 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 서로 간에 이격되고, 일방향으로 배열된 제1 내지 제3 활성 패턴, 제1 활성 패턴 및 제2 활성 패턴을 분리하는 제1 소자 분리 구조체, 제2 활성 패턴 및 제3 활성 패턴을 분리하는 제2 소자 분리 구조체, 제1 활성 패턴 상에, 적어도 하나 이상의 제1 도전성 게이트, 제2 활성 패턴 상에, 적어도 하나 이상의 제2 도전성 게이트, 제1 활성 패턴 상에, 제1 도전성 게이트의 적어도 일측에 배치되는 제1 소오스/드레인 패턴, 및 제2 활성 패턴 상에, 제2 도전성 게이트의 적어도 일측에 배치되는 제2 소오스/드레인 패턴을 포함하고, 제1 도전성 게이트는 제1 소자 분리 구조체와 최인접하는 제1_1 도전성 게이트를 포함하고, 제1_1 도전성 게이트의 폭중심과 제1 소자 분리 구조체의 폭중심이 일방향으로 이격된 거리는 게이트 피치보다 크고, 제1 활성 패턴의 상면을 기준으로, 제1 소자 분리 구조체의 상면의 높이는 제1 도전성 게이트의 상면의 높이보다 높거나 같다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 필드 절연막, 필드 절연막에 의해 제1 방향으로 이격되고, 제1 방향으로 각각 연장되는 제1 하부 활성 패턴 및 제2 하부 활성 패턴, 제1 하부 활성 패턴 상에, 제1 하부 활성 패턴과 이격된 제1 시트 패턴, 제2 하부 활성 패턴 상에, 제2 하부 활성 패턴과 이격된 제2 시트 패턴, 제1 하부 활성 패턴과 제1 방향과 교차되는 제2 방향으로 이격되고, 제1 방향으로 연장되는 제3 하부 활성 패턴, 제3 하부 활성 패턴과 제1 방향으로 이격되고, 제1 방향으로 연장되는 제4 하부 활성 패턴, 제3 하부 활성 패턴 상에, 제3 하부 활성 패턴과 이격된 제3 시트 패턴, 제4 하부 활성 패턴 상에, 제4 하부 활성 패턴과 이격된 제4 시트 패턴, 제1 하부 활성 패턴 및 제3 하부 활성 패턴 상에 배치되고, 제2 방향으로 연장되는 제1 더미 게이트 구조체, 제2 하부 활성 패턴 및 제4 하부 활성 패턴 상에 배치되고, 제2 방향으로 연장되는 제2 더미 게이트 구조체, 및 제1 더미 게이트 구조체 및 제2 더미 게이트 구조체 사이에 배치되고, 제3 하부 활성 패턴 및 제4 하부 활성 패턴을 분리하는 제1 소자 분리 구조체를 포함하고, 제1 더미 게이트 구조체는 제3 하부 활성 패턴과 교차하는 제1 더미 절연 게이트를 포함하고, 제1 더미 절연 게이트는 제3 시트 패턴을 감싼다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 6은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 7 및 도 8은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 9 및 도 10은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 11 및 도 12는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 13 내지 도 16은 각각 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 17 내지 도 19는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 20 내지 도 24는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 25는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 26은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 27 내지 33은 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
몇몇 실시예들에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 핀형 패턴 형상의 채널 영역을 포함하는 핀형 트랜지스터(FinFET), 나노 와이어 또는 나노 시트를 포함하는 트랜지스터를 도시하였지만, 이에 제한되는 것은 아니다. 본 발명의 기술적 사상은 2차원 물질을 기반으로 하는 트랜지스터(2D material based FETs) 및 이의 이종 구조(heterostructure)에 적용될 수 있다.
또한, 몇몇 실시예들에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 또는 3차원(3D) 트랜지스터를 포함할 수 있다. 몇몇 실시예에 따른 반도체 장치는 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
도 1 내지 도 6은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다. 도 2 및 도 3은 도 1의 A - A 및 B - B를 따라 절단한 단면도이다. 도 4a 및 도 4b는 도 1의 C - C를 따라 절단한 단면도들이다. 도 5 및 도 6은 도 1의 D - D 및 E - E를 따라 절단한 단면도이다. 설명의 편의를 위해, 도 1에서는 층간 절연막들(191, 192, 193)과, 소오스/드레인 컨택(170)과, 배선 구조체(195)를 도시하지 않았다. 참고적으로, 도 4a는 단면도에 제1 활성 패턴(AP1)이 포함된 경우이고, 도 4b는 단면도에 제1 활성 패턴(AP1)이 포함되지 않은 경우이다.
도 1 내지 도 6을 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 내지 제6 활성 패턴(AP1 ~ AP6), 제1 내지 제3 노말 게이트 구조체(GS1 ~ GS3), 제1 내지 제3 더미 게이트 구조체(DGS1 ~ DGS3) 및 제1 소자 분리 구조체(DB1)를 포함할 수 있다.
기판(100)은 제1 활성 영역(RN)과, 제2 활성 영역(RP)과, 제1 활성 영역(RN) 및 제2 활성 영역(RP) 사이의 필드 영역을 포함할 수 있다. 필드 영역은 제1 활성 영역(RN) 및 제2 활성 영역(RP)과 경계를 이룰 수 있다. 제1 활성 영역(RN) 및 제2 활성 영역(RP)은 서로 간에 이격되어 있다. 제1 활성 영역(RN) 및 제2 활성 영역(RP)은 필드 영역에 의해 분리될 수 있다.
다르게 설명하면, 서로 이격되어 있는 제1 활성 영역(RN) 및 제2 활성 영역(RP)의 주변을 소자 분리막이 감싸고 있을 수 있다. 이 때, 소자 분리막 중, 제1 활성 영역(RN) 및 제2 활성 영역(RP) 사이에 있는 부분이 필드 영역으로 정의될 수 있다. 예를 들어, 반도체 장치의 일 예가 될 수 있는 트랜지스터의 채널 영역이 형성되는 부분이 활성 영역일 수 있고, 활성 영역에 형성된 트랜지스터의 채널 영역을 구분하는 부분이 필드 영역일 수 있다. 또는, 활성 영역은 트랜지스터의 채널 영역으로 사용되는 핀형 패턴 또는 나노 시트가 형성되는 부분이고, 필드 영역은 채널 영역으로 사용되는 핀형 패턴 또는 나노 시트가 형성되지 않는 영역일 수 있다.
도 4a 내지 도 5에서 도시되는 것과 같이, 필드 영역은 깊은 트렌치(DT)에 의해 정의될 수 있지만, 이에 제한되는 것은 아니다. 덧붙여, 본 발명이 속하는 기술 분야의 통상의 기술자는 어느 부분이 필드 영역이고, 어느 부분이 활성 영역인지 구분할 수 있음은 자명하다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 활성 영역(RN)은 NMOS가 형성되는 영역이고, 제2 활성 영역(RP)은 PMOS가 형성되는 영역일 수 있다.
기판(100)은 실리콘 기판 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
제1 내지 제3 활성 패턴(AP1 ~ AP3)은 제1 활성 영역(RN)에 배치될 수 있다. 각각의 제1 내지 제3 활성 패턴(AP1 ~ AP3)은 제1 활성 영역(RN)의 기판(100)으로부터 돌출될 수 있다. 각각의 제1 내지 제3 활성 패턴(AP1 ~ AP3)은 제1 방향(D1)을 따라 길게 연장될 수 있다. 제1 내지 제3 활성 패턴(AP1 ~ AP3)은 제1 방향(D1)으로 이격되어, 제1 방향(D1)으로 배열될 수 있다.
제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)은 핀-컷 트렌치(FC_T)에 의해 분리될 수 있다. 핀-컷 트렌치(FC_T)는 제1 활성 패턴(AP1)의 단변 및 제2 활성 패턴(AP2)의 단변을 정의할 수 있다.
제2 활성 패턴(AP2) 및 제3 활성 패턴(AP3)은 제2 소자 분리 트렌치(DB2_T)에 의해 분리될 수 있다. 제2 소자 분리 트렌치(DB2_T)는 제2 활성 패턴(AP2) 및 제3 활성 패턴(AP3)의 적어도 일부를 분리시킬 수 있다. 일 예로, 제2 소자 분리 트렌치(DB2_T)는 제2 활성 패턴(AP2) 및 제3 활성 패턴(AP3)을 완전히 분리하지 못할 수 있다. 도시되지 않았지만, 다른 예로, 제2 소자 분리 트렌치(DB2_T)는 제2 활성 패턴(AP2) 및 제3 활성 패턴(AP3)을 완전히 분리할 수 있다.
제4 내지 제6 활성 패턴(AP4 ~ AP6)은 제2 활성 영역(RP)에 배치될 수 있다. 각각의 제4 내지 제6 활성 패턴(AP4 ~ AP6)은 제2 활성 영역(RP)의 기판(100)으로부터 돌출될 수 있다. 각각의 제4 내지 제6 활성 패턴(AP4 ~ AP6)은 제1 방향(D1)을 따라 길게 연장될 수 있다. 제4 내지 제6 활성 패턴(AP4 ~ AP6)은 제1 방향(D1)으로 이격되어, 제1 방향(D1)으로 배열될 수 있다.
제4 활성 패턴(AP4) 및 제5 활성 패턴(AP5)은 제1 소자 분리 트렌치(DB1_T)에 의해 분리될 수 있다. 제1 소자 분리 트렌치(DB1_T)는 제4 활성 패턴(AP4) 및 제5 활성 패턴(AP5)의 적어도 일부를 분리시킬 수 있다.
제5 활성 패턴(AP5) 및 제6 활성 패턴(AP6)은 제2 소자 분리 트렌치(DB2_T)에 의해 분리될 수 있다. 제2 소자 분리 트렌치(DB2_T)는 제5 활성 패턴(AP5) 및 제6 활성 패턴(AP6)의 적어도 일부를 분리시킬 수 있다.
제1 소자 분리 트렌치(DB1_T)의 최하부의 깊이는 제2 소자 분리 트렌치(DB2_T)의 최하부의 깊이보다 깊다. 즉, 제5 활성 패턴(AP5)의 상면을 기준으로, 제1 소자 분리 트렌치(DB1_T)의 최하부의 깊이(d1)는 제2 소자 분리 트렌치(DB2_T)의 최하부의 깊이(d2)보다 깊다.
또한, 제1 활성 패턴(AP1)의 상면을 기준으로 핀-컷 트렌치(FC_T)의 제1 방향(D1)으로의 폭(W11)은 제4 활성 패턴(AP4)의 상면을 기준으로 제1 소자 분리 트렌치(DB1_T)의 제1 방향(D1)으로의 폭(W12)보다 크다. 제1 활성 패턴(AP1)의 상면은 제4 활성 패턴(AP4)의 상면과 실질적으로 동일한 높이 레벨에 위치할 수 있다.
각각의 제1 내지 제6 활성 패턴(AP1 ~ AP6)의 장변은 핀 트렌치(FN_T)에 의해 정의될 수 있다. 각각의 제1 내지 제6 활성 패턴(AP1 ~ AP6)의 장변은 제1 방향(D1)으로 연장되는 변을 의미한다.
예를 들어, 제1 내지 제6 활성 패턴(AP1 ~ AP6)은 다채널 활성 패턴일 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 각각의 제1 내지 제6 활성 패턴(AP1 ~ AP6)은 예를 들어, 핀형 패턴일 수 있다. 각각의 제1 내지 제6 활성 패턴(AP1 ~ AP6)은 트랜지스터의 채널 패턴으로 사용될 수 있다. 각각의 제1 내지 제6 활성 패턴(AP1 ~ AP6)은 각각 2개인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 각각의 제1 내지 제6 활성 패턴(AP1 ~ AP6)은 하나 이상일 수 있다.
각각의 제1 내지 제6 활성 패턴(AP1 ~ AP6)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 각각의 제1 내지 제6 활성 패턴(AP1 ~ AP6)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 각각의 제1 내지 제6 활성 패턴(AP1 ~ AP6)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
IV-IV족 화합물 반도체는 예를 들어, 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체는 예를 들어, III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
일 예로, 제1 내지 제6 활성 패턴(AP1 ~ AP6)은 동일한 물질을 포함할 수 있다. 다른 예로, 제1 활성 영역(RN)에 배치된 제1 내지 제3 활성 패턴(AP1 ~ AP3)은 제2 활성 영역(RP)에 배치된 제4 내지 제6 활성 패턴(AP4 ~ AP6)과 다른 물질을 포함할 수 있다.
필드 절연막(105)은 기판(100) 상에 형성될 수 있다. 필드 절연막(105)은 핀-컷 트렌치(FC_T) 및 핀 트렌치(FN_T)의 적어도 일부를 채울 수 있다. 필드 절연막(105)는 깊은 트렌치(DT)를 채울 수 있다.
필드 절연막(105)은 제1 내지 제6 활성 패턴(AP1 ~ AP6)의 측벽의 일부 상에 형성될 수 있다. 제1 내지 제6 활성 패턴(AP1 ~ AP6)은 각각 필드 절연막(105)의 상면보다 위로 돌출될 수 있다. 필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합막을 포함할 수 있다. 몇몇 실시예들에 따른 반도체 장치에서, 필드 절연막(105)은 핀-컷 트렌치(FC_T)의 일부를 채울 수 있다.
각각의 게이트 구조체(GS1, GS2, GS3, DGS1, DGS2, DGS3)는 제2 방향(D2)으로 길게 연장될 수 있다. 게이트 구조체는 노말 게이트 구조체(GS1, GS2, GS3)와, 더미 게이트 구조체(DGS1, DGS2, DGS3)를 포함할 수 있다. 도 1에서, 각각의 제1 내지 제3 노말 게이트 구조체(GS1, GS2, GS3)의 개수는 설명의 편의를 위한 것이므로, 이에 제한되는 것은 아니다.
예를 들어, 더미 게이트 구조체(DGS1, DGS2, DGS3)는 제1 내지 제6 활성 패턴(AP1 ~ AP6)의 종단에 배치될 수 있다. 이로 인해, 더미 게이트 구조체(DGS1, DGS2, DGS3)와 제1 내지 제6 활성 패턴(AP1 ~ AP6)이 교차되는 지점에서, 더미 게이트 구조체(DGS1, DGS2, DGS3)의 일측 또는 양측에 소오스/드레인 패턴이 배치되지 않는다. 반면, 노말 게이트 구조체(GS1, GS2, GS3)의 양측에는 소오스/드레인 패턴이 배치될 수 있다.
각각의 게이트 구조체(GS1, GS2, GS3, DGS1, DGS2, DGS3)는 제1 활성 영역(RN) 및 제2 활성 영역(RP)에 걸쳐 배치되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 노말 게이트 구조체(GS1, GS2, GS3)와 중 적어도 하나는 두 부분으로 분리되어, 제1 활성 영역(RN) 및 제2 활성 영역(RP) 상에 배치될 수 있다.
각각의 게이트 구조체(GS1, GS2, GS3, DGS1, DGS2, DGS3)는 제1 방향(D1)으로 길게 연장되는 게이트 절단 구조체(GCS) 사이에 배치될 수 있다. 각각의 게이트 구조체(GS1, GS2, GS3, DGS1, DGS2, DGS3)는 게이트 절단 구조체(GCS)와 연결될 수 있다.
제1 더미 게이트 구조체(DGS1) 및 제3 더미 게이트 구조체(DGS3)는 각각 제1 활성 패턴(AP1) 및 제4 활성 패턴(AP4) 상에 배치될 수 있다. 제1 더미 게이트 구조체(DGS1) 및 제3 더미 게이트 구조체(DGS3)는 각각 제1 활성 패턴(AP1) 및 제4 활성 패턴(AP4)과 교차할 수 있다.
각각의 제1 더미 게이트 구조체(DGS1) 및 제3 더미 게이트 구조체(DGS3)는 제1 활성 패턴(AP1)의 단변을 포함하는 제1 활성 패턴(AP1)의 종단과, 제4 활성 패턴(AP4)의 단변을 포함하는 제4 활성 패턴(AP4)의 종단과 중첩될 수 있다.
예를 들어, 각각의 제1 더미 게이트 구조체(DGS1) 및 제3 더미 게이트 구조체(DGS3)는 제1 활성 패턴(AP1)의 종단을 감쌀 수 있다. 제1 더미 게이트 구조체(DGS1)의 일부 및 제3 더미 게이트 구조체(DGS3)의 일부는 제1 활성 패턴(AP1)의 상면을 따라 연장될 수 있다. 제1 더미 게이트 구조체(DGS1) 및 제3 더미 게이트 구조체(DGS3)는 제4 활성 패턴(AP4)의 종단을 감싸지 못한다.
제2 더미 게이트 구조체(DGS2)는 제2 활성 패턴(AP2) 및 제5 활성 패턴(AP5) 상에 배치될 수 있다. 제2 더미 게이트 구조체(DGS2)는 제2 활성 패턴(AP2) 및 제5 활성 패턴(AP5)과 교차할 수 있다.
제2 더미 게이트 구조체(DGS2)는 제2 활성 패턴(AP2)의 단변을 포함하는 제2 활성 패턴(AP2)의 종단과, 제5 활성 패턴(AP5)의 단변을 포함하는 제5 활성 패턴(AP5)의 종단과 중첩될 수 있다.
예를 들어, 제2 더미 게이트 구조체(DGS2)는 제2 활성 패턴(AP2)의 종단을 감쌀 수 있다. 제2 더미 게이트 구조체(DGS2)의 일부는 제2 활성 패턴(AP2)의 상면을 따라 연장될 수 있다. 제2 더미 게이트 구조체(DGS2)는 제5 활성 패턴(AP5)의 종단을 감싸지 못한다.
제1 더미 게이트 구조체(DGS1) 및 제2 더미 게이트 구조체(DGS2) 사이에, 제4 활성 패턴(AP4) 및 제5 활성 패턴(AP5)을 분리하는 제1 소자 분리 트렌치(DB1_T)가 위치한다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 더미 게이트 구조체(DGS1)는 제1 도전성 더미 구조체(CDGS1)과, 제1 절연 더미 구조체(IDGS1)을 포함할 수 있다. 제2 더미 게이트 구조체(DGS1)는 제2 도전성 더미 구조체(CDGS2)를 포함하고, 절연 더미 구조체는 포함하지 않을 수 있다.
제1 도전성 더미 구조체(CDGS1)는 제1 활성 패턴(AP1)과 교차하고, 제4 활성 패턴(AP4)과 교차하지 않는다. 제1 절연 더미 구조체(IDGS1)는 제4 활성 패턴(AP4)과 교차하고, 제1 활성 패턴(AP1)과 교차하지 않는다. 제1 도전성 더미 구조체(CDGS1)는 제1 절연 더미 구조체(IDGS1)와 접촉한다.
제2 도전성 더미 구조체(CDGS2)는 제2 활성 패턴(AP2) 및 제5 활성 패턴(AP5)과 교차할 수 있다.
제1 도전성 더미 구조체(CDGS1) 및 제2 도전성 더미 구조체(CDGS2)는 예를 들어, 더미 도전성 게이트(220), 더미 게이트 절연막(230), 더미 게이트 스페이서(240) 및 더미 게이트 캡핑 패턴(245)을 포함할 수 있다.
제1 절연 더미 구조체(IDGS1)는 예를 들어, 더미 절연 게이트(225)와, 더미 게이트 스페이서(240) 및 더미 게이트 캡핑 패턴(245)을 포함할 수 있다. 더미 절연 게이트(225)는 더미 게이트 스페이서(240) 및 더미 게이트 캡핑 패턴(245) 사이에 배치될 수 있다. 도시된 것과 달리, 제1 절연 더미 구조체(IDGS1)는 더미 게이트 스페이서(240) 및 더미 게이트 캡핑 패턴(245) 중 적어도 하나를 포함하지 않을 수도 있다.
제1 절연 더미 구조체(IDGS1)의 더미 절연 게이트(225)는 제4 활성 패턴(AP4)과 교차하고, 제1 활성 패턴(AP1)과 교차하지 않는다. 제1 절연 더미 구조체(IDGS1)의 더미 절연 게이트(225)는 필드 절연막(105)의 상면보다 위로 돌출된 제4 활성 패턴(AP4)을 덮는다. 다르게 설명하면, 제1 절연 더미 구조체(IDGS1)의 더미 절연 게이트(225)는 제4 활성 패턴(AP4)과 접촉할 수 있다. 제1 절연 더미 구조체(IDGS1)의 더미 절연 게이트(225)는 필드 절연막(105)의 상면보다 위로 돌출된 제4 활성 패턴(AP4)의 측벽과 접촉할 수 있다.
제1 도전성 더미 구조체(CDGS1)의 더미 도전성 게이트(220)는 제1 활성 패턴(AP1)과 교차하고, 제4 활성 패턴(AP4)과 교차하지 않는다. 제1 절연 더미 구조체(IDGS1)의 더미 절연 게이트(225)는 제1 도전성 더미 구조체(CDGS1)의 더미 도전성 게이트(220)와 접촉할 수 있다. 제2 도전성 더미 구조체(CDGS2)의 더미 도전성 게이트(220)는 제2 활성 패턴(AP2) 및 제5 활성 패턴(AP5)과 교차할 수 있다.
더미 절연 게이트(225)는 예를 들어, 실리콘 질화물, 실리콘 산화물, 실리콘 탄화물, 실리콘 탄질화물, 실리콘 산탄화물, 실리콘 산질화물 및 실리콘 산탄질화물 및 알루미늄 산화물 중 적어도 하나를 포함할 수 있다.
노말 게이트 구조체(GS1, GS2, GS3)는 예를 들어, 노말 도전성 게이트(120), 노말 게이트 절연막(130), 노말 게이트 스페이서(140) 및 노말 게이트 캡핑 패턴(145)을 포함할 수 있다.
제1 노말 게이트 구조체(GS1)은 제1 활성 패턴(AP1) 및 제4 활성 패턴(AP4) 상에 배치되고, 제1 활성 패턴(AP1) 및 제4 활성 패턴(AP4)과 교차할 수 있다. 제1 활성 패턴(AP1) 및 제4 활성 패턴(AP4) 상에, 적어도 하나 이상의 제1 노말 게이트 구조체(GS1)가 배치될 수 있다. 제1 노말 게이트 구조체(GS1)는 제1 더미 게이트 구조체(DGS1) 및 제3 더미 게이트 구조체(DGS3) 사이에 배치될 수 있다. 제1 노말 게이트 구조체(GS1)는 제1 더미 게이트 구조체(DGS1)에 최인접하는 제1_1 노말 게이트 구조체(GS1_1)를 포함한다.
제2 노말 게이트 구조체(GS2)은 제2 활성 패턴(AP2) 및 제5 활성 패턴(AP5) 상에 배치되고, 제2 활성 패턴(AP2) 및 제5 활성 패턴(AP5)과 교차할 수 있다. 제2 활성 패턴(AP2) 및 제5 활성 패턴(AP5) 상에, 적어도 하나 이상의 제2 노말 게이트 구조체(GS2)가 배치될 수 있다. 제2 노말 게이트 구조체(GS2)는 제2 더미 게이트 구조체(DGS2)에 최인접하는 제2_1 노말 게이트 구조체(GS2_1)를 포함한다.
제3 노말 게이트 구조체(GS3)은 제3 활성 패턴(AP3) 및 제6 활성 패턴(AP6) 상에 배치되고, 제3 활성 패턴(AP3) 및 제6 활성 패턴(AP6)과 교차할 수 있다. 제3 활성 패턴(AP3) 및 제6 활성 패턴(AP6) 상에, 적어도 하나 이상의 제3 노말 게이트 구조체(GS3)가 배치될 수 있다.
예를 들어, 도 5에서, 제2 노말 게이트 구조체(GS2)의 노말 게이트 절연막(130)은 필드 절연막(105)의 상면 위로 돌출된 제2 활성 패턴(AP2) 및 제5 활성 패턴(AP5)의 프로파일을 따라 연장될 수 있다. 노말 도전성 게이트(120)는 노말 게이트 절연막(130) 상이 배치될 수 있다. 제1 및 제3 노말 게이트 구조체(GS1, GS3)도 제2 노말 게이트 구조체(GS2)와 유사한 형상을 가질 수 있다.
노말 도전성 게이트(120) 및 노말 게이트 절연막(130)은 노말 게이트 스페이서(140) 사이에 배치될 수 있다. 노말 게이트 캡핑 패턴(145)은 노말 도전성 게이트(120) 및 노말 게이트 절연막(130) 상에 배치될 수 있다. 노말 게이트 캡핑 패턴(145)은 노말 게이트 스페이서(140)의 상면을 덮는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 노말 게이트 캡핑 패턴(145)은 노말 게이트 스페이서(140) 사이에 배치될 수도 있다.
인접하는 제1 노말 게이트 구조체(GS1)는 게이트 피치(GP)만큼 이격될 수 있다. 예를 들어, 노말 게이트 스페이서(140) 사이에 배치되는 노말 게이트 절연막(130) 및 노말 도전성 게이트(120)을 노말 게이트 패턴이라고 할 때, 노말 게이트 패턴은 제1 방향(D1)으로 게이트 폭(GW)을 가질 수 있다. 노말 게이트 패턴은 제1 방향(D1)으로 대향되는 일측벽과 타측벽을 포함할 때, 게이트 피치는 인접하는 노말 게이트 패턴의 일측벽 사이의 거리일 수 있다. 노말 게이트 패턴은 노말 게이트 스페이서(140)와 마주보고 있으므로, 노말 게이트 패턴의 일측벽은 노말 게이트 절연막(130)과, 노말 게이트 스페이서(140) 사이의 경계일 수 있다. 도시된 것과 달리, 게이트 피치(GP)는 인접하는 노말 도전성 게이트(120)의 폭 중심 사이의 거리일 수 있다.
인접하는 제2 노말 게이트 구조체(GS2)도 게이트 피치(GP)만큼 이격될 수 있고, 제3 노말 게이트 구조체(GS3)도 게이트 피치(GP)만큼 이격될 수 있다.
제1 도전성 더미 구조체(CDGS1) 및 제2 도전성 더미 구조체(CDGS2)에 관한 설명은 노말 게이트 구조체(GS1, GS2, GS3)에 관한 설명과 유사할 수 있다.
노말 도전성 게이트(120) 및 더미 도전성 게이트(220)는 도전성 물질을 포함하는 도전성 게이트일 수 있다. 각각의 제1 내지 제6 활성 패턴(AP1 ~ AP6) 상에, 적어도 하나 이상의 도전성 게이트가 배치될 수 있다. 예를 들어, 제5 활성 패턴(AP5) 상에는 1개의 더미 도전성 게이트(220)와, 2개의 노말 도전성 게이트(120)가 배치되므로, 제5 활성 패턴(AP5) 상에는 3개의 도전성 게이트가 배치될 수 있다.
노말 도전성 게이트(120) 및 더미 도전성 게이트(220)는 동일한 물질을 포함할 수 있다. 노말 도전성 게이트(120) 및 더미 도전성 게이트(220)는 예를 들어, 티타늄 질화물(TiN), 탄탈륨 탄화물(TaC), 탄탈륨 질화물(TaN), 티타늄 실리콘 질화물(TiSiN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 티타늄 질화물(TaTiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 알루미늄 질화물(TaAlN), 텅스텐 질화물(WN), 루테늄(Ru), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 탄질화물(TiAlC-N), 티타늄 알루미늄 탄화물(TiAlC), 티타늄 탄화물(TiC), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 알루미늄(Al), 구리(Cu), 코발트(Co), 티타늄(Ti), 탄탈륨(Ta), 니켈(Ni), 백금(Pt), 니켈 백금(Ni-Pt), 니오븀(Nb), 니오븀 질화물(NbN), 니오븀 탄화물(NbC), 몰리브덴(Mo), 몰리브덴 질화물(MoN), 몰리브덴 탄화물(MoC), 텅스텐 탄화물(WC), 로듐(Rh), 팔라듐(Pd), 이리듐(Ir), 오스뮴(Os), 은(Ag), 금(Au), 아연(Zn), 바나듐(V) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 노말 도전성 게이트(120) 및 더미 도전성 게이트(220)가 적층된 복수의 도전막을 포함할 때, 노말 도전성 게이트(120) 및 더미 도전성 게이트(220)는 동일한 적층막 구조를 가질 수 있다.
노말 게이트 절연막(130) 및 더미 게이트 절연막(230)는 동일한 물질을 포함할 수 있다. 노말 게이트 절연막(130) 및 더미 게이트 절연막(230)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전 상수가 큰 고유전율 물질을 포함할 수 있다. 고유전율 물질은 예를 들어, 보론 질화물(boron nitride), 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있다.
노말 게이트 스페이서(140) 및 더미 게이트 스페이서(240)는 동일한 물질을 포함할 수 있다. 노말 게이트 스페이서(140) 및 더미 게이트 스페이서(240)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 붕소질화물(SiBN), 실리콘 산붕소질화물(SiOBN), 실리콘 산탄화물(SiOC) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
노말 게이트 캡핑 패턴(145) 및 더미 게이트 캡핑 패턴(245)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
도시된 것과 달리, 노말 도전성 게이트(120) 및 더미 도전성 게이트(220) 상에, 노말 게이트 캡핑 패턴(145) 및 더미 게이트 캡핑 패턴(245)이 배치되지 않을 수도 있다. 이와 같은 경우, 게이트 구조체(GS1, GS2, GS3, DGS1, DGS2, DGS3)의 상면(예를 들어, 도 4a의 245_U)의 일부는 노말 도전성 게이트(120) 및 더미 도전성 게이트(220)에 의해 정의될 수 있다.
제1 소오스/드레인 패턴(150_1, 150_2)는 제1 활성 패턴(AP1) 상에 배치될 수 있다. 제1 소오스/드레인 패턴(150_1, 150_2)은 제1 노말 게이트 구조체(GS1)의 노말 도전성 게이트(120)의 양측에 배치될 수 있다. 제1 노말 게이트 구조체(GS1) 및 제1 더미 게이트 구조체(DGS1) 사이의 제1 활성 패턴(AP1) 상에, 하나의 제1 소오스/드레인 패턴(150_2)이 배치될 수 있다.
제2 소오스/드레인 패턴(250_1, 250_2, 250_3)는 제2 활성 패턴(AP2) 상에 배치될 수 있다. 제2 소오스/드레인 패턴(250_1, 250_2, 250_3)은 제2 노말 게이트 구조체(GS2)의 노말 도전성 게이트(120)의 양측에 배치될 수 있다. 제2 노말 게이트 구조체(GS2) 및 제2 더미 게이트 구조체(DGS2) 사이의 제2 활성 패턴(AP2) 상에, 하나의 제2 소오스/드레인 패턴(250_1)이 배치될 수 있다.
제3 소오스/드레인 패턴(350)는 제3 활성 패턴(AP3) 상에 배치될 수 있다. 제3 소오스/드레인 패턴(350)은 제3 노말 게이트 구조체(GS3)의 노말 도전성 게이트(120)의 양측에 배치될 수 있다.
제4 소오스/드레인 패턴(450_1, 450_2)는 제4 활성 패턴(AP4) 상에 배치될 수 있다. 제4 소오스/드레인 패턴(450_1, 450_2)은 제1 노말 게이트 구조체(GS1)의 노말 도전성 게이트(120)의 양측에 배치될 수 있다. 제1 노말 게이트 구조체(GS1) 및 제1 더미 게이트 구조체(DGS1) 사이의 제4 활성 패턴(AP4) 상에, 하나의 제4 소오스/드레인 패턴(450_2)이 배치될 수 있다.
제5 소오스/드레인 패턴(550_1, 550_2, 550_3)는 제5 활성 패턴(AP5) 상에 배치될 수 있다. 제5 소오스/드레인 패턴(550_1, 550_2, 550_3)은 제2 노말 게이트 구조체(GS2)의 노말 도전성 게이트(120)의 양측에 배치될 수 있다. 제2 노말 게이트 구조체(GS2) 및 제2 더미 게이트 구조체(DGS2) 사이의 제5 활성 패턴(AP5) 상에, 하나의 제5 소오스/드레인 패턴(550_1)이 배치될 수 있다.
제6 소오스/드레인 패턴(650)는 제6 활성 패턴(AP6) 상에 배치될 수 있다. 제6 소오스/드레인 패턴(650)은 제3 노말 게이트 구조체(GS3)의 노말 도전성 게이트(120)의 양측에 배치될 수 있다.
제1 내지 제6 소오스/드레인 패턴(150_1, 150_2, 250_1, 250_2, 250_3, 350, 450_1, 450_2, 550_1, 550_2, 550_3, 650)은 에피택셜 공정을 통해 성장된 반도체 물질을 포함하는 에피택셜 패턴을 포함할 수 있다.
식각 정지막(155)는 제1 내지 제6 소오스/드레인 패턴(150_1, 150_2, 250_1, 250_2, 250_3, 350, 450_1, 450_2, 550_1, 550_2, 550_3, 650)의 상면을 따라 연장될 수 있다. 식각 정지막(155)는 게이트 구조체(GS1, GS2, GS3, DGS1, DGS2, DGS3)의 측벽을 따라 연장될 수 있다. 식각 정지막(155)은 필드 절연막(105)의 상면을 따라 연장될 수 있다. 식각 정지막(155)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산탄화물(SiOC), 실리콘 산탄질화물(SiOCN) 또는 이들의 조합 중 하나를 포함할 수 있다.
제1 층간 절연막(191)은 식각 정지막(155) 상에 배치될 수 있다. 제1 층간 절연막(191)의 상면은 게이트 구조체(GS1 ~ GS3, DGS1 ~ DGS3)의 상면(예를 들어, 도 4a의 245_U)과 동일 평면에 놓일 수 있다. 제1 층간 절연막(191)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, Fluorinated TetraEthylOrthoSilicate (FTEOS), Hydrogen SilsesQuioxane (HSQ), Bis-benzoCycloButene (BCB), TetraMethylOrthoSilicate (TMOS), OctaMethyleyCloTetraSiloxane (OMCTS), HexaMethylDiSiloxane (HMDS), TriMethylSilyl Borate (TMSB), DiAcetoxyDitertiaryButoSiloxane (DADBS), TriMethylSilil Phosphate (TMSP), PolyTetraFluoroEthylene (PTFE), TOSZ(Tonen SilaZen), FSG(Fluoride Silicate Glass), polypropylene oxide와 같은 polyimide nanofoams, CDO(Carbon Doped silicon Oxide), OSG(Organo Silicate Glass), SiLK, Amorphous Fluorinated Carbon, silica aerogels, silica xerogels, mesoporous silica 또는 이들의 조합을 포함할 수 있지만, 이에 제한되는 것은 아니다.
제1 소자 분리 구조체(DB1)는 제1 더미 게이트 구조체(DGS1) 및 제2 더미 게이트 구조체(DGS2) 사이에 배치될 수 있다. 제4 활성 패턴(AP4) 및 제5 활성 패턴(AP5)은 제1 소자 분리 구조체(DB1)에 의해 분리될 수 있다. 제1 소자 분리 구조체(DB1)는 제4 활성 패턴(AP4) 및 제5 활성 패턴(AP5)의 적어도 일부를 분리시킬 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 소자 분리 구조체(DB1)은 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)과 제2 방향(D2)으로 중첩되지 않을 수 있다.
제1 소자 분리 구조체(DB1) 및 제1 더미 게이트 구조체(DGS1) 사이에, 제4 소오스/드레인 패턴(450_1, 450_2)이 배치되지 않는다. 제1 소자 분리 구조체(DB1) 및 제2 더미 게이트 구조체(DGS2) 사이에, 제5 소오스/드레인 패턴(550_1, 550_2, 550_3)이 배치되지 않는다.
제1_1 노말 게이트 구조체(GS1_1)는 제1 소자 분리 구조체(DB1)에 최인접하는 노말 도전성 게이트를 포함할 수 있다. 제1 소자 분리 구조체(DB1)와, 제1_1 노말 게이트 구조체(GS1_1) 사이에 하나의 제4 소오스/드레인 패턴(450_2) 및 더미 절연 게이트(225)가 배치되므로, 제1_1 노말 게이트 구조체(GS1_1)의 노말 도전성 게이트(120)의 폭중심과, 제1 소자 분리 구조체(DB1)의 폭중심이 제1 방향(D1)으로의 이격된 거리(L)는 게이트 피치(GP)보다 크다.
제1_1 노말 게이트 구조체(GS1_1)의 노말 도전성 게이트(120)와 제1 소자 분리 구조체(DB1) 사이에, 제1 절연 더미 구조체(IDGS1)의 더미 절연 게이트(225)가 배치된다. 제조 공정을 참고하면, 더미 절연 게이트(225)는 더미 도전성 게이트(220) 및 더미 게이트 절연막(230)을 제거한 위치에 형성되므로, 제4 활성 패턴(AP4)의 상면을 기준으로 제1 소자 분리 구조체(DB1)에 최인접하는 제4 소오스/드레인 패턴(450_2)과 제1 소자 분리 구조체(DB1)가 제1 방향(D1)으로 이격된 거리는 게이트 폭(GW)보다 크다.
제1 소자 분리 구조체(DB1)은 제1 소자 분리 트렌치(DB1_T) 내에 배치될 수 있다. 제1 소자 분리 구조체(DB1)는 제1 소자 분리 트렌치(DB1_T)를 채울 수 있다.
제1 소자 분리 구조체(DB1)의 측벽의 일부를 따라, 소오스/드레인 패턴의 일부(EP_R)이 배치될 수 있다. 도시된 것과 달리, 제1 소자 분리 구조체(DB1)의 측벽 상에 소오스/드레인 패턴의 일부(EP_R)가 배치되지 않을 수도 있다. 제1 소자 분리 구조체(DB1)의 측벽의 일부를 따라, 식각 정지막(155)이 배치될 수 있다. 도시된 것과 달리, 제1 소자 분리 구조체(DB1)의 측벽 상에 식각 정지막(155)이 배치되지 않을 수도 있다.
예를 들어, 제4 활성 패턴(AP4)의 상면을 기준으로, 제1 소자 분리 구조체의 상면(DB1_U)의 높이는 노말 도전성 게이트(120)의 상면의 높이보다 높을 수 있다. 도시된 것과 달리, 노말 게이트 구조체가 노말 게이트 캡핑 패턴(145)을 포함하지 않을 경우, 제4 활성 패턴(AP4)의 상면을 기준으로, 제1 소자 분리 구조체의 상면(DB1_U)의 높이는 노말 도전성 게이트(120)의 상면의 높이와 같을 수 있다.
제5 활성 패턴(AP5)의 상면을 기준으로, 제4 소오스/드레인 패턴(450_1, 450_2)의 최하부까지의 깊이(d4)는 제1 소자 분리 구조체(DB1)의 최하부까지의 깊이(d1)보다 얕다.
도 5에서, 제1 소자 분리 구조체(DB1) 하부의 필드 절연막(105)의 일부는 리세스되어 있을 수 있다. 제1 소자 분리 구조체(DB1)의 바닥면은 필드 절연막(105), 기판(100) 및 남은 핀(RF)에 의해 정의될 수 있다. 남은 핀(RF)은 제1 소자 분리 트렌치(도 3의 DB1_T)를 형성하는 식각 공정에서 활성 패턴 부분이 제거되고, 남은 부분일 수 있다. 도시된 것과 달리, 남은 핀(RF)이 없을 수 있음은 물론이다.
제2 소자 분리 구조체(DB2)는 제2 활성 패턴(AP2) 및 제3 활성 패턴(AP3)의 적어도 일부를 분리시키고, 제5 활성 패턴(AP5) 및 제6 활성 패턴(AP6)의 적어도 일부를 분리시킬 수 있다.
제2 소자 분리 구조체(DB2)는 서로 간에 최인접하는 제5 소오스/드레인 패턴(550_3)과, 제6 소오스/드레인 패턴(650) 사이에 배치된다. 제2 소자 분리 구조체(DB2)과 제5 소오스/드레인 패턴(550_3) 사이에, 제2 노말 게이트 구조체(GS2)의 노말 도전성 게이트(120)는 배치되지 않는다. 제2 소자 분리 구조체(DB2)과 제6 소오스/드레인 패턴(650) 사이에, 제3 노말 게이트 구조체(GS3)의 노말 도전성 게이트(120)는 배치되지 않는다.
제2 소자 분리 구조체(DB2)은 제2 소자 분리 트렌치(DB2_T) 내에 배치될 수 있다. 제2 소자 분리 구조체(DB2)는 제2 소자 분리 트렌치(DB2_T)를 채울 수 있다. 제2 소자 분리 구조체(DB2)는 제2 방향(D2)으로 연장될 수 있다.
도시된 것과 달리, 제2 소자 분리 구조체(DB2)는 제1 활성 영역(RN) 및 제2 활성 영역(RP) 중 하나에 배치되는 활성 영역을 분리할 수도 있다. 즉, 제2 소자 분리 구조체(DB2)는 제2 활성 영역(RP)의 제5 활성 패턴(AP5) 및 제6 활성 패턴(AP6)은 분리하고, 제1 활성 영역(RN)의 활성 패턴은 분리하지 않을 수 있다. 이와 같은 경우, 제2 활성 패턴(AP2) 및 제3 활성 패턴(AP3)은 분리되지 않은 하나의 활성 패턴일 수 있다.
예를 들어, 제5 활성 패턴(AP5)의 상면을 기준으로, 제2 소자 분리 구조체의 상면(DB2_U)의 높이는 노말 도전성 게이트(120)의 상면의 높이보다 높을 수 있다. 도시된 것과 달리, 노말 게이트 구조체가 노말 게이트 캡핑 패턴(145)을 포함하지 않을 경우, 제5 활성 패턴(AP5)의 상면을 기준으로, 제2 소자 분리 구조체의 상면(DB2_U)의 높이는 노말 도전성 게이트(120)의 상면의 높이와 같을 수 있다.
제5 활성 패턴(AP5)의 상면을 기준으로, 제2 소자 분리 구조체(DB2)의 최하부까지의 깊이(d2)는 제5 소오스/드레인 패턴(550_3)의 최하부까지의 깊이(d3)보다 깊다.
예를 들어, 제5 활성 패턴(AP5)의 상면을 기준으로, 제2 소자 분리 구조체(DB2)의 최하부까지의 깊이(d2)는 제1 소자 분리 구조체(DB1)의 최하부까지의 깊이(d1)보다 얕다. 제1 소자 분리 구조체(DB1)를 위한 제1 소자 분리 트렌치(DB1_T)가 깊게 형성되어도, 주변의 소오스/드레인 패턴에 영향을 거의 주지 않는다. 반면, 제2 소자 분리 구조체(DB2)를 위한 제2 소자 분리 트렌치(DB2_T)가 깊게 형성되면, 제2 소자 분리 트렌치(DB2_T)가 주변의 소오스/드레인 패턴의 일부를 식각할 수도 있다. 따라서, 제1 소자 분리 트렌치(DB1_T)는 제2 소자 분리 트렌치(DB2_T)보다 깊게 형성될 수 있다.
각각의 제1 소자 분리 구조체(DB1) 및 제2 소자 분리 구조체(DB2)는 예를 들어, 실리콘 질화물, 실리콘 산화물, 실리콘 탄화물, 실리콘 탄질화물, 실리콘 산탄화물, 실리콘 산질화물 및 실리콘 산탄질화물 및 알루미늄 산화물 중 적어도 하나를 포함할 수 있다. 각각의 제1 소자 분리 구조체(DB1) 및 제2 소자 분리 구조체(DB2) 단일막인 것으로 도시되었지만, 이에 제한되는 것은 아니다. 제1 소자 분리 구조체(DB1) 및 제2 소자 분리 구조체(DB2) 중 적어도 하나는 복수개의 막으로 이뤄질 수 있음은 물론이다.
제1 소자 분리 구조체의 상면(DB1_U), 제2 소자 분리 구조체의 상면(DB2_U) 및 더미 절연 게이트의 상면(225_U)은 게이트 구조체(GS1 ~ GS3, DGS1 ~ DGS3)의 상면과 동일 평면에 놓이는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 제1 소자 분리 구조체의 상면(DB1_U), 제2 소자 분리 구조체의 상면(DB2_U) 및 더미 절연 게이트의 상면(225_U) 중 적어도 하나는 게이트 구조체(GS1 ~ GS3, DGS1 ~ DGS3)의 상면보다 높을 수 있다. 또한, 제1 소자 분리 구조체(DB1), 제2 소자 분리 구조체(DB2) 및 더미 절연 게이트(225)의 제조 순서에 따라, 제1 소자 분리 구조체의 상면(DB1_U), 제2 소자 분리 구조체의 상면(DB2_U) 및 더미 절연 게이트의 상면(225_U)은 제5 활성 패턴(AP5)의 상면을 기준으로 서로 다른 높이에 위치할 수 있음은 물론이다.
도 1 내지 도 3에서, 제2 소자 분리 구조체(DB2)에 의해, 제2 활성 패턴(AP2) 및 제3 활성 패턴(AP3)은 분리되고, 제5 활성 패턴(AP5) 및 제6 활성 패턴(AP6)은 분리되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 예를 들어, 제2 활성 패턴(AP2) 및 제3 활성 패턴(AP3)은 핀-컷 트렌치(FC_T)에 의해 분리되고, 제5 활성 패턴(AP5) 및 제6 활성 패턴(AP6)은 제1 소자 분리 구조체(DB1)에 의해 분리될 수 있음은 물론이다.
도시되지 않았지만, 일 예로, 제1 도전성 더미 구조체(CDGS1)는 제4 활성 패턴(AP4)과 교차하고, 제1 활성 패턴(AP1)과 교차하지 않을 수 있다. 제1 절연 더미 구조체(IDGS1)는 제1 활성 패턴(AP1)과 교차하고, 제4 활성 패턴(AP4)과 교차하지 않을 수 있다.
제2 층간 절연막(192)는 게이트 구조체(GS1 ~ GS3, DGS1 ~ DGS3) 상에 배치될 수 있다. 제3 층간 절연막(193)은 제2 층간 절연막(193) 상에 배치될 수 있다. 제2 층간 절연막(192) 및 제3 층간 절연막(193)은 각각 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.
소오스/드레인 컨택(170)은 제1 내지 제6 소오스/드레인 패턴(150_1, 150_2, 250_1, 250_2, 250_3, 350, 450_1, 450_2, 550_1, 550_2, 550_3, 650)과 연결될 수 있다. 제1 컨택(170)은 제2 층간 절연막(192) 및 제1 층간 절연막(191) 내에 형성될 수 있다. 소오스/드레인 컨택(170)은 컨택 배리어막과, 컨택 필링막을 포함할 수 있지만, 이에 제한되는 것은 아니다.
도시되지 않았지만, 제1 컨택(170)과 제1 내지 제6 소오스/드레인 패턴(150_1, 150_2, 250_1, 250_2, 250_3, 350, 450_1, 450_2, 550_1, 550_2, 550_3, 650) 사이에, 실리사이드막이 더 형성될 수 있다.
소오스/드레인 컨택(170)은 예를 들어, 금속, 금속 질화물, 금속 탄질화물, 2차원 물질(Two-dimensional(2D) material) 및 도전성 반도체 물질 중 적어도 하나를 포함할 수 있다.
배선 구조체(195)는 제3 층간 절연막(193) 내에 배치될 수 있다. 배선 구조체(195)는 예를 들어, 소오스/드레인 컨택(170)과 전기적으로 연결될 수 있다. 배선 구조체(195)는 비아(196)와, 배선 패턴(197)을 포함할 수 있다. 배선 구조체(195)는 배선 배리어막과, 배선 필링막을 포함할 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 비아(196)의 배선 필링막과, 배선 패턴(197)의 배선 필링막은 배선 배리어막에 의해 구분될 수 있다.
더미 게이트 구조체(DGS1 ~ DGS3)에 포함된 더미 도전성 게이트(220)는 트랜지스터의 게이트 전극으로 사용되지 않는다. 하지만, 경우에 따라, 더미 게이트 구조체(DGS1 ~ DGS3)에 포함된 더미 도전성 게이트(220)는 시그널 라인으로 사용될 수 있다. 즉, 더미 도전성 게이트(220) 중 일부는 시그널 라인으로 사용되지만, 나머지는 시그널 라인으로도 사용되지 않을 수 있다.
더미 도전성 게이트(220) 중 시그널 라인으로 사용되지 않는 부분이 소오스/드레인 패턴과 연결된 소오스/드레인 컨택(170)의 주위에 있을 경우, 더미 도전성 게이트(220)은 소자 동작에 불필요한 기생 커패시턴스를 발생시킬 수 있다.
따라서, 더미 도전성 게이트(220) 중 시그널 라인으로 사용되지 않는 부분은 더미 절연 게이트(225)와 같은 절연 패턴으로 교체할 수 있다. 이를 통해, 소자 동작에 불필요한 기생 커패시턴스를 감소시킬 수 있고, 반도체 장치의 동작 성능이 향상된다.
도 7 및 도 8은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로, 도 7은 도 1의 A - A를 따라 절단한 단면도이고, 도 8은 도 1의 C - C를 따라 절단한 단면도이다.
도 7 및 도 8을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 더미 게이트 구조체(DGS1)는 제1 도전성 더미 구조체(도 2의 CDGS1)를 포함하지 않는다. 다르게 설명하면, 제1 더미 게이트 구조체(DGS1)는 제1 절연 더미 구조체(IDGS1)만 포함할 수 있다.
제1 절연 더미 구조체(IDGS1)는 제1 활성 패턴(AP1) 및 제4 활성 패턴(AP4)과 교차할 수 있다. 제1 절연 더미 구조체(IDGS1)의 더미 절연 게이트(225)는 제1 활성 패턴(AP1) 및 제4 활성 패턴(AP4)과 교차할 수 있다.
제1 절연 더미 구조체(IDGS1)의 더미 절연 게이트(225)는 필드 절연막(105)의 상면보다 위로 돌출된 제1 활성 패턴(AP1) 및 제4 활성 패턴(AP4)을 덮는다. 제1 절연 더미 구조체(IDGS1)의 더미 절연 게이트(225)는 제1 활성 패턴(AP1) 및 제4 활성 패턴(AP4)과 접촉할 수 있다. 제1 절연 더미 구조체(IDGS1)의 더미 절연 게이트(225)는 필드 절연막(105)의 상면보다 위로 돌출된 제1 활성 패턴(AP1)의 측벽 및 제4 활성 패턴(AP4)의 측벽과 접촉할 수 있다.
제1 절연 더미 구조체(IDGS1)의 더미 절연 게이트(225)는 제1 활성 패턴(AP1)의 단변을 포함하는 제1 활성 패턴(AP1)의 종단을 감쌀 수 있다.
도 9 및 도 10은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로, 도 9는 도 1의 A - A를 따라 절단한 단면도이고, 도 10은 도 1의 B - B를 따라 절단한 단면도이다.
도 9 및 도 10을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제2 더미 게이트 구조체(DGS2)는 제2 도전성 더미 구조체(도 2 및 도 3의 CDGS2)를 포함하지 않고, 제2 절연 더미 구조체(IDGS2)를 포함할 수 있다.
제2 절연 더미 구조체(IDGS2)는 예를 들어, 더미 절연 게이트(225)와, 더미 게이트 스페이서(240) 및 더미 게이트 캡핑 패턴(245)을 포함할 수 있다. 도시된 것과 달리, 제2 절연 더미 구조체(IDGS2)는 더미 게이트 스페이서(240) 및 더미 게이트 캡핑 패턴(245) 중 적어도 하나를 포함하지 않을 수도 있다.
제2 절연 더미 구조체(IDGS2)는 제2 활성 패턴(AP2) 및 제5 활성 패턴(AP5)과 교차할 수 있다. 제2 절연 더미 구조체(IDGS2)의 더미 절연 게이트(225)는 제2 활성 패턴(AP2) 및 제5 활성 패턴(AP5)과 교차할 수 있다. 제2 절연 더미 구조체(IDGS2)의 더미 절연 게이트(225)는 제2 활성 패턴(AP2) 및 제5 활성 패턴(AP5) 상에 배치될 수 있다.
제2 절연 더미 구조체(IDGS2)의 더미 절연 게이트(225)는 필드 절연막(105)의 상면보다 위로 돌출된 제2 활성 패턴(AP2) 및 제5 활성 패턴(AP5)을 덮는다. 제2 절연 더미 구조체(IDGS2)의 더미 절연 게이트(225)는 제2 활성 패턴(AP2) 및 제5 활성 패턴(AP5)과 접촉할 수 있다. 제2 절연 더미 구조체(IDGS2)의 더미 절연 게이트(225)는 필드 절연막(105)의 상면보다 위로 돌출된 제2 활성 패턴(AP2)의 측벽 및 제5 활성 패턴(AP5)의 측벽과 접촉할 수 있다.
제2 절연 더미 구조체(IDGS2)의 더미 절연 게이트(225)는 제2 활성 패턴(AP2)의 단변을 포함하는 제2 활성 패턴(AP2)의 종단을 감쌀 수 있다.
제2 절연 더미 구조체(IDGS2)의 더미 절연 게이트(225)는 제1 소자 분리 구조체(DB1)와, 제1 소자 분리 구조체(DB1)에 최인접하는 제2_1 노말 게이트 구조체(GS2_1) 사이에 배치될 수 있다. 제2 절연 더미 구조체(IDGS2)의 더미 절연 게이트(225)는 제1 소자 분리 구조체(DB1)와, 제2_1 노말 게이트 구조체(GS2_1)의 노말 도전성 게이트(120) 사이에 배치될 수 있다.
도시된 것과 달리, 제2 더미 게이트 구조체(DGS2)는 제2 도전성 더미 구조체(CDGS2)과, 제2 절연 더미 구조체(IDGS2)을 포함할 수 있다. 일 예로, 제2 도전성 더미 구조체(CDGS2)는 제2 활성 패턴(AP2)과 교차하고, 제5 활성 패턴(AP5)과 교차하지 않을 수 있다. 제2 절연 더미 구조체(IDGS2)는 제5 활성 패턴(AP5)과 교차하고, 제2 활성 패턴(AP2)과 교차하지 않을 수 있다. 다른 예로, 제2 도전성 더미 구조체(CDGS2)는 제5 활성 패턴(AP5)과 교차하고, 제2 활성 패턴(AP2)과 교차하지 않을 수 있다. 제2 절연 더미 구조체(IDGS2)는 제2 활성 패턴(AP2)과 교차하고, 제5 활성 패턴(AP5)과 교차하지 않을 수 있다.
도 11 및 도 12는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 11은 도 1의 A - A를 따라 절단한 단면도이고, 도 12는 도 1의 C - C를 따라 절단한 단면도이다.
도 11 및 도 12를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 절연 더미 구조체(IDGS1)는 더미 게이트 절연막(230)을 포함할 수 있다.
더미 절연 게이트(225)는 더미 게이트 절연막(230) 상에 배치될 수 있다. 제1 절연 더미 구조체(IDGS1)의 더미 게이트 절연막(230)은 필드 절연막(105)의 상면보다 위로 돌출된 제4 활성 패턴(AP4)의 프로파일을 따라 연장될 수 있다.
제1 절연 더미 구조체(IDGS1)의 더미 게이트 절연막(230)은 제1 도전성 더미 구조체(CDGS1)의 더미 게이트 절연막(230)과 직접 연결될 수 있다.
제1 절연 더미 구조체(IDGS1)의 더미 게이트 절연막(230)는 절연 라이너일 수 있고, 제1 절연 더미 구조체(IDGS1)의 더미 절연 게이트(220)는 절연 라이너에 의해 정의된 공간을 채우는 필링 절연 패턴일 수 있다.
도 13 내지 도 16은 각각 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 13 내지 도 15는 각각 도 1의 B - B를 따라 절단한 단면도이고, 도 16은 도 1의 C - C를 따라 절단한 단면도이다.
도 13을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 더미 절연 게이트(225)는 하부 절연 패턴(225a)과, 하부 절연 패턴(225a) 상의 상부 절연 패턴(225b)를 포함할 수 있다.
하부 절연 패턴(225a)은 제4 활성 패턴(AP4)의 상면을 따라 연장되는 바닥부와, 바닥부로부터 제3 방향(D3)으로 연장되는 측벽부를 포함할 수 있다. 상부 절연 패턴(225b)는 하부 절연 패턴(225a)에 의해 정의되는 공간을 채울 수 있다. 하부 절연 패턴(225a)은 상부 절연 패턴(225b)과 다른 물질을 포함할 수 있다.
도 14를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 비아(196)과, 배선 패턴(197)은 배선 배리어막에 의해 구분되지 않는다. 비아(196)의 배선 필링막과, 배선 패턴(197)의 배선 필링막은 직접 연결될 수 있다.
도 15를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 소오스/드레인 컨택(170)은 배선 구조체(195)와 연결되는 접속 부분과, 배선 구조체(195)와 연결되지 않은 비접속 부분을 포함할 수 있다.
소오스/드레인 컨택(170)의 접속 부분의 상면은 제2 층간 절연막(192)의 상면과 동일 평면에 놓일 수 있다. 하지만, 소오스/드레인 컨택(170)의 비접속 부분의 상면은 소오스/드레인 컨택(170)의 접속 부분의 상면보다 낮을 수 있다. 소오스/드레인 컨택(170)의 비접속 부분의 상면은 게이트 구조체(GS1 ~ GS3, DGS1 ~ DGS3)의 상면보다 낮을 수 있다.
도 16을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 활성 영역(RN) 및 제2 활성 영역(RP) 사이에 배치되는 필드 영역에 형성된 더미 돌출 패턴(DPF)을 포함할 수 있다. 필드 영역에 깊은 트렌치(도 4a의 DT)는 형성되지 않는다. 더미 돌출 패턴(DPF)의 상면은 필드 절연막(105)에 의해 덮여 있다.
도 17 내지 도 19는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로, 도 17은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다. 도 18 및 도 19는 도 17의 A - A 및 B - B를 따라 절단한 단면도이다.
도 17 내지 도 19를 참고하면, 몇몇 실시예들에 따른 반도체 장치는 제1 더미 게이트 구조체(DGS1) 및 제2 더미 게이트 구조체(DGS2) 사이에 배치되고, 제2 방향(D2)으로 연장되는 제4 더미 게이트 구조체(DGS4) 및 제5 더미 게이트 구조체(DGS5)를 더 포함할 수 있다.
제4 더미 게이트 구조체(DGS4)는 제5 더미 게이트 구조체(DGS5)과 제1 방향(D1)으로 이격되어 있다. 제4 더미 게이트 구조체(DGS4) 및 제5 더미 게이트 구조체(DGS5)는 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)과 교차하지 않는다. 제4 더미 게이트 구조체(DGS4) 및 제5 더미 게이트 구조체(DGS5)는 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2) 사이를 통과할 수 있다. 즉, 제4 더미 게이트 구조체(DGS4) 및 제5 더미 게이트 구조체(DGS5)는 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2) 상에 배치되지 않는다. 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2) 사이에서, 제4 더미 게이트 구조체(DGS4) 및 제5 더미 게이트 구조체(DGS5)는 핀-컷 트렌치(FC_T) 내에 형성된 필드 절연막(105) 상에 배치될 수 있다.
제4 더미 게이트 구조체(DGS4) 및 제5 더미 게이트 구조체(DGS5)는 제4 활성 패턴(AP4) 및 제5 활성 패턴(AP5)과 교차하지 않는다. 제4 더미 게이트 구조체(DGS4) 및 제5 더미 게이트 구조체(DGS5)는 제4 활성 패턴(AP4) 및 제5 활성 패턴(AP5) 사이를 통과할 수 있다. 즉, 제4 더미 게이트 구조체(DGS4) 및 제5 더미 게이트 구조체(DGS5)는 제4 활성 패턴(AP4) 및 제5 활성 패턴(AP5) 상에 배치되지 않는다. 제4 활성 패턴(AP4) 및 제5 활성 패턴(AP5) 사이에서, 제4 더미 게이트 구조체(DGS4) 및 제5 더미 게이트 구조체(DGS5)는 제4 활성 패턴(AP4) 및 제5 활성 패턴(AP5) 사이에 배치된 더미 활성 패턴(DAP) 상에 배치될 수 있다. 더미 활성 패턴(DAP)은 제1 소자 분리 구조체(DB1)에 의해 제4 활성 패턴(AP4) 및 제5 활성 패턴(AP5)과 분리될 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제4 더미 게이트 구조체(DGS4) 및 제5 더미 게이트 구조체(DGS5)는 각각 더미 도전성 게이트(220)와, 더미 게이트 절연막(230)과, 더미 게이트 스페이서(240)와, 더미 게이트 캡핑 패턴(245)를 포함할 수 있다. 제4 더미 게이트 구조체(DGS4) 및 제5 더미 게이트 구조체(DGS5)의 더미 도전성 게이트(220)는 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2) 사이와, 제4 활성 패턴(AP4) 및 제5 활성 패턴(AP5) 사이를 통과할 수 있다. 제4 더미 게이트 구조체(DGS4) 및 제5 더미 게이트 구조체(DGS5)의 더미 도전성 게이트(220)는 더미 활성 패턴(DAP) 상에 배치될 수 있다.
제1 소자 분리 구조체(DB1)는 복수개의 소자 분리 패턴(DB11, DB12, DB13)을 포함할 수 있다. 제1 소자 분리 패턴(DB11)은 제1 더미 게이트 구조체(DGS1)과, 제4 더미 게이트 구조체(DGS4) 사이에 배치된다. 제2 소자 분리 패턴(DB12)은 제4 더미 게이트 구조체(DGS4)과, 제5 더미 게이트 구조체(DGS5) 사이에 배치된다. 제3 소자 분리 패턴(DB13)은 제5 더미 게이트 구조체(DGS5)과, 제2 더미 게이트 구조체(DGS2) 사이에 배치된다.
일 예로, 제1 내지 제3 소자 분리 패턴(DB11, DB12, DB13)은 제4 더미 게이트 구조체(DGS4)과, 제5 더미 게이트 구조체(DGS5) 상에서 서로 간에 연결될 수 있다. 도시되지 않았지만, 다른 예로, 제1 내지 제3 소자 분리 패턴(DB11, DB12, DB13)은 서로 간에 이격되어 있을 수 있다.
인접하는 소자 분리 패턴(DB11, DB12, DB13) 사이에, 더미 활성 패턴(DAP)이 배치될 수 있다.
제1 더미 게이트 구조체(DGS1) 및 제2 더미 게이트 구조체(DGS2) 사이에, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)과 교차하지 않는 더미 게이트 구조체는 2개인 것으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 제1 더미 게이트 구조체(DGS1) 및 제2 더미 게이트 구조체(DGS2) 사이에, 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)과 교차하지 않는 더미 게이트 구조체는 1개일 수도 있고, 3개 이상일 수도 있다.
도시된 것과 달리, 일 예로, 제4 더미 게이트 구조체(DGS4) 및 제5 더미 게이트 구조체(DGS5)는 제1 절연 더미 구조체(IDGS1)와 같이 더미 절연 게이트(225)를 포함할 수 있다.
도 20 내지 도 24는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다. 참고적으로, 도 20은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 레이아웃도이다. 도 21 내지 도 24는 도 20의 A - A, B - B, C - C 및 D - D를 따라 절단한 단면도이다.
도 20 내지 도 24를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 각각의 제1 내지 제6 활성 패턴(AP1 ~ AP6)은 제1 내지 제6 하부 활성 패턴(BP1 ~ BP6)과, 제1 내지 제6 시트 패턴(UP1 ~ UP6)을 포함할 수 있다.
제1 내지 제3 하부 활성 패턴(BP1 ~ BP3)은 제1 방향(D1)으로 이격되어, 제1 방향(D1)으로 배열될 수 있다. 제1 하부 활성 패턴(BP1) 및 제2 하부 활성 패턴(BP2)은 핀-컷 트렌치(FC_T)에 의해 분리될 수 있다. 제1 하부 활성 패턴(BP1) 및 제2 하부 활성 패턴(BP2)은 핀-컷 트렌치(FC_T) 내의 필드 절연막(105)에 의해 분리될 수 있다. 제2 하부 활성 패턴(BP2) 및 제3 하부 활성 패턴(BP3)은 제2 소자 분리 트렌치(DB2_T)에 의해 분리될 수 있다. 제2 하부 활성 패턴(BP2) 및 제3 하부 활성 패턴(BP3)은 제2 소자 분리 구조체(DB2)에 의해 분리될 수 있다.
제4 내지 제6 하부 활성 패턴(BP4 ~ BP6)은 제1 방향(D1)으로 이격되어, 제1 방향(D1)으로 배열될 수 있다. 제4 하부 활성 패턴(BP4) 및 제5 하부 활성 패턴(BP5)은 제1 소자 분리 트렌치(DB1_T)에 의해 분리될 수 있다. 제4 하부 활성 패턴(BP4) 및 제5 하부 활성 패턴(BP5)는 제1 소자 분리 구조체(DB1)에 의해 분리될 수 있다. 제5 하부 활성 패턴(BP5) 및 제6 하부 활성 패턴(BP6)은 제2 소자 분리 트렌치(DB2_T)에 의해 분리될 수 있다. 제5 하부 활성 패턴(BP5) 및 제6 하부 활성 패턴(BP6)은 제2 소자 분리 구조체(DB2)에 의해 분리될 수 있다.
제1 시트 패턴(UP1)은 제1 하부 활성 패턴(BP1) 상에, 제1 하부 활성 패턴(BP1)과 이격되어 배치될 수 있다. 제1 시트 패턴(UP1)은 복수의 시트 패턴을 포함할 수 있다. 제1 시트 패턴(UP)은 3개인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 제2 내지 제6 시트 패턴(UP2 ~ UP6)에 관한 설명은 제1 시트 패턴(UP1)에 관한 설명과 유사할 수 있다.
각각의 제1 내지 제6 시트 패턴(UP1 ~ UP6)은 제1 내지 제6 소오스/드레인 패턴(150_1, 150_2, 250_1, 250_2, 250_3, 350, 450_1, 450_2, 550_1, 550_2, 550_3, 650)과 연결될 수 있다. 각각의 제1 내지 제6 시트 패턴(UP1 ~ UP6)은 트랜지스터의 채널 영역으로 사용되는 채널 패턴일 수 있다. 예를 들어, 각각의 제1 내지 제6 시트 패턴(UP1 ~ UP6)는 나노 시트 또는 나노 와이어일 수 있다.
제1 더미 게이트 구조체(DGS1) 및 제3 더미 게이트 구조체(DGS3)는 각각 제1 하부 활성 패턴(BP1) 및 제4 하부 활성 패턴(BP4) 상에 배치될 수 있다. 제1 더미 게이트 구조체(DGS1) 및 제3 더미 게이트 구조체(DGS3)는 제1 하부 활성 패턴(BP1)의 종단 부근에 배치된 제1 시트 패턴(UP1)과, 제4 하부 활성 패턴(BP4)의 종단 부근에 배치된 제4 시트 패턴(UP4)를 감쌀 수 있다.
제1 도전성 더미 구조체(CDGS1)의 더미 도전성 게이트(220)는 제1 하부 활성 패턴(BP1)의 종단 부근에 배치된 제1 시트 패턴(UP1)를 감쌀 수 있다. 제1 절연 더미 구조체(IDGS1)의 더미 절연 게이트(225)는 제4 하부 활성 패턴(BP4)의 종단 부근에 배치된 제4 시트 패턴(UP4)을 감쌀 수 있다. 제3 방향(D3)으로 이격된 제4 시트 패턴(UP4) 사이에 더미 절연 게이트(225)가 개재될 수 있다.
제2 더미 게이트 구조체(DGS2)는 제2 하부 활성 패턴(BP2) 및 제5 하부 활성 패턴(BP5) 상에 배치될 수 있다. 제2 더미 게이트 구조체(DGS2)는 제2 하부 활성 패턴(BP2)의 종단 부근에 배치된 제2 시트 패턴(UP2)과, 제5 하부 활성 패턴(BP5)의 종단 부근에 배치된 제5 시트 패턴(UP5)를 감쌀 수 있다. 제2 도전성 더미 구조체(CDGS2)의 더미 도전성 게이트(220)는 제2 하부 활성 패턴(BP2)의 종단 부근에 배치된 제2 시트 패턴(UP2)과, 제5 하부 활성 패턴(BP5)의 종단 부근에 배치된 제5 시트 패턴(UP5)를 감쌀 수 있다.
제1 노말 게이트 구조체(GS1)은 제1 하부 활성 패턴(BP1) 및 제4 하부 활성 패턴(BP4) 상에 배치될 수 있다. 제1 노말 게이트 구조체(GS1)의 노말 도전성 게이트(120)는 제1 시트 패턴(UP1) 및 제4 시트 패턴(UP4)를 감쌀 수 있다. 제2 노말 게이트 구조체(GS2)은 제2 하부 활성 패턴(BP2) 및 제5 하부 활성 패턴(BP5) 상에 배치될 수 있다. 제2 노말 게이트 구조체(GS2)의 노말 도전성 게이트(120)는 제2 시트 패턴(UP2) 및 제5 시트 패턴(UP5)를 감쌀 수 있다. 제3 노말 게이트 구조체(GS3)은 제3 하부 활성 패턴(BP3) 및 제6 하부 활성 패턴(BP6) 상에 배치될 수 있다. 제3 노말 게이트 구조체(GS3)의 노말 도전성 게이트(120)는 제3 시트 패턴(UP3) 및 제6 시트 패턴(UP4)를 감쌀 수 있다.
예를 들어, 도 21에서, 제1 소오스/드레인 패턴(150_1, 150_2)과, 제1 시트 패턴(UP1) 사이에 배치된 노말 도전성 게이트(120) 사이에, 노말 게이트 스페이서(140)가 배치될 수 있다. 제1 시트 패턴(UP1) 사이에 배치된 노말 게이트 스페이서(140)은 내측 스페이서일 수 있다. 최상부에 배치된 제1 시트 패턴(UP1) 상의 노말 게이트 스페이서(140)는 외측 스페이서일 수 있다. 내측 스페이서의 구조는 외측 스페이서의 구조와 동일할 수도 있고, 다를 수도 있다.
도 22에서, 제4 소오스/드레인 패턴(450_1, 450_2)과, 제4 시트 패턴(UP4) 사이에 배치된 노말 도전성 게이트(120) 사이에, 노말 게이트 스페이서(140)가 배치되지 않을 수 있다.
도시된 것과 달리, 일 예로, 제1 소오스/드레인 패턴(150_1, 150_2)과, 제1 시트 패턴(UP1) 사이에 배치된 노말 도전성 게이트(120) 사이에, 노말 게이트 스페이서(140)가 배치되지 않을 수도 있다. 다른 예로, 제4 소오스/드레인 패턴(450_1, 450_2)과, 제4 시트 패턴(UP4) 사이에 배치된 노말 도전성 게이트(120) 사이에, 노말 게이트 스페이서(140)가 배치될 수도 있다.
제2 소자 분리 구조체(DB2)의 측벽의 일부 상에, 시트 패턴 조각(UP_R)이 남아 있을 수 있다. 도시된 것과 달리, 일 예로, 제2 소자 분리 구조체(DB2)의 측벽 상에, 시트 패턴 조각(UP_R)이 배치되지 않을 수 있다.
또한, 도 21에서, 시트 패턴 조각(UP_R) 사이에, 상술한 내측 스페이서가 남아 있을 수 있다. 도시된 것과 달리, 일 예로, 시트 패턴 조각(UP_R) 사이에, 내측 스페이서가 남아 있지 않을 수도 있다.
도 7 및 도 8과 같이, 제1 더미 게이트 구조체(DGS1)는 제1 절연 더미 구조체(IDGS1)만 포함할 수 있다. 이와 같은 경우, 제1 절연 더미 구조체(IDGS1)의 더미 절연 게이트(225)는 제1 하부 활성 패턴(BP1) 및 제4 하부 활성 패턴(BP4)과 교차할 수 있다. 제1 절연 더미 구조체(IDGS1)의 더미 절연 게이트(225)는 제1 시트 패턴(UP1)과, 제4 시트 패턴(UP4)을 감쌀 수 있다.
도 9 및 도 10과 같이, 제2 더미 게이트 구조체(DGS2)는 제2 도전성 더미 구조체(CDGS2)를 포함하지 않고, 제2 절연 더미 구조체(IDGS2)를 포함할 수 있다. 이와 같은 경우, 제2 절연 더미 구조체(IDGS2)의 더미 절연 게이트(225)는 제2 하부 활성 패턴(BP2) 및 제5 하부 활성 패턴(BP5)과 교차할 수 있다. 제2 절연 더미 구조체(IDGS2)의 더미 절연 게이트(225)는 제2 시트 패턴(UP2)과, 제5 시트 패턴(UP5)을 감쌀 수 있다.
도 25는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 20 내지 도 24를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 25를 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 소오스/드레인 컨택(170)의 일부는 제1 내지 제6 소오스/드레인 패턴(150_1, 150_2, 250_1, 250_2, 250_3, 350, 450_1, 450_2, 550_1, 550_2, 550_3, 650) 내로 삽입될 수 있다.
소오스/드레인 컨택(170)의 바닥면은 예를 들어, 제3 방향(D3)으로 적층된 복수의 제1 시트 패턴(UP1) 중 최하부에 배치된 제1 시트 패턴의 상면과, 최상부에 배치된 제1 시트 패턴의 하면 사이에 위치할 수 있다.
도 26은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 26을 참고하면, 몇몇 실시예들에 따른 반도체 장치에서, 제1 소자 분리 구조체(DB1)는 제4 소자 분리 패턴(DB14) 및 제5 소자 분리 패턴(DB15)를 포함할 수 있다.
제5 소자 분리 패턴(DB15)는 제1 더미 게이트 구조체(DGS1)과 제2 더미 게이트 구조체(DGS2) 사이에 배치될 수 있다. 하지만, 제4 소자 분리 패턴(DB14)는 제1 더미 게이트 구조체(DGS1)과, 제1_1 노말 게이트 구조체(GS1_1) 사이에 배치될 수 있다. 즉, 제1 소자 분리 구조체(DB1) 중 제4 소자 분리 패턴(DB14)는 제1 활성 패턴(AP1)과 제2 방향(D2)으로 중첩될 수 있다.
제1_1 노말 게이트 구조체(GS1_1) 중, 제4 활성 패턴(AP4)과 교차하는 부분은 노말 도전성 게이트(도 3의 120)가 아니라, 도 3과 같이 더미 절연 게이트(225)를 포함할 수 있다.
도 27 내지 33은 본 발명의 몇몇 실시예들에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. 도 27 내지 도 33은 도 1의 B - B를 따라 절단한 단면도에서 보여지는 도면들일 수 있다.
도 27을 참고하면, 제1 프리 활성 패턴(PAP) 상에, 복수의 프리(pre) 게이트 구조체(GS), 제1 더미 게이트 구조체(DGS1) 및 제2 더미 게이트 구조체(DGS2)가 형성될 수 있다. 제1 프리 활성 패턴(PAP) 상에, 복수의 프리 소오스/드레인 패턴(150p)가 형성될 수 있다.
복수의 프리 소오스/드레인 패턴(150p) 상에, 식각 정지막(155) 및 제1 층간 절연막(191)이 형성될 수 있다.
프리 게이트 구조체(GS)는 노말 도전성 게이트(120), 노말 게이트 절연막(130), 노말 게이트 스페이서(140) 및 노말 게이트 캡핑 패턴(145)을 포함할 수 있다.
프리 게이트 구조체(GS), 제1 더미 게이트 구조체(DGS1) 및 제2 더미 게이트 구조체(DGS2) 상에, 제1 프리 층간 절연막(192a) 및 제1 하드 마스크(HM1)가 형성될 수 있다.
도 28을 참고하면, 제1 하드 마스크(HM1)를 이용하여, 노말 도전성 게이트(120), 노말 게이트 절연막(130) 및 노말 게이트 캡핑 패턴(145)을 제거할 수 있다. 또한, 제1 하드 마스크(HM1)를 이용하여, 제1 프리 활성 패턴(PAP) 내에 제2 소자 분리 트렌치(DB2_T)가 형성될 수 있다.
제2 소자 분리 트렌치(DB2_T)에 의해, 제1 프리 활성 패턴(PAP)은 제1 프리 활성 패턴(PAP1)과 제6 활성 패턴(AP6)으로 분리될 수 있다.
도 29를 참고하면, 제2 소자 분리 트렌치(DB2_T)를 채우는 제2 소자 분리 구조체(DB2)가 형성될 수 있다.
이어서, 프리 게이트 구조체(GS), 제1 더미 게이트 구조체(DGS1), 제2 더미 게이트 구조체(DGS2) 및 제2 소자 분리 구조체(DB2) 상에, 제2 프리 층간 절연막(192b) 및 제2 하드 마스크(HM2)가 형성될 수 있다.
도 30을 참고하면, 제2 하드 마스크(HM2)를 이용하여, 제1 더미 게이트 구조체(DGS1) 및 제2 더미 게이트 구조체(DGS2) 사이의 제1 층간 절연막(191)을 제거할 수 있다. 또한, 제2 하드 마스크(HM2)를 이용하여, 제2 프리 활성 패턴(PAP1) 내에 제1 소자 분리 트렌치(DB1_T)가 형성될 수 있다.
제1 소자 분리 트렌치(DB1_T)가 형성되는 동안, 제1 더미 게이트 구조체(DGS1) 및 제2 더미 게이트 구조체(DGS2)에 배치된 프리 소오스/드레인 패턴(150p)의 적어도 일부가 제거될 수 있다.
제1 소자 분리 트렌치(DB1_T)에 의해, 제2 프리 활성 패턴(PAP1)은 제4 활성 패턴(AP4)과 제5 활성 패턴(AP5)으로 분리될 수 있다.
도시된 것과 달리, 제1 소자 분리 트렌치(DB1_T)와 제2 소자 분리 트렌치(DB2_T)는 동시에 형성될 수도 있다.
도 31을 참고하면, 제1 소자 분리 트렌치(DB1_T)를 채우는 제1 소자 분리 구조체(DB1)가 형성될 수 있다.
이어서, 게이트 구조체(GS1 ~ GS3), 제1 더미 게이트 구조체(DGS1), 제2 더미 게이트 구조체(DGS2), 제1 소자 분리 구조체(DB1) 및 제2 소자 분리 구조체(DB2) 상에, 제3 프리 층간 절연막(192c) 및 제3 하드 마스크(HM3)가 형성될 수 있다.
도 32를 참고하면, 제2 하드 마스크(HM2)를 이용하여, 제1 더미 게이트 구조체(DGS1)의 더미 게이트 절연막(230) 및 더미 도전성 게이트(220)이 제거될 수 있다. 제1 더미 게이트 구조체(DGS1)의 더미 게이트 절연막(230) 및 더미 도전성 게이트(220)이 제거되어, 절연 게이트 트렌치(IG_T)가 형성될 수 있다.
도 33을 참고하면, 절연 게이트 트렌치(IG_T)를 채우는 더미 절연 게이트(225)가 형성될 수 있다.
이를 통해, 더미 절연 게이트(225), 더미 게이트 스페이서(240) 및 더미 게이트 캡핑 패턴(245)를 포함하는 제1 절연 더미 구조체(IDGS1)가 제4 활성 패턴(AP4) 상에 형성될 수 있다.
이어서, 더미 절연 게이트(225), 제1 소자 분리 구조체(DB1) 및 제2 소자 분리 구조체(DB2) 상에, 제2 층간 절연막(192)이 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
DB1, DB2: 소자 분리 구조체 225: 더미 절연 게이트
AP1, AP2, AP3, AP4, AP5, AP6: 활성 패턴
GS1, GS2, GS3: 노말 게이트 구조체
DGS1, DGS2: 더미 게이트 구조체

Claims (20)

  1. NMOS 형성 영역 및 PMOS 형성 영역을 포함하는 기판;
    상기 기판 상의 필드 절연막;
    상기 NMOS 형성 영역에 배치되고, 상기 필드 절연막에 의해 제1 방향으로 이격되고, 상기 제1 방향으로 각각 연장되는 제1 활성 패턴 및 제2 활성 패턴;
    상기 PMOS 형성 영역에 배치되고, 상기 제1 방향으로 각각 연장되는 제3 활성 패턴 및 제4 활성 패턴으로, 상기 제3 활성 패턴은 상기 제1 활성 패턴과 상기 제1 방향과 교차하는 제2 방향으로 이격되고;
    상기 제1 활성 패턴 및 상기 제3 활성 패턴 상에 배치되고, 상기 제2 방향으로 연장되는 제1 더미 게이트 구조체;
    상기 제2 활성 패턴 및 상기 제4 활성 패턴 상에 배치되고, 상기 제2 방향으로 연장되는 제2 더미 게이트 구조체;
    상기 제3 활성 패턴 상에, 상기 제2 방향으로 연장되는 노말 게이트 구조체;
    상기 노말 게이트 구조체 및 제1 더미 게이트 구조체 사이에, 상기 제3 활성 패턴 상에 배치되는 제1 소오스/드레인 패턴; 및
    상기 제1 더미 게이트 구조체 및 상기 제2 더미 게이트 구조체 사이에 배치되고, 상기 제3 활성 패턴 및 상기 제4 활성 패턴을 분리하는 제1 소자 분리 구조체를 포함하고,
    상기 제1 더미 게이트 구조체는 상기 제3 활성 패턴과 교차하는 제1 더미 절연 게이트를 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 더미 절연 게이트는 상기 제1 활성 패턴과 교차하는 반도체 장치.
  3. 제1 항에 있어서,
    상기 제1 더미 게이트 구조체는 상기 제1 활성 패턴과 교차하는 제1 더미 도전성 게이트를 포함하고,
    상기 제1 더미 절연 게이트는 상기 제1 더미 도전성 게이트와 접촉하는 반도체 장치.
  4. 제1 항에 있어서,
    상기 제2 더미 게이트 구조체는 상기 제2 활성 패턴 및 상기 제4 활성 패턴과 교차하는 제2 더미 도전성 게이트를 포함하는 반도체 장치.
  5. 제1 항에 있어서,
    상기 제2 더미 게이트 구조체는 상기 제2 활성 패턴 및 상기 제4 활성 패턴과 교차하는 제2 더미 절연 게이트를 포함하는 반도체 장치.
  6. 제1 항에 있어서,
    상기 제1 더미 게이트 구조체 및 상기 제2 더미 게이트 구조체 사이에 배치되는 제3 더미 게이트 구조체를 더 포함하고,
    상기 제3 더미 게이트 구조체는 상기 제1 활성 패턴 및 상기 제2 활성 패턴 사이와, 상기 제3 활성 패턴 및 상기 제4 활성 패턴 사이를 통과하고,
    상기 제1 소자 분리 구조체는 상기 제1 더미 게이트 구조체와 상기 제3 더미 게이트 구조체 사이에 배치되는 제1 서브 소자 분리 패턴과, 상기 제3 더미 게이트 구조체 및 상기 제2 더미 게이트 구조체 사이에 배치되는 제2 서브 소자 분리 패턴을 포함하는 반도체 장치.
  7. 제1 항에 있어서,
    상기 제1 더미 절연 게이트는 상기 제3 활성 패턴과 접촉하는 반도체 장치.
  8. 제1 항에 있어서,
    상기 노말 게이트 구조체는 고유전율 절연 물질을 포함하는 게이트 절연막과, 상기 게이트 절연막 상의 도전성 게이트를 포함하고,
    상기 제1 더미 절연 게이트는 절연 라이너와, 상기 절연 라이너에 의해 정의된 공간을 채우는 필링 절연 패턴을 포함하고,
    상기 절연 라이너는 상기 게이트 절연막과 동일한 물질을 포함하는 반도체 장치.
  9. 제1 항에 있어서,
    상기 제1 더미 절연 게이트는 상기 필드 절연막의 상면보다 위로 돌출된 상기 제3 활성 패턴을 덮는 반도체 장치.
  10. 제1 항에 있어서,
    상기 제1 더미 게이트 구조체는 상기 제1 활성 패턴의 종단을 감싸고, 상기 제2 더미 게이트 구조체는 상기 제2 활성 패턴의 종단을 감싸는 반도체 장치.
  11. 서로 간에 이격되고, 일방향으로 배열된 제1 내지 제3 활성 패턴;
    상기 제1 활성 패턴 및 상기 제2 활성 패턴을 분리하는 제1 소자 분리 구조체;
    상기 제2 활성 패턴 및 상기 제3 활성 패턴을 분리하는 제2 소자 분리 구조체;
    상기 제1 활성 패턴 상에, 적어도 하나 이상의 제1 도전성 게이트;
    상기 제2 활성 패턴 상에, 적어도 하나 이상의 제2 도전성 게이트;
    상기 제1 활성 패턴 상에, 상기 제1 도전성 게이트의 적어도 일측에 배치되는 제1 소오스/드레인 패턴; 및
    상기 제2 활성 패턴 상에, 상기 제2 도전성 게이트의 적어도 일측에 배치되는 제2 소오스/드레인 패턴을 포함하고,
    상기 제1 도전성 게이트는 상기 제1 소자 분리 구조체와 최인접하는 제1_1 도전성 게이트를 포함하고,
    상기 제1_1 도전성 게이트의 폭중심과 상기 제1 소자 분리 구조체의 폭중심이 상기 일방향으로 이격된 거리는 게이트 피치보다 크고,
    상기 제1 활성 패턴의 상면을 기준으로, 상기 제1 소자 분리 구조체의 상면의 높이는 상기 제1 도전성 게이트의 상면의 높이보다 높거나 같은 반도체 장치.
  12. 제11 항에 있어서,
    상기 제1 소자 분리 구조체와 상기 제1_1 도전성 게이트 사이의 상기 제1 활성 패턴의 상면 상에 배치된 제1 더미 절연 게이트를 더 포함하는 반도체 장치.
  13. 제12 항에 있어서,
    상기 제2 활성 패턴의 상면 상에 배치된 제2 더미 절연 게이트를 더 포함하고,
    상기 제2 도전성 게이트는 상기 제1 소자 분리 구조체와 최인접하는 제2_1 도전성 게이트를 포함하고,
    상기 제2 더미 절연 게이트는 상기 제1 소자 분리 구조체와 상기 제2_1 도전성 게이트 사이에 배치되는 반도체 장치.
  14. 제11 항에 있어서,
    상기 제1 소자 분리 구조체는 상기 제1 활성 패턴 및 상기 제2 활성 패턴 사이에 배치된 제1 서브 소자 분리 패턴과, 제2 서브 소자 분리 패턴을 포함하고,
    상기 제1 서브 소자 분리 패턴 및 상기 제2 서브 소자 분리 패턴 사이에, 더미 활성 패턴이 배치되는 반도체 장치.
  15. 제14 항에 있어서,
    상기 더미 활성 패턴의 상면 상에 배치된 더미 도전성 게이트를 더 포함하는 반도체 장치.
  16. 제11 항에 있어서,
    상기 제2 활성 패턴의 상면으로부터 상기 제2 소자 분리 구조체의 최하부까지의 깊이는 상기 제2 활성 패턴의 상면으로부터 상기 제1 소자 분리 구조체의 최하부까지의 깊이보다 얕은 반도체 장치.
  17. 필드 절연막;
    상기 필드 절연막에 의해 제1 방향으로 이격되고, 상기 제1 방향으로 각각 연장되는 제1 하부 활성 패턴 및 제2 하부 활성 패턴;
    상기 제1 하부 활성 패턴 상에, 상기 제1 하부 활성 패턴과 이격된 제1 시트 패턴;
    상기 제2 하부 활성 패턴 상에, 상기 제2 하부 활성 패턴과 이격된 제2 시트 패턴;
    상기 제1 하부 활성 패턴과 상기 제1 방향과 교차되는 제2 방향으로 이격되고, 상기 제1 방향으로 연장되는 제3 하부 활성 패턴;
    상기 제3 하부 활성 패턴과 상기 제1 방향으로 이격되고, 상기 제1 방향으로 연장되는 제4 하부 활성 패턴;
    상기 제3 하부 활성 패턴 상에, 상기 제3 하부 활성 패턴과 이격된 제3 시트 패턴;
    상기 제4 하부 활성 패턴 상에, 상기 제4 하부 활성 패턴과 이격된 제4 시트 패턴;
    상기 제1 하부 활성 패턴 및 상기 제3 하부 활성 패턴 상에 배치되고, 상기 제2 방향으로 연장되는 제1 더미 게이트 구조체;
    상기 제2 하부 활성 패턴 및 상기 제4 하부 활성 패턴 상에 배치되고, 상기 제2 방향으로 연장되는 제2 더미 게이트 구조체; 및
    상기 제1 더미 게이트 구조체 및 상기 제2 더미 게이트 구조체 사이에 배치되고, 상기 제3 하부 활성 패턴 및 상기 제4 하부 활성 패턴을 분리하는 제1 소자 분리 구조체를 포함하고,
    상기 제1 더미 게이트 구조체는 상기 제3 하부 활성 패턴과 교차하는 제1 더미 절연 게이트를 포함하고,
    상기 제1 더미 절연 게이트는 상기 제3 시트 패턴을 감싸는 반도체 장치.
  18. 제17 항에 있어서,
    상기 제1 더미 절연 게이트는 상기 제1 하부 활성 패턴과 교차하고, 상기 제1 시트 패턴을 감싸는 반도체 장치.
  19. 제17 항에 있어서,
    상기 제2 더미 게이트 구조체는 상기 제2 하부 활성 패턴 및 상기 제4 하부 활성 패턴과 교차하는 제2 더미 도전성 게이트를 포함하고,
    상기 제2 더미 도전성 게이트는 상기 제2 시트 패턴과, 상기 제4 시트 패턴을 감싸는 반도체 장치.
  20. 제17 항에 있어서,
    상기 제2 더미 게이트 구조체는 상기 제2 하부 활성 패턴 및 상기 제4 하부 활성 패턴과 교차하는 제2 더미 절연 게이트를 포함하고,
    상기 제2 더미 절연 게이트는 상기 제2 시트 패턴과, 상기 제4 시트 패턴을 감싸는 반도체 장치.
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