KR102457130B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 반도체 소자 및 이의 제조 방법에 관한 것으로, 제1 방향으로 서로 인접한 제1 및 제2 로직 셀 영역들을 포함하는 기판 상에 활성 패턴들을 형성하는 것, 및 상기 기판 상에 상기 활성 패턴들의 상부를 노출하는 소자 분리막을 형성하는 것을 포함하되, 상기 활성 패턴들을 형성하는 것은 상기 제1 방향으로 나란하게 연장되어 상기 제1 및 제2 로직 셀 영역들을 가로지르는 제1 라인 마스크 패턴들을 형성하는 것, 상기 제1 라인 마스크 패턴들 상에 상부 분리 마스크 패턴을 형성하는 것, 상기 상부 분리 마스크 패턴을 식각 마스크로 이용하는 제1 식각 공정을 수행하여 제1 하드 마스크 패턴들을 형성하는 것 및 상기 제1 하드 마스크 패턴들을 식각 마스크로 이용하는 제2 식각 공정으로 상기 활성 패턴들을 정의하는 트렌치들을 형성하는 것을 포함하는 반도체 소자의 제조 방법이 제공된다.

Description

반도체 소자 및 그 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 핀 전계 효과 트랜지스터를 포함하는 반도체 소자에 관한 것이다.
반도체 소자는 모스 전계 효과 트랜지스터(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 소자의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소는 숏 채널 효과(short channel effect) 등을 유발할 수 있으며, 이로 인해 반도체 소자의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 소자를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 소자 및 그의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 소자의 제조 방법은 제1 방향으로 서로 인접한 제1 및 제2 로직 셀 영역들을 포함하는 기판 상에 활성 패턴들을 형성하는 것; 및 상기 기판 상에 상기 활성 패턴들의 상부를 노출하는 소자 분리막을 형성하는 것을 포함하되, 상기 활성 패턴들을 형성하는 것은: 상기 제1 방향으로 나란하게 연장되어 상기 제1 및 제2 로직 셀 영역들을 가로지르는 제1 라인 마스크 패턴들을 형성하는 것; 상기 제1 라인 마스크 패턴들 상에, 상부 분리 마스크 패턴을 형성하는 것, 상기 상부 분리 마스크 패턴은, 상기 제1 및 제2 로직 셀 영역들 사이의 제1 셀 경계 상에 위치하여 상기 제1 라인 마스크 패턴들 중 적어도 두 개와 중첩되는 제1 개구부를 갖고; 상기 상부 분리 마스크 패턴을 식각 마스크로 이용하는 제1 식각 공정을 수행하여, 상기 적어도 두 개의 제1 라인 마스크 패턴들로부터 제1 하드 마스크 패턴들을 형성하는 것; 및 상기 제1 하드 마스크 패턴들을 식각 마스크로 이용하는 제2 식각 공정으로 상기 기판의 상부를 식각하여 상기 활성 패턴들을 정의하는 트렌치들을 형성하는 것을 포함한다.
일 실시예에 따르면, 상기 제1 개구부와 상기 적어도 두개의 제1 라인 마스크 패턴들이 중첩되는 영역들의 각각은 직사각형의 평면 형상을 가질 수 있다.
일 실시예에 따르면, 상기 상부 분리 마스크 패턴의 형성 전에, 상기 적어도 두 개의 제1 라인 마스크 패턴들을 덮으며 상기 제1 방향으로 상기 제1 및 제2 로직 셀 영역들을 가로지르는 제1 하부 분리 마스크 패턴을 형성하는 것을 더 포함할 수 있다.
일 실시예에 따르면, 상기 제1 개구부는 상기 제1 하부 분리 마스크 패턴의 상면을 노출하되, 평면적 관점에서, 상기 제1 개구부는 상기 제1 방향과 교차하는 제2 방향으로 상기 제1 하부 분리 마스크 패턴을 가로지를 수 있다.
일 실시예에 따르면, 상기 제1 식각 공정에 의해, 상기 제1 개구부에 노출된 상기 제1 하부 분리 마스크 패턴, 및 상기 제1 개구부와 중첩되는 상기 적어도 두 개의 제1 라인 마스크 패턴들의 일부분들이 제거되어 상기 제1 하드 마스크 패턴들이 형성될 수 있다.
일 실시예에 따르면, 상기 상부 분리 마스크 패턴과 상기 제1 하부 분리 마스크 패턴은 서로 동일한 물질로 형성될 수 있다.
일 실시예에 따르면, 상기 기판은 상기 제1 방향으로 서로 인접한 제3 로직 셀 영역 및 제4 로직 셀 영역을 더 포함하되, 상기 활성 패턴들을 형성하는 것은: 상기 제1 방향으로 나란하게 연장되어 상기 제3 및 제4 로직 셀 영역들을 가로지르는 제2 라인 마스크 패턴들을 형성하는 것; 상기 제2 라인 마스크 패턴들 중 적어도 두 개를, 제3 및 제4 로직 셀 영역들 상에서 각각 덮는 제2 하부 분리 마스크 패턴 및 제3 하부 분리 마스크 패턴을 형성하는 것, 상기 제2 및 제3 하부 분리 마스크 패턴들은 상기 제3 및 제4 로직 셀 영역들 사이의 제2 셀 경계를 사이에 두고 상기 제1 방향으로 서로 이격되고; 및 상기 제2 및 제3 하부 분리 마스크 패턴들을 식각 마스크로 하는 제3 식각 공정을 수행하여, 상기 제2 및 제3 하부 분리 마스크 패턴들 사이의 상기 적어도 두 개의 제2 라인 마스크 패턴들의 일부분들을 제거하는 것을 더 포함하고, 상기 상부 분리 마스크 패턴은 상기 제2 및 제3 하부 분리 마스크 패턴들을 덮으며, 상기 제2 및 제3 하부 분리 마스크 패턴들 사이의 공간을 채우도록 형성될 수 있다.
일 실시예에 따르면, 상기 제1 식각 공정에 의해 상기 적어도 두 개의 제2 라인 마스크 패턴들로부터 제2 하드 마스크 패턴들이 형성되고, 상기 제2 식각 공정은 상기 제2 하드 마스크 패턴들을 식각 마스크로 이용하되, 상기 제2 식각 공정의 수행 전에, 상기 제1 식각 공정 후 잔존하는 상기 제1 내지 제3 하부 분리 마스크 패턴들 및 상기 상부 분리 마스크 패턴을 제거하는 것을 더 포함할 수 있다.
일 실시예에 따르면, 상기 활성 패턴들은 상기 제1 로직 셀 영역 상의 제1 활성 패턴들, 및 상기 제2 로직 셀 영역 상의 제2 활성 패턴들, 상기 제3 로직 셀 영역 상의 제3 활성 패턴들, 및 상기 제4 로직 셀 영역 상의 제4 활성 패턴들을 포함하고, 상기 제1 활성 패턴들 및 상기 제2 활성 활성 패턴들은 상기 제1 셀 경계를 사이에 두고 상기 제1 방향으로 서로 이격되고, 상기 제3 활성 패턴들 및 상기 제4 활성 패턴들은 상기 제2 셀 경계를 사이에 두고 상기 제1 방향으로 서로 이격되되, 상기 트렌치들은 상기 제1 내지 제4 활성 패턴들의 긴 측벽들을 정의하는 제1 트렌치들, 및 상기 제1 내지 제4 활성 패턴들의 짧은 측벽들을 정의하는 제2 트렌치들을 포함하고, 상기 소자 분리막은 상기 제1 및 제2 트렌치들의 하부에 절연막을 채워 형성될 수 있다.
일 실시예에 따르면, 상기 소자 분리막은, 상기 제1 활성 패턴들 및 상기 제2 활성 패턴들 사이의 제1 이중 확산 방지 영역, 및 상기 제3 활성 패턴들 및 상기 제4 활성 패턴들 사이의 제2 이중 확산 방지 영역을 포함하되, 상기 제1 방향에서, 상기 제1 이중 확산 방지 영역의 제1 폭은 상기 제2 이중 확산 방지 영역의 제2 폭보다 작을 수 있다.
일 실시예에 따르면, 상기 제1 이중 확산 방지 영역에 인접한, 상기 제1 활성 패턴들의 일단들 또는 상기 제2 활성 패턴들의 일단들은 상기 제2 방향을 따라 정렬되고, 상기 제2 이중 확산 방지 영역에 인접한, 상기 제3 활성 패턴들의 일단들 중 일부 또는 상기 제4 활성 패턴들의 일단들 중 일부는 상기 제1 방향으로 오프셋될 수 있다.
일 실시예에 따르면, 상기 활성 패턴들을 가로지르는 게이트 패턴들을 형성하는 것을 더 포함하고, 상기 게이트 패턴들 중 일부는 상기 제1 및 제2 이중 확산 방지 영역들과 중첩되되, 상기 제1 이중 확산 방지 영역과 중첩되는 게이트 패턴들의 개수는 2개이고, 상기 제2 이중 확산 방지 영역과 중첩되는 게이트 패턴들이 개수는 3개 이상일 수 있다.
상기 과제를 달성하기 위한 본 발명의 실시예들에 따른 반도체 소자는제1 방향을 따라 배치되는 복수의 로직 셀들을 포함하는 기판; 상기 기판으로부터 돌출된 활성 패턴들; 및 상기 기판 상에 배치되고, 상기 활성 패턴들의 상부를 노출하는 소자 분리막, 상기 소자 분리막은 제1 폭을 가지며 서로 인접한 한 쌍의 상기 로직 셀들 사이에 배치되는 제1 이중 확산 방지 영역, 및 상기 제1 폭보다 큰 제2 폭을 가지며 서로 인접한 다른 한 쌍의 상기 로직 셀들 사이에 배치되는 제2 이중 확산 방지 영역을 포함하고, 상기 활성 패턴들은: 상기 제1 이중 확산 방지 영역을 사이에 두고 상기 제1 방향으로 서로 이격된, 복수의 쌍들의 제1 활성 패턴들; 및 상기 제2 이중 확산 방지 영역을 사이에 두고 상기 제1 방향으로 서로 이격된, 복수의 쌍들의 제2 활성 패턴들을 포함하되, 평면적 관점에서, 상기 제1 이중 확산 방지 영역의 일측에 인접한 상기 제1 활성 패턴들의 제1 일단들은 상기 제1 방향과 교차하는 제2 방향을 따라 정렬되고, 상기 제2 이중 확산 방지 영역의 일측에 인접한 상기 제2 활성 패턴들의 제2 일단들 중 적어도 일부는 상기 제1 방향으로 오프셋될 수 있다.
일 실시예에 따르면, 상기 제2 일단들을 갖는 상기 제2 활성 패턴들은, 상기 제2 방향에 따른 위치에서, 최외각에 위치되는 최외각 활성 패턴들 및 상기 최외각 활성 패턴들 사이에 위치하는 적어도 하나의 내부 활성 패턴을 포함하되, 평면적 관점에서, 상기 적어도 하나의 내부 활성 패턴의 제2 일단은, 상기 최외각 활성 패턴들의 제2 일단들보다 상기 제1 방향을 따라 옆으로 돌출수 있다.
일 실시예에 따르면, 상기 제2 방향으로 연장되어 상기 활성 패턴들을 가로지르는 게이트 패턴들을 더 포함하고, 상기 게이트 패턴들 중 일부는 상기 제1 및 제2 이중 확산 영역들과 중첩되되, 상기 제1 이중 확산 방지 영역과 중첩되는 게이트 패턴들의 개수는 2개이고, 상기 제2 이중 확산 방지 영역과 중첩되는 게이트 패턴들이 개수는 3개 이상일 수 있다.
본 발명의 실시예들에 따르면, 최소 폭을 갖는 좁은 이중 확산 방지 영역에 인접한 활성 패턴들의 일단들은 그의 폭 방향으로 정렬되도록 형성될 수 있다. 이에 따라, 더미 게이트 패턴은 좁은 이중 확산 방지 영역에 인접한 활성 패턴들의 일단들과 공통으로 중첩될 수 있다. 그 결과, 상기 더미 게이트 패턴과 이에 인접한 게이트 패턴 사이에 형성되는 소스/드레인 영역들은 실질적으로 동일한 형태로 형성될 수 있다. 따라서, 반도체 소자의 전기적 특성의 산포가 개선되어 신뢰성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 2a는 본 발명의 실시예들에 따른 반도체 소자의 활성 패턴들의 배치 관계를 설명하기 위한 개념도로서, 도 1의 제1 로직 셀과 제2 로직 셀 사이의 경계 영역의 일 예를 나타내는 평면도이다.
도 2b는 도 2a의 활성 패턴들을 구비한 반도체 소자의 일 부분을 예시적으로 도시한 평면도이다.
도 3a는 본 발명의 실시예들에 따른 반도체 소자의 활성 패턴들의 배치 관계를 설명하기 위한 개념도로서, 도 1의 제1 로직 셀과 제2 로직 셀 사이의 경계 영역의 다른 예를 도시하는 평면도이다.
도 3b는 도 3a의 활성 패턴들을 구비한 반도체 소자의 일부분을 예시적으로 도시한 평면도이다.
도 4는 본 발명의 실시예들에 따른 반도체 소자의 이중 확산 방지 영역의 배치 관계의 일 예를 나타내는 평면도이다.
도 5a 내지 도 15a는 본 발명의 실시예들에 따른 활성 패턴들 및 이를 구비한 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 5b 내지 도 15b는 각각 도 5a 내지 도 15a의 I-I' 선에 따른 단면도들이고, 도 5c 내지 도 15c는 각각 도 5a 내지 도 15a의 II-II' 선에 따른 단면도들이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
도 1은 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 반도체 소자는 기판 상에 제공된 복수의 로직 셀들(C1, C2, C3, C4)을 포함할 수 있다. 로직 셀들(C1, C2, C3, C4)의 각각은 복수의 트랜지스터들을 포함할 수 있다. 예컨대, 로직 셀들(C1, C2, C3, C4)은 제1 로직 셀(C1), 제1 로직 셀(C1)로부터 제1 방향(D1)으로 이격된 제2 로직 셀(C2), 제1 로직 셀(C1)로부터 제1 방향(D1)에 교차하는 제2 방향(D2)으로 이격된 제3 로직 셀(C3), 및 제2 로직 셀(C2)로부터 제2 방향(D2)으로 이격된 제4 로직 셀(C4)을 포함할 수 있다. 제4 로직 셀(C4)은 제3 로직 셀(C3)로부터 제1 방향(D1)으로 이격될 수 있다. 서로 인접하는 로직 셀들(C1, C2, C3, C4) 사이에 셀 경계(cell boundary, CB)가 정의될 수 있다.
로직 셀들(C1, C2, C3, C4)의 각각은 소자 분리막(ST)에 의하여 분리된 활성 영역들(PR, NR)을 포함할 수 있다. 예컨대, 로직 셀들(C1, C2, C3, C4)의 각각은 제2 방향(D2)으로 서로 이격된 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 포함할 수 있다. 그리고, 제2 방향(D2)으로 서로 인접한 로직 셀들은 서로 같은 도전형의 활성 영역들이 서로 마주하도록 배치될 수 있다. 예컨대, 제1 로직 셀(C1)의 PMOSFET 영역(PR)은 제3 로직 셀(C3)의 PMOSFET 영역(PR)과 제2 방향(D2)으로 인접할 수 있다. 이하, 본 명세서에서 로직 셀은 하나의 불린 논리 기능(Boolean logic function, 일 예로, INVERTER, AND, OR, NAND, NOR 등) 또는 하나의 저장 기능(storage function, 일 예로, FLIP-FLOP)을 수행하기 위한 단위를 지칭할 수 있다. 로직 셀들의 개수는 4개로 도시되었으나 이에 한정되지 않는다.
본 발명의 실시예들에 따르면, 각 로직 셀들(C1, C2, C3, C4)의 트랜지스터들은 FinFET 구조를 기반으로 할 수 있다. 예컨대, 각 로직 셀들(C1, C2, C3, C4)의 활성 영역들(PR, NR)은 기판으로부터 돌출된 핀 형상의 활성 패턴들을 포함할 수 있다. 그리고, 트랜지스터들을 구성하는 게이트 전극은 적어도 하나의 활성 패턴을 가로지를 수 있다.
도 2a는 본 발명의 실시예들에 따른 반도체 소자의 활성 패턴들의 배치 관계를 설명하기 위한 개념도로서, 도 1의 제1 로직 셀과 제2 로직 셀 사이의 경계 영역의 일 예를 나타내는 평면도이다.
도 1 및 도 2a를 참조하면, 제1 방향(D1)으로의 길이를 가지며, 제1 방향(D1) 및 제2 방향(D2)을 따라 배치되는 복수의 활성 패턴들(AP)이 제공될 수 있다. 활성 패턴들(AP)은 기판의 상면으로부터 제1 및 제2 방향들(D1, D2) 모두에 수직한 제3 방향(D3)으로 돌출된 핀 형상을 가질 수 있다. 제1 로직 셀(C1)의 활성 패턴들(AP)은 제1 로직 셀(C1)의 PMOSFET 영역(PR) 또는 NMOSFET 영역(NR)을 구성할 수 있고, 제2 로직 셀(C2)의 활성 패턴들(AP)은 제2 로직 셀(C2)의 PMOSFET 영역(PR) 또는 NMOSFET 영역(NR)을 구성할 수 있다. 그리고, 제1 로직 셀(C1)의 활성 패턴들(AP)과 제2 로직 셀(C1)의 활성 패턴들(AP)은 서로 동일한 도전형을 가질 수 있다.
활성 패턴들(AP)은 소자 분리막(ST)에 의해 서로 분리될 수 있다. 즉, 서로 인접한 활성 패턴들(AP) 사이에는 소자 분리막(ST)이 제공될 수 있다. 실시예들에 따르면, 소자 분리막(ST)은 제1 방향(D1)으로 연장되어 활성 패턴들(AP)의 긴 측벽들을 정의하는 제1 분리 영역들(IR1n, IR1w), 및 제2 방향(D2)으로 연장되어 활성 패턴들(AP)의 짧은 측벽들을 정의하는 제2 분리 영역들(IR2s, IR2d)을 포함할 수 있다. 예컨대, 제1 분리 영역들(IR1n, IR1w) 및 제2 분리 영역들(IR2s, IR2d)은 실질적으로 연결된 하나의 절연막의 일부일 수 있다.
제1 분리 영역들(IR1n, IR1w)은 제2 방향(D2)을 따라 배치될 수 있으며, 제1 분리 영역들(IR1n, IR1w) 사이의 간격에 따라 활성 패턴들(AP)의 폭이 정의될 수 있다. 예컨대, 제1 분리 영역들(IR1n, IR1w)은 제2 방향(D2)을 따라 동일한 간격으로 서로 이격될 수 있으며, 이에 따라 활성 패턴들(AP)의 폭은 실질적으로 서로 동일할 수 있다. 일 실시예에 따르면, 제1 분리 영역들(IR1n, IR1w)은, 제2 방향(D2)에 따른 위치에서 최외각에 배치되는 한 쌍의 넓은 제1 분리 영역들(IR1w), 및 한 쌍의 넓은 제1 분리 영역들(IR1w) 사이의 좁은 제1 분리 영역들(IR1n)을 포함할 수 있다. 넓은 제1 분리 영역들(IR1w)은 좁은 제1 분리 영역들(IR1n)보다 큰 폭을 가질 수 있다. 예컨대, 넓은 제1 분리 영역들(IR1w)은 PMOSFET 영역(PR)과 NMOSFET 영역(NR)을 분리하기 위해, 트랜지스터로 사용될 영역을 정의하기 위해, 또는 제2 방향(D2)으로 서로 인접한 로직 셀들을 분리하기 위해 사용될 수 있지만, 이에 한정되는 것은 아니다.
좁은 제1 분리 영역들(IR1n)은 실질적으로 서로 동일한 폭을 가질 수 있다. 이에 따라, 각각의 좁은 제1 분리 영역들(IR1n)을 사이에 두고 제2 방향(D2)으로 서로 이격되는 활성 패턴들(AP) 사이의 이격 거리들은 서로 동일할 수 있다. 제2 방향(D2)을 따라 동일한 간격으로 배치되는 활성 패턴들(AP)은, 그들을 가로지르는 하나의 게이트 패턴에 의해 하나의 멀티 핀 트랜지스터로 구현될 수 있다. 본 실시예에서, 하나의 게이트 패턴에 의해 하나의 멀티 핀 트랜지스터로 구현되는 활성 패턴들(AP)의 개수가 4개로 도시되었으나(달리 얘기하면, 한 쌍의 넓은 제1 분리 영역들(IR1w) 사이에 3개의 좁은 제1 분리 영역들(IR1n)이 배치되는 것으로 도시되었으나), 본 발명의 실시예들이 이에 한정되는 것은 아니다.
제2 분리 영역들(IR2s, IR2d)은 제1 분리 영역들(IR1n, IR1w)을 가로지르도록 정의될 수 있다. 이에 따라, 제2 분리 영역들(IR2s, IR2d)은 제1 분리 영역들(IR1n, IR1w)과 부분적으로 중첩될 수 있다. 제2 분리 영역들(IR2s, IR2d)은 제1 방향(D1)을 따라 배치될 수 있으며, 제2 분리 영역들(IR2s, IR2d) 사이의 간격에 의해 활성 패턴들(AP)의 길이가 정의될 수 있다. 즉, 활성 패턴들(AP)의 길이 방향의 양단은 제1 방향(D1)으로 서로 이격된 제2 분리 영역들(IR2s, IR2d)에 각각 인접할 수 있다. 도시된 바와 같이, 활성 패턴들(AP)의 길이들은 다양할 수 있다.
일 실시예에 따르면, 제2 분리 영역들(IR2s, IR2d)은 각 로직 셀들(C1, C2) 내에서 제1 방향(D1)으로 서로 이격된 활성 패턴들(AP) 사이에 제공되는 단일 확산 방지 영역(single diffusion break region, IR2s), 및 제1 방향(D1)으로 서로 인접한 로직 셀들(예컨대, 제1 및 제2 로직 셀들(C1, C2)) 사이에 제공되는 이중 확산 방지 영역(double diffusion break region, IR2d)을 포함할 수 있다.
단일 확산 방지 영역(IR2s)은 제1 방향(D1)의 제1 폭(W1)을 가질 수 있다. 제1 폭(W1)은 단일 확산 방지 영역(IR2s)을 사이에 두고 제1 방향(D1)으로 서로 인접한 활성 패턴들(AP) 사이의 이격 거리들로 정의될 수 있다. 실시예들에 따르면, 단일 확산 방지 영역(IR2s)에 인접한 활성 패턴들(AP)의 단부들은 실질적으로 서로 동일한 평면 형상(예컨대, 직사각형)을 가질 수 있다. 나아가, 단일 확산 방지 영역(IR2s)의 일측에 인접한 활성 패턴들(AP)의 일단들은 제2 방향(D2)으로 정렬될 수 있다. 이에 따라, 단일 확산 방지 영역(IR2s)을 사이에 두고 제1 방향(D1)으로 서로 인접한 활성 패턴들(AP) 사이의 이격 거리들은 서로 동일할 수 있다. 즉, 단일 확산 방지 영역(IR2s)의 제1 폭(W1)은 일정할 수 있다.
이중 확산 방지 영역(IR2d)은 제1 방향(D1)의 제2 폭(W2)을 가질 수 있다. 제2 폭(W2)은 이중 확산 방지 영역(IR2d)을 사이에 두고 제1 방향(D1)으로 서로 인접한 활성 패턴들(AP) 사이의 이격 거리들로 정의될 수 있다. 본 명세서에서, 제2 폭(W2)은 제1 방향(D1)으로 서로 인접한 로직 셀들 사이에 제공되는 이중 확산 방지 영역들(IR2d)이 가질 수 있는 최소 폭에 해당될 수 있다. 이하, 제2 폭(W2)을 갖는 이중 확산 방지 영역(IR2d)은 좁은 이중 확산 방지 영역(IR2dn)으로 지칭한다.
본 발명의 실시예들에 따르면, 단일 확산 방지 영역(IR2s)에 인접한 활성 패턴들(AP)의 경우와 마찬가지로, 좁은 이중 확산 방지 영역(IR2dn)에 인접한 활성 패턴들(AP)의 단부들은 서로 동일한 평면 형상(예컨대, 직사각형)을 가질 수 있다. 나아가, 좁은 이중 확산 방지 영역(IR2dn)에 인접한 제1 로직 셀(C1)의 활성 패턴들(AP)의 일단들(ed)은, 평면적 관점에서, 제2 방향(D2)으로 정렬될 수 있다. 마찬가지로, 좁은 이중 확산 방지 영역(IR2dn)에 인접한 제2 로직 셀(C2)의 활성 패턴들(AP)의 일단들(ed)은, 평면적 관점에서, 제2 방향(D2)으로 정렬될 수 있다. 이에 따라, 좁은 이중 확산 방지 영역들(IR2dn)을 사이에 두고 제1 방향(D1)으로 서로 인접한 활성 패턴들(AP) 사이의 이격 거리들은 서로 동일할 수 있다. 즉, 좁은 이중 확산 방지 영역(IR2dn)의 제2 폭(W2)은 일정할 수 있다. 한편, 좁은 이중 확산 방지 영역(IR2dn)의 제2 폭(W2)은 단일 확산 방지 영역(IR2s)의 제1 폭(W1)보다 클 수 있다.
일 실시예에 따르면, 활성 패턴들(AP)을 형성하는 것은, 기판을 패터닝하여 활성 패턴들(AP)을 정의하는 트렌치들을 형성하는 것을 포함할 수 있다. 이 때, 트렌치들은 한번의 패터닝 공정을 통해 동시에 형성될 수 있다. 그리고, 트렌치들의 하부에 절연막을 채워 제1 분리 영역들(IR1n, IR1w) 및 제2 분리 영역들(IR2s, IR2d)이 형성될 수 있다. 요컨대, 활성 패턴들(AP) 및 소자 분리막(ST)은 단일 트렌치 및 단일 충진 공정 방식(Single Trench and Sing Fill Process)으로 형성될 수 있다. 활성 패턴들(AP)의 상세한 형성 방법에 대해서는 뒤에서 설명한다.
도 2b는 도 2a의 활성 패턴들을 구비한 반도체 소자의 일 부분을 예시적으로 도시한 평면도이다.
도 2b를 참조하면, 활성 패턴(AP)을 가로지르는 게이트 패턴들(GP)이 제공될 수 있다. 예컨대, 게이트 패턴들(GP)는 제2 방향(D2)으로 연장되는 라인 또는 바 형태를 가질 수 있으며, 제1 방향(D1)을 따라 일정한 간격으로 배치될 수 있다. 게이트 패턴들(GP)의 각각은 게이트 전극 및 게이트 유전 패턴을 포함할 수 있다.
게이트 패턴들(GP) 중 일부는 제2 분리 영역들(IR2s, IR2d)과 중첩될 수 있다. 제2 분리 영역들(IR2s, IR2d)과 중첩되는 게이트 패턴들(GP)은 더미 게이트 패턴들(GP_DM)일 수 있다. 도시하지는 않았지만, 단일 확산 방지 영역(IR2s)은 하나의 더미 게이트 패턴(GP_DM)과 중첩될 수 있다. 이중 확산 방지 영역(IR2d)은 적어도 두 개 이상의 더미 게이트 패턴들(GP_DM)과 중첩될 수 있다. 도시된 바와 같이, 좁은 이중 확산 방지 영역(IR2dn)은 두 개의 더미 게이트 패턴들(GP_DM)과 중첩될 수 있다. 두 개의 더미 게이트 패턴들(GP_DM) 중 하나는 좁은 이중 확산 방지 영역(IR2dn)에 인접한 제1 로직 셀(C1)의 활성 패턴들(AP)의 단부들과 공통으로 중첩될 수 있으며, 다른 하나는 좁은 이중 확산 방지 영역(IR2dn)에 인접한 제2 로직 셀(C2)의 활성 패턴들(AP)의 단부들과 공통으로 중첩될 수 있다. 실시예들에 따르면, 좁은 이중 확산 방지 영역(IR2dn)의 제2 폭(W2)은 게이트 패턴들(GP)의 피치와 실질적으로 동일하거나, 두 개의 더미 게이트 패턴들(GP_DM)과 중첩 가능한 범위에서 게이트 패턴들(GP)의 피치보다 작을 수 있다.
도 3a는 본 발명의 실시예들에 따른 반도체 소자의 활성 패턴들의 배치 관계를 설명하기 위한 개념도로서, 도 1의 제1 로직 셀과 제2 로직 셀 사이의 경계 영역의 다른 예를 도시하는 평면도이다. 도 3b는 도 3a의 활성 패턴들을 구비한 반도체 소자의 일부분을 예시적으로 도시한 평면도이다. 설명의 간소화를 위해, 중복되는 구성의 상세한 설명은 생략한다.
도 1 및 도 3a를 참조하면, 이중 확산 방지 영역(IR2d)은, 이중 확산 방지 영역(IR2d)을 사이에 두고 제1 방향(D1)으로 서로 인접한 활성 패턴들(AP) 사이의 이격 거리들로 정의되는 제3 폭(W3)을 가질 수 있다. 제3 폭(W3)은 도 2a 및 도 2b에서 설명한 좁은 이중 확산 방지 영역(IR2dn)의 제2 폭(W2)보다 클 수 있다. 즉, 도 3a 및 도 3b의 실시예는, 이중 확산 방지 영역(IR2d)의 최소 폭인 제2 폭(W2)보다 큰 폭을 갖는 이중 확산 방지 영역(IR2d) 및 이에 인접한 활성 패턴들(AP)에 대해 설명하기 위한 것이다. 이하, 제3 폭(W3)을 갖는 이중 확산 방지 영역(IR2d)은 넓은 이중 확산 방지 영역(IR2dw)으로 지칭한다.
실시예들에 따르면, 넓은 이중 확산 방지 영역(IR2dw)의 제3 폭(W3)은 제2 방향(D2)에 따른 위치에 따라 변화될 수 있다. 또한, 넓은 이중 확산 방지 영역(IR2dw)에 인접한 활성 패턴들(AP)의 형상은 제2 방향(D2)에 따른 위치에 따라 서로 다를 수 있다. 이에 대해, 도 3b를 참조하여 보다 상세히 설명한다.
도 3b를 참조하면, 넓은 이중 확산 방지 영역(IR2dw)에 인접한 활성 패턴들(AP)은 제2 방향(D2)에 따른 위치에서 최외각에 배치된는 최외각 활성 패턴들(AP_O), 및 최외각 활성 패턴들(AP_O) 사이의 내부 활성 패턴들(AP_I)을 포함할 수 있다. 이 때, 넓은 이중 확산 방지 영역(IR2dw)의 일측에 인접한, 최외각 활성 패턴들(AP_O)의 제1 일단들(ed1)과 내부 활성 패턴들(AP_I)의 제2 일단들(ed2)은 제1 방향(D1)으로 오프셋될 수 있다. 예컨대, 넓은 이중 확산 방지 영역(IR2dw)에 인접한 제1 로직 셀(C1)의 내부 활성 패턴들(AP_I)의 제2 일단들(ed2)은, 넓은 이중 확산 방지 영역(IR2dw)에 인접한 제1 로직 셀(C1)의 최외각 활성 패턴들(AP_O)의 제1 일단들(ed1)보다 셀 경계(CB)를 향하여 돌출될 수 있다. 마찬가지로, 넓은 이중 확산 방지 영역(IR2dw)에 인접한 제2 로직 셀(C2)의 내부 활성 패턴들(AP_I)의 제2 일단들(ed2)은, 넓은 이중 확산 방지 영역(IR2dw)에 인접한 제2 로직 셀(C2)의 최외각 활성 패턴들(AP_O)의 제1 일단들(ed1)보다 셀 경계(CB)를 향하여 돌출될 수 있다. 이에 따라, 넓은 이중 확산 방지 영역(IR2dw)을 사이에 두고 제1 방향(D1)으로 서로 인접한 최외각 활성 패턴들(AP_O) 사이의 이격 거리들은, 넓은 이중 확산 방지 영역(IR2dw)을 사이에 두고 제1 방향(D1)으로 서로 인접한 내부 활성 패턴들(AP_I) 사이의 이격 거리들 보다 클 수 있다. 즉, 최외각 활성 패턴들(AP_O)에 인접한 넓은 이중 확산 방지 영역(IR2dw)의 제3 폭(W3)은 내부 활성 패턴들(AP_I)에 인접한 넓은 이중 확산 방지 영역(IR2dw)의 제3 폭(W3)보다 클 수 있다.
더하여, 넓은 이중 확산 방지 영역(IR2dw)에 인접한 최외각 활성 패턴들(AP_O)의 단부들의 평면 형상은, 넓은 이중 확산 방지 영역(IR2dw)에 인접한 내부 활성 패턴들(AP_I)의 단부들의 평면 형상과 다를 수 있다. 예컨대, 최외각 활성 패턴들(AP_O)의 단부들은 라운드진 모서리를 갖는 반면, 내부 활성 패턴들(AP_I)의 제2 단부들은 각진 모서리들을 갖는 직사각형의 평면 형상을 가질 수 있다.
실시예들에 따르면, 넓은 이중 확산 방지 영역(IR2dw)은 적어도 3개 이상의 더미 게이트 패턴들(GP_DM)과 중첩될 수 있다. 예컨대, 넓은 이중 확산 방지 영역(IR2dw)은, 도 3b에 도시된 바와 같이, 3개의 더미 게이트 패턴들(GP_DM)과 중첩될 수 있다. 넓은 이중 확산 방지 영역(IR2dw)과 중첩되는 3개의 더미 게이트 패턴들(GP_DM) 중 하나는 넓은 이중 확산 방지 영역(IR2dw)에 인접한 제1 로직 셀(C1)의 활성 패턴들(AP)의 단부들과 공통으로 중첩될 수 있으며, 다른 하나는 넓은 이중 확산 방지 영역(IR2dw)에 인접한 제2 로직 셀(C2)의 활성 패턴들(AP)의 단부들과 공통으로 중첩될 수 있다. 그리고, 나머지 하나의 더미 게이트 패턴(GP_DM)은 셀 경계(CB)와 중첩되는 위치에서 넓은 이중 확산 방지 영역(IR2dw) 상에 배치될 수 있다. 넓은 이중 확산 방지 영역(IR2dw)의 제3 폭(W3)은 게이트 패턴들(GP)의 피치의 두배와 실질적으로 동일하거나, 3 개의 더미 게이트 패턴들(GP_DM)과 중첩 가능한 범위에서 게이트 패턴들(GP)의 피치의 두배보다 작을 수 있다. 넓은 이중 확산 방지 영역(IR2dw)과 중첩되는 더미 게이트 패턴들(GP_DM)의 개수가 커질수록 넓은 이중 확산 방지 영역(IR2dw)의 제3 폭(W3)은 증가될 수 있다.
상술한 바와 같이 넓은 이중 확산 방지 영역(IR2dw)에 인접한 활성 패턴들(AP)의 단부들의 평면 형상 및 위치 관계가, 좁은 이중 확산 방지 영역(IR2dn)에 인접한 활성 패턴들(AP)의 단부들의 평면 형상 및 위치 관계와 다른 것은 그의 형성 방법에 차이에 따른 것일 수 있다. 이에 대해서는 뒤에서 상세히 설명한다.
도 4는 본 발명의 실시예들에 따른 반도체 소자의 이중 확산 방지 영역의 배치 관계의 일 예를 나타내는 평면도이다.
개발자의 필요에 따라, 제1 방향(D1)으로 서로 인접한 로직 셀들 사이의 이중 확산 방지 영역(IR2d)은 다양한 크기의 폭을 갖도록 구현될 수 있다. 예컨대, 제1 방향(D1)으로 인접한 어느 한 쌍의 로직 셀들 사이에는 제2 폭(W2)을 갖는 이중 확산 방지 영역(IR2dn)이 제공되고, 다른 한 쌍의 로직 셀들 사이에는 제2 폭(W2)보다 큰 제3 폭(W3)을 갖는 넓은 이중 확산 방지 영역(IR2dw)이 제공될 수 있다. 이하, 도 4를 참조하여 이중 확산 방지 영역들(IR2d)의 배치 관계에 대해 좀 더 상세히 설명한다.
도 4를 참조하면, 본 발명의 실시예들에 따른 반도체 소자는 기판 상에 제공된 제1, 제2 및 제5 로직 셀들(C1, C2, C5)을 포함할 수 있다. 제1, 제2 및 제5 로직 셀들(C1, C2, C5)은 제1 방향(D1)을 따라 배치될 수 있다. 즉, 제1 및 제5 로직 셀들(C1, C5)은 제2 로직 셀(C2)을 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다. 제1 로직 셀(C1)과 제2 로직 셀(C2)은 제1 셀 경계(CB1)을 공유하고, 제2 로직 셀(C2)와 제5 로직 셀(C5)은 제2 셀 경계(CB2)를 공유할 수 있다.
일 실시예에 따르면, 제1 로직 셀(C1)과 제2 로직 셀(C2) 사이에는 좁은 이중 확산 방지 영역(IR2dn)이 제공될 수 있고, 제1 로직 셀(C1) 좁은 과 제5 로직 셀(C5) 사이에는 넓은 이중 확산 방지 영역(IR2dw)이 제공될 수 있다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 다른 실시예에 따르면, 제1 및 제2 로직 셀들(C1, C2) 사이 및 제1 및 제5 로직 셀들(C1, C5) 사이에 좁은 이중 확산 방지 영역들(IR2dn)이 각각 제공되거나, 혹은 넓은 이중 확산 방지 영역들(IR2dw)이 각각 제공될 수 있다.
도 5a 내지 도 15a는 본 발명의 실시예들에 따른 활성 패턴들 및 이를 구비한 반도체 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 5b 내지 도 15b는 각각 도 5a 내지 도 15a의 I-I' 선에 따른 단면도들이고, 도 5c 내지 도 15c는 각각 도 5a 내지 도 15a의 II-II' 선에 따른 단면도들이다.
도 5a, 도 5b 및 도 5c를 참조하면, 제1 내지 제4 로직 셀 영역들(CR1, CR2, CR3, CR4)을 포함하는 기판(100)이 제공될 수 있다. 일 예로, 제1 및 제2 로직 셀 영역들(CR1, CR2)은 제1 방향(D1)으로 서로 인접한 어느 한 쌍의 로직 셀들이 각각 형성되는 영역들에 해당될 수 있고, 제3 및 제4 로직 셀 영역들(CR3, CR4)은 제1 방향(D1)으로 서로 인접한 다른 한 쌍의 로직 셀들이 각각 형성되는 영역들에 해당될 수 있다. 제1 및 제2 로직 셀 영역들(CR1, CR2)은 제1 셀 경계(CB1)를 공유하고, 제3 및 제4 로직 셀 영역들(CR3, CR4)은 제2 셀 경계(CB2)를 공유할 수 있다. 다른 예로, 제1 로직 셀 영역(CR1)은 도 4의 제1 로직 셀(C1)이 형성되는 영역에 해당하고, 제2 및 제3 로직 셀 영역들(CR2, CR3)은 도 4의 제2 로직 셀(C2)이 형성되는 영역에 해당할 수 있다. 그리고, 제4 로직 셀 영역(CR4)은 도 5의 제5 로직 셀(CR5)이 형성되는 영역에 해당될 수 있다. 이 경우, 도 5a의 제1 셀 경계(CB1)는 도 4의 제1 셀 경계(CB1)에 해당되고, 도 5a의 제2 셀 경계(CB2)는 도 4의 제2 셀 경계(CB2)에 해당될 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다.
후속의 공정들을 통해, 제1 및 제2 로직 셀 영역들(CR1, CR2) 사이의 기판(100) 내에는 도 2a 및 도 2b를 참조하여 설명한 좁은 이중 확산 방지 영역(IR2dn)이 형성되고, 제3 및 제4 로직 셀 영역들(CR3, CR4) 사이의 기판(100) 내에는 도 3a 및 도 3b를 참조하여 설명한 넓은 이중 확산 방지 영역(IR2dw)이 형성될 것이다. 이하, 제1 내지 제4 로직 셀 영역들(CR1, CR2, CR3, CR4)에 서로 다른 로직 셀들이 각각 형성되는 경우를 기준으로 설명한다.
기판(100) 상에 제1 방향(D1)으로 나란하게 연장되는 라인 마스크 패턴들(110a, 110b)이 형성될 수 있다. 즉, 라인 마스크 패턴들(110a, 110b)은 제1 방향(D1)으로 연장되고, 제1 방향(D1)과 교차하는 제2 방향(D2)으로 서로 이격될 수 있다. 제2 방향(D2)으로 서로 인접한 라인 마스크 패턴들(110a, 110b) 사이의 간격들은 실질적으로 서로 동일할 수 있다. 라인 마스크 패턴들(110a, 110b)은, 예컨대 제1 및 제2 로직 셀 영역들(CR1, CR2) 상의 제1 라인 마스크 패턴들(110a), 및 제3 및 제4 로직 셀 영역들(CR3, CR4) 상의 제2 라인 마스크 패턴들(110b)을 포함할 수 있다. 제1 라인 마스크 패턴들(110a)은 제1 방향(D1)으로 제1 및 제2 로직 셀 영역들(CR1, CR2)을 가로지를 수 있으며, 제2 라인 마스크 패턴들(110b)은 제1 방향(D1)으로 제3 및 제4 로직 셀 영역들(CR3, CR4)을 가로지를 수 있다.
일 실시예에 따르면, 제1 및 제2 라인 마스크 패턴들(110a, 110b)의 각각은, 서로 식각 선택성을 가지며 차례로 적층되는 하부 라인 마스크 패턴(112) 및 상부 라인 마스크 패턴(114)을 포함할 수 있다. 하부 라인 마스크 패턴(112)은 기판(100)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 일 예로, 하부 라인 마스크 패턴(112)은, 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다. 상부 라인 마스크 패턴(114)은 하부 라인 마스크 패턴(112)에 대하여 식각 선택성을 갖는 물질로 형성될 수 있다. 일 예로, 상부 라인 마스크 패턴(114)은 폴리 실리콘을 포함할 수 있다. 본 실시예에서, 각각의 라인 마스크 패턴들(110a, 110b)이 2개층의 적층 구조를 갖는 것으로 도시되었으나, 본 발명의 개념이 이에 한정되는 것은 아니다. 다른 실시예에 따르면, 각각의 라인 마스크 패턴들(110a, 110b)은 단일층이거나 3개층의 적층 구조를 가질 수 있다. 예컨대, 라인 마스크 패턴들(110a, 110b)은 이중 패터닝 기술(Double Patterning Technique) 또는 사중 패터닝 기술(Quadruple Patterning Technique)을 이용하여 형성될 수 있다.
도 6a, 도 6b 및 도 6c를 참조하면, 기판(100) 상에 하부 분리 마스크 패턴들(122, 124, 126)이 형성될 수 있다. 일 실시예에 따르면, 하부 분리 마스크 패턴들(122, 124, 126)은 기판(100)의 전면 상에 라인 마스크 패턴들(110a, 110b)을 덮는 하부 분리 마스크막을 형성하고, 이를 패터닝하여 형성될 수 있다. 하부 분리 마스크막의 패터닝은, 하부 분리 마스크막 상에 하부 분리 마스크 패턴들(122, 124, 126)을 정의하기 위한 포토레지스트 패턴들을 형성하고, 이를 식각 마스크로 하여 하부 분리 마스크막을 식각하는 것을 포함할 수 있다. 하부 분리 마스크막은 예컨대, 에스오에이치막(SOH layer; spin on hardmask layer)으로 형성될 수 있으나, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
실시예들에 따르면, 하부 분리 마스크 패턴들(122, 124, 126)은 제1 방향(D1)으로 제1 및 제2 로직 셀 영역들(CR1, CR2)을 가로지르는 제1 하부 분리 마스크 패턴(122)과, 제2 셀 경계(CB2)를 사이에 두고 제1 방향(D1)으로 서로 이격되어 제3 및 제4 로직 셀 영역들(CR3, CR4) 상에 각각 형성되는 제2 및 제3 하부 분리 마스크 패턴들(124, 126)을 포함할 수 있다. 요컨대, 제2 및 제3 하부 분리 마스크 패턴들(124, 126)은 제2 셀 경계(CB2)에 인접한 영역으로부터 서로 이격되어 제3 및 제4 로직 셀 영역들(CR3, CR4) 상에 각각 형성되는 반면, 제1 하부 분리 마스크 패턴(122)은 제1 로직 셀 영역(CR1) 상의 하부 분리 마스크 패턴과 제2 로직 셀 영역(CR2) 상의 하부 분리 마스크 패턴이 서로 연결되어 일체를 이루는 형태로 형성될 수 있다.
제1 하부 분리 마스크 패턴(122)은, 제1 및 제2 로직 셀 영역들(CR1, CR2) 상에서, 제2 방향(D2)을 따라 배치되는 복수의 제1 라인 마스크 패턴들(110a)(예컨대, 4개의 제1 라인 마스크 패턴들(110a))을 공통으로 덮을 수 있다. 제2 하부 분리 마스크 패턴(124)은, 제3 로직 셀 영역(CR3) 상에서, 제2 방향(D2)을 따라 배치되는 복수의 제2 라인 마스크 패턴들(110b)(예컨대, 4개의 제2 라인 마스크 패턴들(110b))을 공통으로 덮을 수 있다. 제3 하부 분리 마스크 패턴(126)은, 제4 로직 셀 영역(CR4) 상에서, 제2 하부 분리 마스크 패턴(124)에 의해 덮힌 복수의 제2 라인 마스크 패턴들(110b)을 공통으로 덮을 수 있다. 제2 및 제3 하부 분리 마스크 패턴들(124, 126) 사이의 이격 거리는 도 3a 및 도 3b에서 설명한 넓은 이중 확산 방지 영역(IR2dw)의 제3 폭(W3)에 상응할 수 있다. 실시예들에 따르면, 제2 셀 경계(CB2)를 사이에 두고 서로 마주하는 제2 및 제3 하부 분리 마스크 패턴들(124, 126)의 단부들은 라운드진 모서리들(124c, 126c)을 가질 수 있다. 이는, 포토레지스트 공정의 특성 상 제2 및 제3 하부 분리 마스크 패턴들(124, 126)을 정의하는 포토레지스트 패턴들의 형성 시, 그의 모서리들이 라운딩되는 현상이 발생되기 때문일 수 있다.
결과적으로, 하부 분리 마스크 패턴들(122, 124, 126)은, 제2 방향(D2)으로 제1 하부 분리 마스크 패턴(122)의 양측에 위치하는 제1 라인 마스크 패턴들(110a)(이하, 더미 제1 라인 마스크 패턴들(110a_DM)), 제2 방향(D2)으로 제2 및 제3 하부 분리 마스크 패턴들(124, 126)의 양측에 위치하는 제2 라인 마스크 패턴들(110b)(이하, 더미 제2 라인 마스크 패턴들(110b_DM)), 및 제2 및 제3 하부 분리 마스크 패턴들(124, 126) 사이의 제2 라인 마스크 패턴들(110b)의 일부분들을 노출할 수 있다.
도 7a, 도 7b 및 도 7c를 참조하면, 하부 분리 마스크 패턴들(122, 124, 126)을 식각 마스크로 하는 제1 식각 공정이 수행되어, 더미 제1 및 더미 제2 라인 마스크 패턴들(110a_DM, 110b_DM)이 전부 제거될 수 있다. 또한, 제2 및 제3 하부 분리 마스크 패턴들(124, 126) 사이의 제2 라인 마스크 패턴들(110b)의 일부분들(달리 얘기하면, 넓은 이중 확산 방지 영역이 형성될 영역의 제2 라인 마스크 패턴들(110b)의 일부분들)이 제거되어, 예비 제2 하드 마스크 패턴들(110bp)이 형성될 수 있다. 즉, 제1 식각 공정에 의해 제2 라인 마스크 패턴들(110b)의 각각은 제1 방향(D1)으로 서로 이격되는 예비 제2 하드 마스크 패턴들(110bp)로 분리될 수 있다. 제1 식각 공정은, 예컨대 이방성 건식 식각 공정일 수 있다. 한편, 제1 식각 공정이 수행되는 동안, 기판(100)의 상부도 일부 제거될 수 있다.
실시예들에 따르면, 제2 셀 경계(CB2)를 사이에 두고 제1 방향(D1)으로 서로 인접한 예비 제2 하드 마스크 패턴들(110bp) 사이의 이격 거리는 제2 방향(D2)에 따른 위치에 따라 다를 수 있다. 예컨대, 최외각에 위치하는 한 쌍의 예비 제2 하드 마스크 패턴들(110bp) 사이의 이격 거리(d1)는, 다른 쌍의 예비 제2 하드 마스크 패턴들(110bp)의 이격 거리(d2)보다 클 수 있다. 또한, 제2 셀 경계(CB2)에 인접한 예비 제2 하드 마스크 패턴들(110bp)의 단부들의 형상은 제2 및 제3 하부 분리 마스크 패턴들(124, 126)의 단부들에 상응하는 형상을 가질 수 있다. 예컨대, 제2 및 제3 하부 분리 마스크 패턴들(124, 126)의 모서리들(124c, 126c)에 인접한 예비 제2 하드 마스크 패턴들(110bp)의 단부들은 라운드진 형상을 가질 수 있다.
도 8a, 도 8b 및 도 8c를 참조하면, 기판(100)의 전면 상에 상부 분리 마스크막(130)이 형성될 수 있다. 상부 분리 마스크막(130)은 제1 내지 제3 하부 분리 마스크 패턴들(122, 124, 126)을 덮으며, 이들 사이의 공간을 채울 수 있다. 상부 분리 마스크막(130)은 분리 마스크막과 동일한 물질, 즉 에스오에치막(SOH layer)으로 형성될 수 있다.
도 9a, 도 9b 및 도 9c를 참조하면, 상부 분리 마스크막(130)이 패터닝되어, 상부 분리 마스크 패턴(132)이 형성될 수 있다. 상부 분리 마스크 패턴(132)은 하부 분리 마스크 패턴들(122, 124, 126)을 노출하는 복수의 개구부들(OP1, OP2)을 가질 수 있다. 일 실시예에 따르면, 상부 분리 마스크막(130)이 패터닝은, 상부 분리 마스크막(130) 상에 개구부들(OP1, OP2)의 형성될 영역을 노출하는 포토레지스트 패턴들을 형성하고, 이를 식각 마스크로 하여 상부 분리 마스크막(130)을 식각하는 것을 포함할 수 있다.
실시예들에 따르면, 개구부들(OP1, OP2)은 제1 및 제2 로직 셀 영역들(CR1, CR2) 상의 제1 하부 분리 마스크 패턴(122)을 공통으로 노출하는 제1 개구부(OP1)와, 각 로직 셀 영역들(CR1, CR2, CR3, CR4) 상에서 제1, 제2 또는 제3 분리 마스크 패턴(122, 124 or 126)을 노출하는 제2 개구부들(OP2)을 포함할 수 있다. 제1 개구부(OP1)은 제1 셀 경계(CB1) 상에 위치할 수 있으며, 제2 개구부들(OP2)은 제1 및 제2 셀 경계들(CB1, CB2)로부터 이격되어 위치할 수 있다.
제1 개구부(OP1)는 제2 방향(D2)으로 제1 하부 분리 마스크 패턴(122)을 가로지르는 장방형의 평면 형상을 가질 수 있다. 예컨대, 제1 개구부(OP1)는 제2 방향(D2)을 따라 배치되는 4개의 제1 라인 마스크 패턴들(110a)과 중첩될 수 있다. 이 때, 제1 개구부(OP1)와 각각의 제1 라인 마스크 패턴들(110a)이 중첩되는 영역은 직사각형의 평면 형상을 가질 수 있다. 포토리소그래피 공정의 특성 상, 제1 개구부(OP1)는 평면적으로 라운드진 모서리들을 갖도록 형성된다. 본 발명의 실시예들에 따르면, 제1 개구부(OP1)의 모서리 부분들과 중첩되지 않도록 제1 개구부(OP1)의 길이를 조절함으로써, 제1 개구부(OP1)와 각각의 제1 라인 마스크 패턴들(110a)이 중첩되는 영역이 직사각형의 평면 형상을 갖도록 구현될 수 있다. 제1 개구부(OP1)의 폭은 넓은 이중 확산 방지 영역(IR2dw)의 제2 폭(W2)에 상응하는 크기를 가질 수 있다.
제2 개구부들(OP2)의 각각은 두 개의 제1 라인 마스크 패턴들(110a) 또는 두 개의 예비 제2 하드 마스크 패턴들(110bp)과 중첩될 수 있다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니다. 제2 개구부들(OP2)의 길이들은 다양할 수 있다. 예컨대, 제2 개구부들(OP2)의 각각은 제2 방향(D2)의 장축 및 라운드진 모서리들을 갖는 장방형의 평면 형상을 가질 수 있다. 이 때, 제1 및 제2 로직 셀 영역들(CR1, CR2) 상의 제2 개구부들(OP2)과 제1 라인 마스크 패턴들(110a)이 중첩되는 영역들의 각각은 직사각형의 평면 형상을 질 수 있다. 마찬가지로, 제3 및 제4 로직 셀 영역들(CR3, CR4) 상의 제2 개구부들(OP2)과 예비 제2 하드 마스크 패턴들(110bp)이 중첩되는 영역들의 각각은 직사각형의 평면 형상을 가질 수 있다. 한편, 각각의 제2 개구부들(OP2)의 폭은 제1 개구부(OP1)의 폭보다 작을 수 있다. 예컨대, 제2 개구부(OP2)의 폭은 도 2a 및 도 2b를 참조하여 설명한 단일 확산 방지 영역(IR2s)의 제1 폭(W1)에 상응하는 크기를 가질 수 있다. 다른 실시예에 따르면, 로직 셀 영역들(CR1, CR2, CR3, CR4) 상의 제2 개구부들(OP2) 중 일부 또는 전부는 생략될 수 있다.
도 10a, 도 10b 및 도 10c를 참조하면, 상부 분리 마스크 패턴(132)을 식각 마스크로하는 제2 식각 공정이 수행되어, 개구부들(OP1, OP2)에 의해 노출된 하부 분리 마스크 패턴들(122, 124, 126)의 일부분들이 제거될 수 있다. 제2 식각 공정은, 예컨대 이방성 건식 식각 공정일 수 있다. 제2 식각 공정은 개구부들(OP1, OP2)과 중첩되는 기판(100)의 상면이 노출될 때까지 수행될 수 있다. 이 때, 개구부들(OP1, OP2)과 중첩되는 제1 라인 마스크 패턴들(110a) 및 예비 제2 하드 마스크 패턴들(110bp)도 함께 제거될 수 있다.
그 결과, 제1 하부 분리 마스크 패턴(122)은 제1 방향(D1)으로 서로 이격되는 제1 및 제2 서브 분리 마스크 패턴들(122a, 122b)로 분리될 수 있다. 또한, 제1 라인 마스크 패턴들(110a)의 각각이 제1 방향(D1)으로 분리되어 제1 및 제2 로직 셀 영역들(CR1, CR2) 상에 제1 하드 마스크 패턴들(110h1)이 형성될 수 있다. 도시된 바와 같이, 제1 하드 마스크 패턴들(110h1)의 길이들은 다양할 수 있다. 더하여, 예비 제2 하드 마스크 패턴들(110bp)의 일부는 제1 방향(D1)으로 분리될 수 있으며, 이로써 제3 및 제4 로직 셀 영역들(CR3, CR4) 상에 다양한 길이들을 갖는 제2 하드 마스크 패턴들(110h2)이 형성될 수 있다.
실시예들에 따르면, 제1 셀 경계(CB1)에 인접한 제1 로직 셀 영역(CR1)의 제1 하드 마스크 패턴들(110h1)의 일단들은, 평면적 관점에서, 제2 방향(D2)으로 정렬될 수 있다. 마찬가지로, 제1 셀 경계(CB1)에 인접한 제2 로직 셀 영역(CR2)의 제1 하드 마스크 패턴들(110h1)의 일단들은, 평면적 관점에서, 제2 방향(D2)으로 정렬될 수 있다. 이에 따라, 제1 셀 경계(CB1)를 사이에 두고 제1 방향(D1)으로 서로 인접한 제1 하드 마스크 패턴들(110h1) 사이의 이격 거리들은 서로 동일할 수 있다. 그리고, 제2 셀 경계(CB2)에 인접한 제3 로직 셀 영역(CR3)의 제2 하드 마스크 패턴들(110h2)의 일단들 중 일부는, 평면적 관점에서, 제1 방향(D1)으로 오프셋될 수 있다. 즉, 제2 방향(D2)에 따른 위치에서, 최외각에 위치하는 제3 로직 셀 영역(CR3)의 제2 하드 마스크 패턴의(110h2)의 일단은, 제2 방향(D2)으로 인접한 제3 로직 셀 영역(CR3)의 제2 하드 마스크 패턴의(110h2)의 일단보다 제2 셀 경계(CB2)로부터 멀리에 위치할 수 있다. 마찬가지로, 제2 셀 경계(CB2)에 인접한 제4 로직 셀 영역(CR4)의 제2 하드 마스크 패턴들(110h2)의 일단들 중 일부는, 평면적 관점에서, 제1 방향(D1)으로 오프셋될 수 있다. 즉, 제2 방향(D2)에 따른 위치에서, 최외각에 위치하는 제4 로직 셀 영역(CR4)의 제2 하드 마스크 패턴의(110h2)의 일단은, 제2 방향(D2)으로 인접한 제4 로직 셀 영역(CR4)의 제2 하드 마스크 패턴의(110h2)의 일단보다 제2 셀 경계(CB2)로부터 멀리에 위치할 수 있다. 이에 따라, 제4 셀 경계(CB4)를 사이에 두고 제1 방향(D1)으로 서로 인접한 제2 하드 마스크 패턴들(110h2) 사이의 이격 거리들은, 제2 방향(D2)에 따른 위치에 따라 다를 수 있다.
제2 식각 공정 후 분리 마스크 패턴들(122a, 122b, 124, 126) 사이의 공간에 상부 분리 마스크 패턴(132)이 잔존될 수 있다. 한편, 개구부들(OP1, OP2)의 각각은 깊이 방향으로 연장될 수 있으며, 기판(100)의 상면에 의해 정의되는 하면을 갖는 것으로 재정의될 수 있다.
도 11a, 도 11b 및 도 11c를 참조하면, 분리 마스크 패턴들(122a, 122b, 124, 126, 132)이 제거될 수 있다. 예컨대, 분리 마스크 패턴들(122a, 122b, 124, 126, 132)의 제거는 에싱 공정을 이용하여 수행될 수 있다.
이 후, 제1 및 제2 하드 마스크 패턴들(110h1, 110h2)을 식각 마스크로 하는 제3 식각 공정이 수행되어 활성 패턴들(AP)을 정의하는 트렌치들(T1, T2, T3, T4)이 형성될 수 있다. 제3 식각 공정은, 예컨대 이방성 건식 식각 공정일 수 있다. 트렌치들(T1, T2, T3, T4)은 활성 패턴들(AP)의 긴 측벽들을 정의하는 제1 및 제2 트렌치들(T1, T2)과, 활성 패턴들(AP)의 짧은 측벽들을 정의하는 제3 및 제4 트렌치들(T3, T4)을 포함할 수 있다. 제2 방향(D2)에서, 제1 트렌치들(T1)의 폭들은 실질적으로 서로 동일하되, 제2 트렌치들(T2)은 폭들보다 작을 수 있다. 제2 트렌치들(T2)의 제2 방향(D2)의 폭은 다양할 수 있다. 제1 방향(D1)에서, 제3 트렌치들(T3)의 폭들은 실질적으로 서로 동일하되, 제4 트렌치들(T4)의 폭들 보다 작을 수 있다. 제4 트렌치들(T4)의 제2 방향(D2)의 폭은 다양할 수 있다. 예컨대, 제1 및 제2 로직 셀 영역들(CR1, CR2) 사이의 제4 트렌치(T4)의 폭은 제3 및 제4 로직 셀 영역들(CR3, CR4) 사이의 제4 트렌치(T4)의 폭보다 작을 수 있다. 실시예들에 따르면, 트렌치들(T1, T2, T3, T4)의 각각은 아래로 갈수록 좁아지도록 형성될 수 있다. 이에 따라, 활성 패턴들(AP)의 각각은 위로 갈수록 좁아지는 형상을 갖도록 형성될 수 있다. 이 경우, 상술한 트렌치들(T1, T2, T3, T4)의 폭들의 각각은, 그 폭의 값이 최대인 폭으로 정의될 수 있다.
이어서, 트렌치들(T1, T2, T3, T4)의 하부를 채워 활성 패턴들(AP)의 상부를 노출하는 소자 분리막이 형성될 수 있다. 소자 분리막은 제1 트렌치들(T1) 내의 좁은 제1 분리 영역들(IR1n), 제2 트렌치들(T2) 내의 넓은 제1 분리 영역들(IR1w), 제3 트렌치들(T3) 내의 단일 확산 방지 영역들(IR2s) 및 제4 트렌치들(T4) 내의 이중 확산 방지 영역들(IR2dn, IR2w)을 포함할 수 있다. 제1 분리 영역들(IR1n, IR1w) 및 제2 분리 영역들(IR2s, IR2dn, IR2dw)의 폭들, 및 이들에 인접한 활성 패턴들(AP)의 단부들의 형상 및 위치 관계는 도 2a, 도 2b, 도 3a 및 도 3b를 참조하여 설명한 바와 동일하므로, 이에 대한 상세한 설명은 생략한다.
일 실시예에 따르면, 소자 분리막)을 형성하는 것은, 트렌치들(T1, T2, T3, T4)을 채우는 절연막을 형성하는 것, 그리고 절연막을 평탄화 및 식각하여 활성 패턴들(AP)의 상부를 노출시키는 것을 포함할 수 있다. 소자 분리막에 의해 노출된 활성 패턴들(AP)의 상부는 활성 핀들(AF)로 정의될 수 있다. 소자 분리막은 예컨대, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 또는 저유전막들 중의 적어도 하나를 포함할 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 활성 패턴들을 형성하는 것은, 라인 마스크 패턴들을 패터닝하여 활성 패턴들의 평면적 위치 및 형상을 정의하는 하드 마스크 패턴들을 형성하는 것 및 하드 마스크 패턴들을 식각 마스크로 기판의 상부를 식각하여 활성 패턴들을 정의하는 트렌치들이 형성하는 것을 포함할 수 있다. 일반적으로, 라인 마스크 패턴들의 패터닝은 이중 확산 방지 영역이 형성될 영역의 라인 마스크 패턴들을 제거하기 위한 패터닝(이하, 제1 패터닝)과, 단일 확산 방지 영역이 형성되는 영역의 라인 마스크 패턴들을 제거하기 위한 패터닝(이하, 제2 패터닝)을 포함할 수 있다.
제2 패터닝은 단일 확산 방지 영역이 형성되는 영역의 라인 마스크 패턴들과 중첩되는 개구부를 갖는 상부 분리 마스크 패턴을 이용하여 수행될 수 있다. 이 경우, 개구부의 길이를 조절함으로써, 개구부와 라인 마스크 패턴들이 중첩되는 영역들이 직사각형의 평면 형상을 갖도록 구현할 수 있다. 결과적으로, 단일 확산 방지 영역에 인접한 활성 패턴들의 일단들은 활성 패턴들의 폭 방향으로 정렬되도록 형성될 수 있다.
제1 패터닝은 셀 경계를 사이에 두고 서로 이격되는 하부 분리 마스크 패턴들을 식각 마스크로 이용하여 수행될 수 있다. 이 경우, 포토리소그래피 공정의 특성 상, 서로 마주하는 하부 분리 마스크 패턴들의 단부들은 라운드진 모서리들을 갖도록 형성된다. 결과적으로, 이중 확산 방지 영역에 인접하게 형성되는 활성 패턴들은, 이중 확산 방지 영역에 인접한 그의 일단들이 길이 방향으로 오프셋되도록 형성될 수 있다. 이는 후속에서 형성될 게이트 패턴(즉, 더미 게이트 패턴)이 이중 확산 방지 영역의 일측에 인접한 활성 패턴들의 단부들과 공통으로 중첩되도록 형성하는 것을 어렵게 할 수 있다. 특히, 이중 확산 방지 영역이 최소 폭을 갖도록 구현되는 경우, 공정 마진의 부족으로 상술한 어려움은 더욱 증대된다. 이중 확산 방지 영역의 일측에 인접한 활성 패턴들의 단부들이 더미 게이트 패턴과 중첩되는지 여부에 따라 후속에 형성되는 소스/드레인 영역들의 형상이 달라질 수 있으며, 이는 반도체 소자의 전기적 특성에 영향을 미쳐 반도체 소자의 신뢰성을 감소시킬 수 있다.
그러나, 본 발명의 실시예들에 따르면, 이중 확산 방지 영역이 최소 폭으로 구현되는 경우(즉, 좁은 이중 확산 방지 영역을 형성하는 경우), 이중 확산 방지 영역이 형성될 영역의 라인 마스크 패턴들의 제거는 제2 패터닝 단계에서 수행될 수 있다(즉, 상부 분리 마스크 패턴은 좁은 이중 확산 방지 영역이 형성될 영역의 라인 마스크 패턴들과 중첩되는 개구부를 가질 수 있다). 이에 따라, 좁은 이중 확산 방지 영역에 인접한 활성 패턴들의 일단들은 활성 패턴들의 폭 방향을 따라 정렬되도록 형성될 수 있다. 이는, 좁은 이중 확산 방지 영역의 일측에 인접한 활성 패턴들의 단부들과 공통으로 중첩되는 더미 게이트 패턴의 형성을 용이하게 할 수 있다. 결과적으로, 반도체 소자의 전기적 특성의 산포가 개선되어 신뢰성이 향상될 수 있다.
이하 계속해서, 본 발명의 실시예들에 따른 활성 패턴들을 구비한 반도체 소자의 제조 방법에 대해 설명한다.
도 12a, 도 12b 및 도 12c를 참조하면, 활성 패턴들(AP)을 가로지르는 희생 구조체들(140)이 형성될 수 있다. 희생 구조체들(140)은 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)을 따라 일정한 간격으로 배치될 수 있다. 희생 구조체(140)의 각각은 순차적으로 적층되는 희생 패턴(142) 및 게이트 마스크 패턴(144)을 포함할 수 있다.
실시예들에 따르면, 희생 구조체들(140) 중 일부는 제2 분리 영역들(IR2s, IR2dn, IR2dw)과 중첩될 수 있다. 예컨대, 단일 확산 방지 영역(IR2s)은 하나의 희생 구조체(140)와 중첩될 수 있다. 이 때, 하나의 희생 구조체(140)는 이에 인접한 활성 패턴들(AP)의 단부들로부터 이격될 수 있다. 좁은 이중 확산 방지 영역(IR2dn)은 두 개의 희생 구조체들(140)과 중첩될 수 있다. 이 때, 2 개의 희생 구조체(140) 중 하나는 좁은 이중 확산 방지 영역(IR2dn)에 인접한 제1 로직 셀(C1)의 활성 패턴들(AP)의 단부들과 공통으로 중첩될 수 있으며, 다른 하나는 좁은 이중 확산 방지 영역(IR2dn)에 인접한 제2 로직 셀(C2)의 활성 패턴들(AP)의 단부들과 공통으로 중첩될 수 있다. 넓은 이중 확산 방지 영역(IR2dw)은 3개의 희생 구조체(140)과 중첩될 수 있다. 이 때, 세 개의 희생 구조체(140) 중 하나는 넓은 이중 확산 방지 영역(IR2dw)에 인접한 제3 로직 셀(C3)의 활성 패턴들(AP)의 단부들과 공통으로 중첩될 수 있으며, 다른 하나는 넓은 이중 확산 방지 영역(IR2dw)에 인접한 제4 로직 셀(C4)의 활성 패턴들(AP)의 단부들과 공통으로 중첩될 수 있다. 그리고, 나머지 하나의 희생 구조체(140)는 제2 셀 경계(CB2)와 중첩되는 위치에서 넓은 이중 확산 방지 영역(IR2dw) 상에 배치될 수 있다.
희생 구조체들(140)을 형성하는 것은, 기판(100)의 전면을 덮는 희생막을 형성하는 것, 희생막 상에 게이트 마스크 패턴들(144)을 형성하는 것, 및 게이트 마스크 패턴들(144)을 식각 마스크로 이용하여 희생막을 패터닝하는 것을 포함할 수 있다. 희생막은, 일 예로, 폴리 실리콘을 포함할 수 있다. 게이트 마스크 패턴들(144)은, 일 예로, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
이어서, 희생 구조체들(106)의 측벽들 상에 게이트 스페이서들(SP)이 형성될 수 있다. 게이트 스페이서들(SP)은 희생 구조체들(106) 덮는 스페이서막을 콘포멀하게 형성하고, 기판(100) 상에 전면 이방성 식각 공정을 수행하여 형성될 수 있다. 스페이서막은 SiO2, SiCN, SiCON 및 SiN 중 적어도 하나를 이용하여 형성될 수 있다. 다른 예로, 스페이서막은 SiO2, SiCN, SiCON 및 SiN 중 적어도 하나를 포함하는 다중 막(multi-layer)으로 형성될 수 있다.
도 13a, 도 13b 및 도 13c를 참조하면, 희생 구조체들(140) 양 측에 리세스 영역들(RS1, RS2)이 형성될 수 있다. 일 실시예에 따르면, 리세스 영역들(RS1, RS2)은 희생 구조체들(140)을 식각 마스크로 활성 패턴들(AP)의 상부를 선택적으로 제거하는 이방성 식각 공정 및 등방성 식각 공정을 수행하여 형성될 수 있다. 예컨대, 리세스 영역들(RS1, RS2)은 서로 인접한 희생 구조체들(140) 사이에서 'U'자의 단면 형상을 갖는 제1 리세스 영역들(RS1)과, 단일 확산 방지 영역들(IR2s)에 인접한 제2 리세스 영역들(RS2)을 포함할 수 있다. 리세스 영역들(RS1, RS2)이 형성되는 동안, 단일 확산 방지 영역들(IR2s)에 인접한 활성 패턴들(AP)의 단부들은 제거될 있으며, 이에 따라 제2 리세스 영역들(RS2)은 'U'자의 단면 형상을 갖도록 형성되지 않을 수 있다.
도 14a, 도 14b 및 도 14c를 참조하면, 활성 패턴들(AP)의 양측에 소스/드레인 영역들(SD1, SD2)이 형성될 수 있다. 일 실시예에 따르면, 소스/드레인 영역들(SD1, SD2)은 리세스 영역들(RS1, RS2)에 의해 노출된 활성 패턴(AP)을 씨드로 하는 선택적 에피택시얼 성장 공정을 수행하여 형성될 수 있다. 즉, 소스/드레인 영역들(SD1, SD2)은 에피택시얼층을 포함할 수 있다. 일 예로, 소스/드레인 영역들(SD1, SD2)의 각각은 리세스 영역들(RS1, RS2)에 의해 노출된 활성 패턴(AP)으로부터 에피택시얼하게 성장된 실리콘 게르마늄(SiGe), 실리콘(Si), 및 탄화 실리콘(SiC) 중 적어도 하나를 포함할 수 있다. 이에 따라, 소스/드레인 영역들(SD1, SD2)은 희생 구조체들(140) 아래의 활성 핀들(AF)의 일부분들(이하, 채널 영역들)에 압축성 스트레인 또는 인장성 스트레인을 인가할 수 있다. 에피택시얼 성장 공정과 동시에 또는 에피택시얼 성장 공정 후, 소스/드레인 영역들(SD1, SD2)에 불순물이 도핑될 수 있다. 예컨대, 소스/드레인 영역들(SD1, SD2)은 p형 또는 n형의 불순물로 도핑될 수 있다.
소스/드레인 영역들(SD1, SD2)은 제1 리세스 영역들(RS1)의 내면 상의 제1 소스/드레인 영역들(SD1), 및 제2 리세스 영역들(RS2)의 내면 상의 제2 소스/드레인 영역들(SD2)을 포함할 수 있다. 실시예들에 따르면, 제1 소스/드레인 영역들(SD1)의 최상부는 활성 패턴들(AP)의 최상부보다 높은 레벨을 갖고, 제2 소스/드레인 영역들(SD2)의 최상부는 활성 패턴들(AP)의 최상부보다 낮은 레벨을 가질 수 있다. 그리고, 제2 소스/드레인 영역들(SD2)의 각각은 인접한 단일 확산 방지 영역(IR2s)을 향하여 아래로 경사진 경사면(SD2_S)을 가질 수 있다. 예컨대, 경사면(SD2_S)은 (111) 결정면을 가질 수 있다.
만일, 좁은 이중 확산 방지 영역(IR2n)에 인접한 활성 패턴들(AP) 중 어느 하나의 단부가 희생 구조체(140)와 중첩되지 않도록 형성되는 경우, 상기 어느 하나의 단부를 사이에 두고 서로 이격되는 희생 구조체들(140) 사이의 리세스 영역(이하, 제3 리세스 영역)은 제2 리세스 영역(RS2)과 같은 형상을 갖도록 형성될 수 있다. 이에 따라, 제3 리세스 영역의 내면 상에 형성되는 소스/드레인 영역(이하, 제3 소스/드레인 영역)은 제2 소스/드레인 영역(SD2)과 같은 형상으로 형성될 수 있다. 이 경우, 제3 소스/드레인 영역은 제2 방향(D2)으로 인접한 다른 소스/드레인 영역들(즉, 제1 소스/드레인 영역들(SD1))과 다른 형상을 갖게 형성되며, 이에 따라 반도체 소자의 특성 산포가 나빠질 수 있다. 예컨대, 제3 소스/드레인 영역이 채널 영역에 제공하는 스트레인의 크기가 감소되거나, 제3 소스/드레인 영역과 후속에 형성되는 소스/드레인 콘택과의 접촉 불량이 발생되어 반도체 소자의 전기적 특성이 저하될 수 있다. 본 발명은 이와 같은 문제를 개선하여 반도체 소자의 신뢰성을 향상시키기 위한 것이다.
이어서, 희생 구조체들(140) 및 소스/드레인 영역들(SD1, SD2)을 덮는 제1 층간 절연막(150)이 형성될 수 있다. 일 예로, 제1 층간 절연막(150)은 실리콘 산화막을 포함할 수 있으며, FCVD(Flowable Chemical Vapor Deposition) 공정에 의해 형성될 수 있다.
그 후, 희생 패턴들(142)의 상면들이 노출될 때까지 제1 층간 절연막(150)이 평탄화될 수 있다. 제1 층간 절연막(150)의 평탄화는 에치백(Etch Back) 공정 또는 화학적 기계적 연마(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다. 평탄화 공정으로 인해, 게이트 마스크 패턴들(144)이 제거되어 희생 패턴들(142)의 상면들이 노출될 수 있다. 또한, 평탄화 공정 동안, 게이트 스페이서들(SP)의 상부들이 제거될 수 있다.
이 후, 희생 패턴들(142)은, 게이트 유전 패턴(GD) 및 게이트 전극(GE)을 포함하는 게이트 패턴들(GP)로 대체될 수 있다. 희생 패턴들(142)을 게이트 패턴들(GP)로 대체하는 것은, 희생 패턴들(142)을 선택적으로 제거하여 게이트 스페이서들(SP) 사이에 활성 패턴들(AP)을 노출시키는 게이트 영역들을 형성하는 것, 및 게이트 영역들 내에 게이트 유전막 및 게이트 전극막은 순차적으로 형성하는 것을 포함할 수 있다. 일 예로, 게이트 유전막은 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트 중 적어도 하나를 포함할 수 있으나, 이러한 물질들에 한정되는 것은 아니다. 게이트막은 도전성 금속 질화물(일 예로, 티타늄 질화물, 탄탈륨 질화물, 또는 텅스텐 질화물) 및 금속(일 예로, 알루미늄, 또는 텅스텐) 중 적어도 하나를 포함할 수 있다. 게이트 패턴들(GP) 중 일부(즉, 더미 게이트 패턴들(GP_DM))은 제2 분리 영역들(IR2s, IR2dn, IR2dw)과 중첩될 수 있다.
다른 실시예에 따르면, 게이트 전극들(GE)의 상부들이 리세스되고, 게이트 전극들(GE) 상에 캡핑 패턴들(미도시)이 더 형성될 수도 있다. 즉, 게이트 패턴들(GP)의 각각은 게이트 유전 패턴(GD), 게이트 전극(GE) 및 캡핑 패턴들(미도시)을 포함할 수 있다. 일 예로, 캡핑 패턴들(미도시)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄소 질화물(SiCN), 또는 실리콘 탄소 산화질화물(SiCON) 중 적어도 하나를 포함할 수 있다.
도 15a, 도 15b 및 도 15c를 참조하면, 제1 층간 절연막(150) 및 게이트 패턴들(GP)을 덮는 제2 층간 절연막(160)이 형성될 수 있다. 제2 층간 절연막(160)은, 일 예로, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 또는 저유전막 중 적어도 하나를 포함할 수 있다.
이어서, 제1 층간 절연막(150), 및 제2 층간 절연막(160)을 관통하여 소스/드레인 영역들(SD1, SD2)에 연결되는 소스/드레인 콘택들(170a, 170b)이 형성될 수 있다. 소스/드레인 콘택들(170a, 170b)의 각각은 제2 방향(D2)으로 연장되어 적어도 두 개의 활성 패턴들(AP)을 가로지를 수 있다. 소스/드레인 콘택들(170a, 170b)은 게이트 패턴(GP)의 일측에 배치되는 복수의 제1 소스/드레인 영역들(SD1)과 공통으로 연결되는 제1 소스/드레인 영역(SD1), 및 게이트 패턴(GP)의 일측에 배치되는 복수의 제2 소스/드레인 영역들(SD2)과 공통으로 연결되는 제2 소스/드레인 콘택(170b)을 포함할 수 있다. 요컨대, 하나의 소스/드레인 콘택과 공통으로 연결되는 소스/드레인 영역들은 하나의 멀티 핀 트랜지스터를 구성할 수 있다. 제2 소스/드레인 콘택들(170b)은, 제2 소스/드레인 영역들(SD2)의 접속을 위해, 제1 소스/드레인 콘택들(170a)의 하면보다 낮은 레벨을 가질 수 있다. 소스/드레인 콘택들(170a, 170b)은, 불순물이 도핑된 폴리실리콘막, 금속막(예컨대, 텅스텐, 티타늄 또는 탄탈륨), 금속 질화막(텅스텐, 티타늄 또는 탄탈륨) 및 금속 실리사이드막(예컨대, 티타늄-실리사이드, 탄탈륨-실리사이드, 또는 텅스텐-실리사이드) 중 적어도 어느 하나 또는 이들의 조합으로 형성될 수 있다.
도시하지는 않았지만, 제2 층간 절연막(160) 상에 소스/드레인 콘택들(170a, 170b)에 전기적으로 연결되는 배선들(미도시)이 형성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 제1 방향을 따라 배치되는 복수의 로직 셀들을 포함하는 기판;
    상기 기판으로부터 돌출된 활성 패턴들; 및
    상기 기판 상에 배치되는 소자 분리막, 상기 소자 분리막은 상기 제1 방향의 제1 폭을 가지며 서로 인접한 한 쌍의 상기 로직 셀들 사이에 배치되는 제1 이중 확산 방지 영역, 및 상기 제1 폭보다 큰 상기 제1 방향의 제2 폭을 가지며 서로 인접한 다른 한 쌍의 상기 로직 셀들 사이에 배치되는 제2 이중 확산 방지 영역을 포함하고,
    상기 활성 패턴들은:
    상기 제1 이중 확산 방지 영역을 사이에 두고 상기 제1 방향으로 서로 이격된, 복수의 쌍들의 제1 활성 패턴들; 및
    상기 제2 이중 확산 방지 영역을 사이에 두고 상기 제1 방향으로 서로 이격된, 복수의 쌍들의 제2 활성 패턴들을 포함하되,
    상기 제1 이중 확산 방지 영역의 일측에 인접한 상기 제1 활성 패턴들의 제1 일단들은 상기 제1 방향과 교차하는 제2 방향을 따라 정렬되고, 상기 제2 이중 확산 방지 영역의 일측에 인접한 상기 제2 활성 패턴들의 제2 일단들 중 어느 하나는 상기 제2 활성 패턴들의 상기 제2 일단들 중 다른 어느 하나와 상기 제1 방향으로 오프셋되는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제2 활성 패턴들은, 최외각에 위치되는 최외각 활성 패턴들 및 상기 최외각 활성 패턴들 사이에 위치하는 적어도 하나의 내부 활성 패턴을 포함하되,
    상기 적어도 하나의 내부 활성 패턴의 제2 일단은, 상기 최외각 활성 패턴들의 제2 일단들로부터 상기 제1 방향을 따라 옆으로 돌출되는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 최외각 활성 패턴들 중 적어도 어느 하나의 상기 제1 방향으로의 길이는 상기 적어도 하나의 내부 활성 패턴의 길이보다 큰 반도체 소자.
  4. 제 3 항에 있어서,
    상기 소자 분리막은 상기 복수의 로직 셀들 중 어느 하나 내에 배치되는 단일 확산 방지 영역을 더 포함하고,
    상기 적어도 하나의 내부 활성 패턴은 상기 제1 방향을 따라 상기 단일 확산 방지 영역에 인접한 제3 일단을 포함하고,
    상기 단일 확산 방지 영역은 상기 제2 방향을 따라 상기 최외각 활성 패턴들 중 적어도 어느 하나에 인접한 반도체 소자.
  5. 제 1 항에 있어서,
    상기 제2 방향으로 연장되는 게이트 패턴들을 더 포함하고,
    상기 제1 이중 확산 방지 영역과 중첩되는 게이트 패턴들의 개수는 2개이고, 상기 제2 이중 확산 방지 영역과 중첩되는 게이트 패턴들의 개수는 3개 이상인 반도체 소자.
  6. 제 5 항에 있어서,
    상기 게이트 패턴들 중 일부는 상기 활성 패턴들을 가로지르는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 소자 분리막은, 상기 제2 폭보다 작은 상기 제1 방향의 제3 폭을 가지며 상기 로직 셀 내에 배치되는 적어도 하나의 단일 확산 방지 영역을 더 포함하는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 제3 폭은 상기 제1 폭보다 작은 반도체 소자.
  9. 제 7 항에 있어서,
    상기 적어도 하나의 단일 확산 방지 영역의 상기 제2 방향으로의 길이는 상기 제1 폭보다 작은 적어도 하나의 제3 폭의 길이보다 작은 반도체 소자.
  10. 제1 셀 경계를 사이에 두고 제1 방향으로 서로 인접하며 상기 제1 방향에 교차하는 제2 방향을 따라 연장되는 제1 및 제2 셀 영역들을 포함하는 기판;
    상기 제2 방향을 따라 상기 제1 및 제2 셀 영역들 상에 배열되는 제1 활성 패턴들, 상기 제1 활성 패턴들 각각은 상기 제1 방향을 따라 연장되되 상기 제1 셀 경계를 교차하지 않고;
    상기 기판 상에 제공되어 상기 제1 활성 패턴들의 상부들을 노출하는 소자 분리막;
    상기 소자 분리막은:
    상기 제1 셀 경계 상에 그리고 서로 다른 셀 영역들 상의 상기 제1 방향으로 서로 인접한 적어도 두 쌍의 상기 제1 활성 패턴들 사이에 배치되는 제1 이중 확산 방지 영역; 및
    상기 제1 셀 영역 및 상기 제2 셀 영역을 구성하는 그룹으로부터 선택된 적어도 하나 상에 그리고 동일한 셀 영역 상의 상기 제1 방향으로 서로 인접한 적어도 두 쌍의 상기 제1 활성 패턴들 사이에 배치되는 제1 단일 확산 방지 영역을 포함하고,
    상기 제1 활성 패턴들을 가로지르는 제1 게이트 패턴들; 및
    상기 제1 게이트 패턴들과 상기 제1 단일 확산 방지 영역 사이의 상기 제1 활성 패턴들의 상부의 제1 소스/드레인 영역을 포함하되,
    상기 제1 소스/드레인 영역은 에피택시얼층을 포함하고 상기 제1 게이트 패턴들로부터 상기 제1 단일 확산 방지 영역을 향하여 아래로 연장되는 경사면을 포함하는 반도체 소자.
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