KR102481427B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치가 제공된다. 반도체 장치는 기판 상에 제공되어 제1 및 제2 서브 활성 패턴들을 정의하는 소자 분리막, 상기 제1 및 제2 서브 활성 패턴들을 각각 가로지르는 제1 및 제2 게이트 전극들, 및 상기 제1 및 제2 서브 활성 패턴들 사이의 상기 소자 분리막 상에 제공되는 분리 구조체를 포함한다. 상기 제1 및 제2 서브 활성 패턴들은 제1 방향으로 연장되고 상기 제1 방향으로 서로 이격된다. 상기 소자 분리막은 상기 제1 및 제2 서브 활성 패턴들 사이의 상기 소자 분리막 부분으로 정의되는 확산 방지 영역(diffusion break region)을 포함하고, 상기 분리 구조체는 확산 방지 영역의 상면을 덮는다.

Description

반도체 장치 및 그 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 장치에 관한 것으로서, 보다 상세하게는 전계 효과 트랜지스터를 포함하는 반도체 장치에 관한 것이다.
반도체 장치는 모스 전계 효과 트랜지스터(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 장치의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소는 숏 채널 효과(short channel effect) 등을 유발할 수 있으며, 이로 인해 반도체 장치의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 장치의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 장치를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 해결하고자 하는 과제는 단순화된 구조를 갖는 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 제조 비용이 낮은 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 장치는: 기판 상에 제공되어, 제1 및 제2 서브 활성 패턴들을 정의하는 소자 분리막, 상기 제1 및 제2 서브 활성 패턴들은 제1 방향으로 연장되고 상기 제1 방향으로 서로 이격되는 것; 상기 제1 및 제2 서브 활성 패턴들을 각각 가로지르는 제1 및 제2 게이트 전극들; 및 상기 제1 및 제2 서브 활성 패턴들 사이의 상기 소자 분리막 상에 제공되는 분리 구조체를 포함할 수 있다. 상기 소자 분리막은 상기 제1 및 제2 서브 활성 패턴들 사이의 상기 소자 분리막 부분으로 정의되는 확산 방지 영역(diffusion break region)을 포함할 수 있고, 상기 분리 구조체는 상기 확산 방지 영역의 상면을 덮을 수 있다.
일 실시예에 따르면, 상기 기판의 상부는: 상기 제1 방향으로 나란히 연장되는 한 쌍의 제1 트렌치들; 및 상기 한 쌍의 제1 트렌치들을 가로지르는 제2 트렌치를 포함할 수 있다. 상기 소자 분리막은 상기 한 쌍의 제1 트렌치들 및 상기 제2 트렌치의 하부들을 채울 수 있다.
일 실시예에 따르면, 상기 제2 트렌치의 상기 제1 방향으로의 폭은 상기 게이트 전극들의 상기 제1 방향으로의 폭의 두 배보다 작을 수 있다.
일 실시예에 따르면, 상기 제2 트렌치의 바닥면은 상기 제1 트렌치들의 바닥면들보다 낮은 레벨을 가질 수 있다.
일 실시예에 따르면, 상기 분리 구조체, 및 상기 제1 및 제2 서브 활성 패턴들을 덮는 층간 절연막을 더 포함하되, 상기 층간 절연막과 상기 확산 방지 영역은 상기 분리 구조체를 사이에 두고 서로 이격할 수 있다.
일 실시예에 따르면, 일 단면적 관점에서, 상기 분리 구조체의 상면은 볼록하게 굴곡진 모양을 가질 수 있다.
일 실시예에 따르면, 상기 분리 구조체의 상면은 상기 제1 및 제2 서브 활성 패턴들의 상면들과 동일한 레벨을 갖거나, 상기 제1 및 제2 서브 활성 패턴들의 상기 상면들보다 낮은 레벨을 가질 수 있다.
일 실시예에 따르면, 상기 분리 구조체의 하면은 상기 확산 방지 영역의 상면과 접할 수 있다.
일 실시예에 따르면, 상기 분리 구조체의 상기 제1 방향에 교차하는 제2 방향으로의 폭은 상기 제1 및 제2 서브 활성 패턴들의 각각의 상기 제2 방향으로의 폭보다 클 수 있다.
일 실시예에 따르면, 상기 반도체 장치는: 상기 제1 게이트 전극과 상기 분리 구조체 사이의 상기 제1 서브 활성 패턴 상에 제공되는 제1 소스/드레인 영역; 및 상기 제2 게이트 전극과 상기 분리 구조체의 사이의 상기 제2 서브 활성 패턴 상에 제공되는 제2 소스/드레인 영역을 더 포함할 수 있다. 상기 제1 소스/드레인 영역은 제1 경사면을 가지고, 상기 제2 소스/드레인 영역은 제2 경사면을 가지되, 상기 제1 및 제2 경사면들은 상기 분리 구조체에 가까울수록 낮아질 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 소스/드레인 영역들의 각각은 결정 구조를 포함하고, 상기 제1 및 제2 경사면들은 (111) 결정면을 가질 수 있다.
일 실시예에 따르면, 상기 반도체 장치는: 상기 제1 게이트 전극과 상기 분리 구조체 사이의 상기 제1 서브 활성 패턴 상에 제공되는 제1 소스/드레인 영역; 및 상기 제2 게이트 전극과 상기 분리 구조체의 사이의 상기 제2 서브 활성 패턴 상에 제공되는 제2 소스/드레인 영역을 더 포함할 수 있다. 상기 제1 및 제2 서브 활성 패턴들 사이의 상기 소자 분리막 상의 상기 분리 구조체 부분은 바디부로 정의될 수 있으며, 상기 분리 구조체는: 상기 바디부로부터 돌출되어 상기 제1 방향으로 연장되며, 상기 제1 소스/드레인 영역의 양 측벽들에 각각 접하는 한 쌍의 제1 연장부들; 및 상기 바디부로부터 돌출되어 상기 제1 방향으로 연장되며, 상기 제2 소스/드레인 영역의 양 측벽들에 각각 접하는 한 쌍의 제2 연장부들을 더 포함할 수 있다.
일 실시예에 따르면, 평면적 관점에서, 상기 분리 구조체는 H 모양을 가질 수 있다.
일 실시예에 따르면, 상기 제1 연장부들은 상기 제1 게이트 전극의 일 측벽까지 연장되고, 상기 제2 연장부들은 상기 제2 게이트 전극의 일 측벽까지 연장될 수 있다.
일 실시예에 따르면, 상기 반도체 장치는: 상기 제1 게이트 전극의 상기 일 측벽 상의 제1 게이트 스페이서; 및 상기 제2 게이트 전극의 상기 일 측벽 상의 제2 게이트 스페이서를 더 포함할 수 있다. 상기 제1 게이트 스페이서는 상기 제1 연장부들의 각각과 접할 수 있고, 상기 제2 게이트 스페이서는 상기 제2 연장부들의 각각과 접할 수 있다.
일 실시예에 따르면, 상기 분리 구조체는: 상기 제1 방향에 교차하는 제2 방향으로 연장되는 분리 패턴; 및 상기 분리 패턴의 양 측벽들 상에 제공되는 분리 스페이서들을 포함할 수 있다.
일 실시예에 따르면, 상기 분리 패턴의 일부는 상기 제2 트렌치 내에 배치될 수 있다.
일 실시예에 따르면, 상기 분리 스페이서들 중에서 어느 하나는 상기 제1 서브 활성 패턴의 상면을 부분적으로 덮을 수 있고, 상기 분리 스페이서들 중에서 나머지 하나는 상기 제2 서브 활성 패턴의 상면을 부분적으로 덮을 수 있다.
일 실시예에 따르면, 상기 분리 패턴의 상면과 상기 분리 스페이서들의 상면들은 공면을 이룰 수 있다.
일 실시예에 따르면, 상기 반도체 장치는 상기 제1 및 제2 서브 활성 패턴들을 덮는 층간 절연막을 더 포함하되, 상기 분리 구조체의 상면과 상기 층간 절연막의 상면은 공면을 이룰 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 장치의 제조 방법은: 기판의 상부에, 제1 방향으로 연장되며 상기 제1 방향으로 서로 이격하는 제1 서브 활성 패턴 및 제2 서브 활성 패턴을 형성하는 것; 상기 제1 서브 활성 패턴의 상부 및 상기 제2 서브 활성 패턴의 상부를 노출하는 소자 분리막을 형성하는 것; 상기 제1 및 제2 서브 활성 패턴들을 각각 가로지르는 제1 및 제2 희생 패턴들을 형성하는 것; 상기 제1 서브 활성 패턴의 상기 상부의 측벽 상에 제1 핀 스페이서를, 그리고 상기 제2 서브 활성 패턴의 상기 상부의 측벽 상에 제2 핀 스페이서를 형성하되, 상기 제1 및 제2 핀 스페이서들은 상기 제1 및 제2 서브 활성 패턴들 사이에서 서로 접하는 것; 및 상기 제1 및 제2 희생 패턴들을 제1 및 제2 게이트 전극들로 대체하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 서브 활성 패턴들을 형성하는 것은: 상기 제1 방향으로 나란히 연장되는 한 쌍의 제1 트렌치들을 형성하는 것; 및 상기 한 쌍의 제1 트렌치들을 가로지르는 제2 트렌치를 형성하는 것을 포함할 수 있다. 상기 소자 분리막은 상기 한 쌍의 제1 트렌치들 및 상기 제2 트렌치의 하부들을 채울 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 핀 스페이서들을 형성하는 것은: 상기 기판의 전면을 덮는 스페이서 막을 형성하는 것; 및 상기 스페이서 막을 이방성 식각하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 핀 스페이서들을 형성하는 공정에 의하여, 상기 제1 및 제2 희생 패턴들의 측벽들 상에 게이트 스페이서들이 형성될 수 있다.
일 실시예에 따르면, 상기 반도체 장치의 제조 방법은: 상기 제1 및 제2 핀 스페이서들을 형성한 후에, 상기 제1 및 제2 희생 패턴들 사이의 상기 제1 및 제2 서브 활성 패턴들 상에 제1 및 제2 소스/드레인 영역들을 각각 형성하는 것을 더 포함할 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 소스/드레인 영역들을 형성하는 것은: 상기 제1 및 제2 희생 패턴들 사이에 노출된 상기 제1 및 제2 서브 활성 패턴들의 상기 상부들을 식각하는 것; 및 상기 식각된 제1 및 제2 서브 활성 패턴들을 시드(seed)로 하는 선택적 에피택시얼 성장 공정을 수행하는 것을 포함할 수 있다. 상기 제1 및 제2 서브 활성 패턴들의 상기 상부들을 식각하는 공정에 의하여, 상기 제1 및 제2 핀 스페이서들의 일부가 식각되되, 상기 제1 및 제2 서브 활성 패턴들 사이에 상기 제1 및 제2 핀 스페이서들의 적어도 일부가 잔존할 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 서브 활성 패턴들의 상기 상부들을 식각하는 것은: 상기 제1 서브 활성 패턴의 상기 상부의 일 단부를 제거하는 것; 및 상기 제2 서브 활성 패턴의 상기 상부의 일 단부를 제거하는 것을 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 반도체 장치의 제조 방법은: 기판의 상부에, 제1 방향으로 연장되며 상기 제1 방향으로 서로 이격하는 제1 서브 활성 패턴 및 제2 서브 활성 패턴을 형성하는 것; 상기 제1 서브 활성 패턴의 상부 및 상기 제2 서브 활성 패턴의 상부를 노출하는 소자 분리막을 형성하는 것; 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1, 제2, 및 제3 희생 패턴들을 형성하되, 상기 제1 및 제2 희생 패턴들은 상기 제1 및 제2 서브 활성 패턴들을 각각 가로지르고, 상기 제3 희생 패턴은 상기 제1 및 제2 서브 활성 패턴들 사이의 상기 소자 분리막 부분을 가로지르는 것; 상기 제3 희생 패턴의 양 측벽들 상에 분리 스페이서들을 형성하는 것; 상기 제3 희생 패턴을 선택적으로 제거하여 상기 분리 스페이서들 사이에 갭 영역을 형성하는 것; 상기 갭 영역을 채우는 분리 패턴을 형성하는 것; 및 상기 제1 및 제2 희생 패턴들을 제1 및 제2 게이트 전극들로 대체하는 것을 포함할 수 있다.
일 실시예에 따르면, 상기 제1 및 제2 서브 활성 패턴들을 형성하는 것은: 상기 제1 방향으로 나란히 연장되는 한 쌍의 제1 트렌치들을 형성하는 것; 및 상기 한 쌍의 제1 트렌치들을 가로지르는 제2 트렌치를 형성하는 것을 포함할 수 있다. 상기 소자 분리막은 상기 한 쌍의 제1 트렌치들 및 상기 제2 트렌치의 하부들을 채우고, 상기 제3 희생 패턴의 적어도 일부는 상기 제2 트렌치 내에 형성될 수 있다.
일 실시예에 따르면, 상기 분리 스페이서들의 적어도 일부는 상기 제2 트렌치 내에 형성되고, 상기 소자 분리막, 상기 제3 희생 패턴, 및 상기 분리 스페이서들에 의해 상기 제2 트렌치가 채워질 수 있다.
일 실시예에 따르면, 상기 분리 스페이서들 중에서 어느 하나는 상기 제1 서브 활성 패턴의 상기 상부의 일 단면을 덮고, 상기 분리 스페이서들 중에서 나머지 하나는 상기 제2 서브 활성 패턴의 상기 상부의 일 단면을 덮을 수 있다.
일 실시예에 따르면, 상기 반도체 장치의 제조 방법은: 상기 제3 희생 패턴을 제거하기 전에, 상기 제1 및 제2 서브 활성 패턴들을 덮는 층간 절연막을 형성하는 것을 더 포함할 수 있다. 상기 제3 희생 패턴을 제거하는 것은: 상기 층간 절연막 상에, 상기 제2 희생 패턴의 상면을 노출하는 개구부를 포함하는 마스크 패턴을 형성하는 것; 및 상기 마스크 패턴을 식각 마스크로 이용하여 상기 제2 희생 패턴을 제거하는 것을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 제1 및 제2 서브 활성 패턴들이 소자 분리막의 단일 확산 방지 영역 및 분리 구조체를 포함하는 단순한 구조에 의해 분리될 수 있다.
이러한 소자 분리막 및 분리 구조체는 비교적 단순한 공정을 통하여 형성될 수 있다. 따라서, 본 발명의 실시예들에 따르면, 반도체 장치의 제조 비용이 낮아질 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 평면도이다.
도 2a는 도 1의 I-I'선 및 II-II'선에 따른 단면도들이다.
도 2b는 도 1의 III-III'선 및 IV-IV'선에 따른 단면도들이다.
도 2c는 도 1의 V-V'선에 따른 단면도이다.
도 3a는 도 1의 'A' 영역의 확대도이다.
도 3b는 본 발명의 일 실시예에 따른 분리 구조체의 평면도이다.
도 4a는 본 발명의 실시예들에 따른 반도체 장치의 평면도이다.
도 4b는 도 4a의 I-I'선 및 II-II'선에 따른 단면도들이다.
도 4c는 도 4a의 III-III'선에 따른 단면도이다.
도 5a, 도 6a, 및 도 7a는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들이다.
도 5b, 도 6b, 및 도 7b는 각각 도 5a, 도 6a, 및 도 7a의 I-I'선 및 II-II'선에 따른 단면도들이다.
도 5c, 도 6c, 및 도 7c는 각각 도 5a, 도 6a, 및 도 7a의 III-III'선 및 IV-IV'선에 따른 단면도들이다.
도 5d, 도 6d, 및 도 7d는 각각 도 5a, 도 6a, 및 도 7a의 V-V'선에 따른 단면도들이다.
도 7e는 도 7a의 'B' 영역의 확대도이다.
도 7f는 본 발명의 일 실시예에 따른 예비 분리 구조체의 평면도이다.
도 8a 및 9a는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 1의 I-I'선 및 II-II'선에 대응하는 단면도들이다.
도 8b 및 9b는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 1의 III-III'선 및 IV-IV'선에 대응하는 단면도들이다.
도 8c 및 9c는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 1의 V-V'선에 대응하는 단면도들이다.
도 10은 본 발명의 실시예들에 따른 반도체 장치의 평면도이다.
도 11a는 도 10의 I-I'선, 및 II-II'선에 따른 단면도들이다.
도 11b는 도 10의 III-III'선, 및 IV-IV'선에 따른 단면도들이다.
도 11c는 도 10의 V-V'선에 따른 단면도이다.
도 12a, 도 13a, 도 14a, 도 15a, 및 도 16a는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 평면도들이다.
도 12b, 도 13b, 도 14b, 도 15b, 및 도 16b는 각각 도 12a, 도 13a, 도 14a, 도 15a, 및 도 16a의 I-I'선 및 II-II'선에 따른 단면도들이다.
도 12c, 도 13c, 도 14c, 도 15c, 및 도 16c는 각각 도 12a, 도 13a, 도 14a, 도 15a, 및 도 16a의 III-III'선 및 IV-IV'선에 따른 단면도들이다.
도 12d, 도 13d, 도 14d, 도 15d, 및 도 16d는 각각 도 12a, 도 13a, 도 14a, 도 15a, 및 도 16a의 V-V'선에 따른 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 평면도이다. 도 2a는 도 1의 I-I'선 및 II-II'선에 따른 단면도들이다. 도 2b는 도 1의 III-III'선 및 IV-IV'선에 따른 단면도들이다. 도 2c는 도 1의 V-V'선에 따른 단면도이다.
도 1, 및 도 2a 내지 2c를 참조하면, 기판(100)의 상면에 트렌치들(T1 내지 T4)이 제공되어, 활성 영역들(PR, NR) 및 활성 패턴들(AP)을 정의할 수 있다. 기판(100)은, 일 예로, 실리콘 기판, 게르마늄 기판, SOI(Silicon On Insulator) 기판, 또는 GOI(Germanium On Insulator) 기판일 수 있다.
제1 트렌치들(T1)은 기판(100)의 상면에 실질적으로 평행한 제1 방향(D1)으로 연장되어 활성 패턴들(AP)을 정의할 수 있다. 구체적으로, 활성 패턴들(AP)의 각각은 서로 인접하는 한 쌍의 제1 트렌치들(T1)에 의해 정의될 수 있다. 이에 따라, 활성 패턴들(AP)의 제1 방향(D1)으로 연장될 수 있으며, 제1 방향(D1)에 교차하고(예를 들어, 직교하고) 기판(100)의 상면에 실질적으로 평행한 제2 방향(D2)으로 서로 이격될 수 있다.
제2 트렌치(T2)은 활성 영역들(PR, NR)을 정의할 수 있다. 제2 트렌치(T2)는 제1 방향(D1)으로 연장되는 부분들을 포함할 수 있으며, 이에 의하여 활성 영역들(PR, NR)의 각각의 제1 방향(D1)에 평행한 변들이 정의될 수 있다. 제2 트렌치(T2)는 제2 방향(D2)으로 연장되는 부분들을 더 포함할 수 있으며, 이에 의하여 활성 영역들(PR, NR)의 각각의 제2 방향(D2)에 평행한 변들이 정의될 수 있다. 도 2b에 도시된 바와 같이, 제2 트렌치(T2)의 깊이는 제1 트렌치들(T1)의 깊이보다 클 수 있다. 본 명세서에서, 트렌치들(T1 내지 T4)의 깊이는 기판(100)의 상면에 수직한 제3 방향(D3)으로의 깊이를 의미할 수 있다. 이에 따라, 제2 트렌치(T2)의 바닥면은 제1 트렌치들(T1)의 바닥면들보다 낮은 레벨을 가질 수 있다. 활성 영역들(PR, NR)은 제2 방향(D2)으로 서로 이격된 P-채널 MOSFET(P-channel Metal Oxide Semiconductor Field Effect Transistor) 영역(PR) 및 N-채널 MOSFET(N-channel Metal Oxide Semiconductor Field Effect Transistor) 영역(NR)을 포함할 수 있다.
제3 및 제4 트렌치들(T3, T4)은 제2 방향(D2)으로 연장되어 활성 패턴들(AP)의 각각을 서브 활성 패턴들(SAP1, SAP2, SAP)로 분리할 수 있다. 구체적으로, 제3 트렌치들(T3)은 활성 패턴들(AP)의 각각을 제1 및 제2 서브 활성 패턴들(SAP1, SAP2)로 분리할 수 있으며, 제4 트렌치들(T4)은 활성 패턴들(AP)의 각각을 제2 및 제3 서브 활성 패턴들(SAP2, SAP3)로 분리할 수 있다. 이에 따라, 활성 패턴들(AP)의 각각에 포함된 제1 내지 제3 서브 활성 패턴들(SAP1, SAP2, SAP3)은 제1 방향(D1)으로 연장되되, 제1 방향(D1)으로 서로 이격될 수 있다. 제3 트렌치(T3)의 제1 방향(D1)으로의 폭(T3_W)은 제4 트렌치(T4)의 제1 방향(D1)으로의 폭(T4_W)보다 작을 수 있다. 제3 트렌치(T3)의 제1 방향(D1)으로의 폭(T3_W)은, 일 예로, 후술할 게이트 전극(GE)의 제1 방향(D1)으로의 폭(GE_W)의 두 배보다 작을 수 있다. 제3 트렌치(T3)의 깊이 및 제4 트렌치(T4)의 깊이는 제1 트렌치(T1)의 깊이보다 클 수 있다. 이에 따라, 제3 트렌치(T3)의 바닥면 및 제4 트렌치(T4)의 바닥면은 제1 트렌치(T1)의 바닥면보다 낮은 레벨을 가질 수 있다. 몇몇 실시예들에 따르면, 제3 트렌치(T3)의 깊이 및 제4 트렌치(T4)의 깊이는 서로 동일할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
트렌치들(T1, T2, T3, T4)의 일부(즉, 하부)를 채우는 소자 분리막(ST)이 제공될 수 있다. 이에 따라, 활성 패턴들(AP)의 각각은 소자 분리막(ST)에 의해 노출된 상부(이하, 활성 핀(AF))를 가질 수 있다. 활성 핀(AF)은 제1 내지 제3 서브 활성 패턴들(SAP1, SAP2, SAP3)에 각각 포함되는 제1 내지 제3 서브 활성 핀들(SAF1, SAF2, SAF3)을 포함할 수 있다. 소자 분리막(ST)은 단일 확산 방지 영역들(SDBR, Single Diffusion Break Regions) 및 이중 확산 방지 영역들(DDBR, Double Diffusion Break Region)을 포함할 수 있다. 단일 확산 방지 영역들(SDBR)의 각각은 동일한 활성 패턴(AP)에 포함된 제1 및 제2 서브 활성 패턴들(SAP1, SAP2) 사이의 소자 분리막(ST) 부분일 수 있으며, 이중 확산 방지 영역들(DDBR)의 각각은 동일한 활성 패턴(AP)에 포함된 제2 및 제3 서브 활성 패턴들(SAP2, SAP3) 사이의 소자 분리막(ST) 부분일 수 있다. 소자 분리막(ST)은, 일 예로, 실리콘 산화물을 포함할 수 있다.
활성 패턴들(AP) 상에, 활성 패턴들(AP)을 가로지르는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은, 일 예로, 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)으로 서로 이격될 수 있다. 게이트 전극들(GE) 중 어느 두 개는 이중 확산 방지 영역들(DDBR)을 가로지를 수 있다. 예를 들어, 도 1 및 도 2c에 도시된 바와 같이, 상기 두 개의 게이트 전극들(GE) 중 어느 하나는 제2 서브 활성 핀(SAF2)들의 각각의 일 단부를 덮으며 이중 확산 방지 영역들(DDBR)을 가로지를 수 있고, 상기 두 개의 게이트 전극들(GE) 중 나머지 하나는 제3 서브 활성 핀(SAF3)들의 각각의 일 단부를 덮으며 이중 확산 방지 영역들(DDBR)을 가로지를 수 있다. 단일 확산 방지 영역들(SDBR) 상에는 게이트 전극들(GE)이 제공되지 않을 수 있다. 이에 따라, 평면적 관점에서, 단일 확산 방지 영역들(SDBR)과 게이트 전극들(GE)은 서로 이격될 수 있다.
게이트 전극들(GE)의 각각은 제2 방향(D2)으로 연장되어 P-채널 MOSFET 영역(PR) 및 N-채널 MOSFET 영역(NR)을 가로지를 수 있다. 게이트 전극들(GE)의 각각의 아래에 게이트 절연 패턴(GI)이 제공될 수 있고, 게이트 전극들(GE)의 각각을 덮는 캐핑 패턴(CAP)이 제공될 수 있다. 게이트 전극들(GE)의 각각의 양 측에 게이트 스페이서들(GSP)이 제공될 수 있다. 일 실시예에 따르면, 상기 게이트 절연 패턴(GI)은 상기 게이트 전극들(GE)의 각각과 상기 게이트 스페이서들(GSP) 사이로 연장될 수 있다.
게이트 전극들(GE)은, 일 예로, 도핑된 반도체, 금속, 및 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 게이트 절연 패턴(GI)은, 일 예로, 실리콘 산화물, 실리콘 산화질화물, 또는 실리콘 산화물보다 유전상수가 높은 고유전체을 포함할 수 있다. 일 예로, 캐핑 패턴(CAP) 및 게이트 스페이서들(GSP)은 각각 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄소 질화물(SiCN), 또는 실리콘 탄소 산화질화물(SiCON)을 포함할 수 있다.
게이트 전극들(GE)의 각각의 양 측의 상기 활성 패턴들(AP)에 소스/드레인 영역들(SD)이 제공될 수 있다.
몇몇 실시예들에 따르면, 도 2a 내지 2c에 도시된 바와 같이, 소스/드레인 영역들(SD)의 각각은 활성 패턴들(AP)을 시드로 하여 성장된 에피택시얼 층일 수 있으며, 이에 따라 결정 구조를 가질 수 있다. 이러한 실시예들에서, 활성 패턴들(AP)은 게이트 전극들(GE)의 양 측에서 리세스 영역들을 가질 수 있고, 소스/드레인 영역들(SD)은 상기 리세스 영역들에 각각 제공될 수 있다. P-채널 MOSFET 영역(PR) 내의 소스/드레인 영역들(SD)은 활성 패턴(AP)에 압축성 스트레인(compressive strain)을 유발할 수 있도록 구성될 수 있고, N-채널 MOSFET 영역(NR) 내의 소스/드레인 영역들(SD)은 활성 패턴(AP)에 인장성 스트레인(tensile strain)을 유발할 수 있도록 구성될 수 있다. 일 예로, 활성 패턴들(AP)이 실리콘(Si)을 포함하는 경우, P-채널 MOSFET 영역(PR) 내의 소스/드레인 영역들(SD)은 실리콘 게르마늄(SiGe)을 포함할 수 있고, N-채널 MOSFET 영역(NR) 내의 소스/드레인 영역들(SD)은 실리콘 카바이드(SiC)를 포함할 수 있다. 동일한 활성 패턴(AP) 상에 제공되는 소스/드레인 영역들(SD)은 단일 확산 방지 영역(SDBR)에 인접하는 제1 및 제2 소스/드레인 영역들(SD1, SD2)을 포함할 수 있다. 구체적으로, 제1 소스/드레인 영역(SD1)은 단일 확산 방지 영역(SDBR)과 제1 서브 활성 패턴들(SAP1)을 가로지르고 단일 확산 방지 영역(SDBR)에 가장 인접한 게이트 전극(GE) 사이에 위치할 수 있고, 제2 소스/드레인 영역(SD2)은 단일 확산 방지 영역(SDBR)과 제2 서브 활성 패턴들(SAP2)을 가로지르고 단일 확산 방지 영역(SDBR)에 가장 인접한 게이트 전극(GE) 사이에 위치할 수 있다. 일 실시예에 따르면, 도 2a 내지 2c에 도시된 바와 같이, 제1 및 제2 소스/드레인 영역들(SD1, SD2)의 각각의 최상면의 레벨은 활성 패턴(AP)의 최상면의 레벨과 실질적으로 동일할 수 있으나, 제1 및 제2 소스/드레인 영역들(SD1, SD2)을 제외한 나머지 소스/드레인 영역들(SD)의 최상면의 레벨은 활성 패턴(AP)의 최상면의 레벨보다 높을 수 있다. 일 실시예에 따르면, 제1 소스/드레인 영역(SD1_S)은 제1 경사면을 가질 수 있고, 제2 소스/드레인 영역(SD2)은 제2 경사면(SD2_S)을 가질 수 있다. 제1 및 제2 경사면들(SD1_S, SD2_S)의 각각은 단일 확산 방지 영역(SDBR)에 가까울수록 낮아지는 경사를 가질 수 있다. 예를 들어, 제1 및 제2 경사면들(SD1_S, SD2_S)의 각각은 그에 인접하는 일 게이트 스페이서(GSP)의 측벽 또는 하면으로부터 단일 확산 방지 영역(SDBR)을 향해 연장될 수 있으며, 단일 확산 방지 영역(SDBR)에 가까울수록 낮은 레벨을 갖도록 경사질 수 있다. 제1 및 제2 경사면들(SD1_S, SD2_S)의 각각은 (111) 결정면을 가질 수 있다. P-채널 MOSFET 영역(PR) 내의 소스/드레인 영역들(SD)은 p형 불순물을 포함할 수 있고, N-채널 MOSFET 영역(NR) 내의 소스/드레인 영역들(SD)은 n형 불순물을 포함할 수 있다.
다른 실시예들에 따르면, 도 2a 내지 도 2c에 도시된 바와 달리, 소스/드레인 영역들(SD)은 게이트 전극들(GE)의 각각의 양 측의 활성 핀들(AF) 내에 제공되는 불순물 영역들일 수 있다. 이러한 실시예들에서, P-채널 MOSFET 영역(PR) 내의 소스/드레인 영역들(SD)은 p형 불순물 영역들일 수 있고, N-채널 MOSFET 영역(NR) 내의 소스/드레인 영역들(SD)은 n형 불순물 영역들일 수 있다.
게이트 전극들(GE)의 각각의 아래에 위치하고, 평면적 관점에서 게이트 전극들(GE)의 각각과 중첩하는 활성 패턴들(AP)의 부분들(일 예로, 활성 핀들(AF))은 채널 영역으로 이용될 수 있다.
도 3a는 도 1의 'A' 영역의 확대도이다. 다른 구성 요소들을 명확히 나타내기 위하여, 도 3a에서 소스/드레인 콘택들은 생략되어 있다. 도 3b는 본 발명의 일 실시예에 따른 분리 구조체의 평면도이다. 구체적으로, 도 3b의 분리 구조체는 도 1에 도시된 실시예에 따른 분리 구조체를 나타낸다.
도 3a 및 3b를 더 참조하면, 분리 구조체들(110)이 소자 분리막(ST) 상에 제공될 수 있다. 분리 구조체들(110)의 각각은, 동일한 활성 패턴(AP)에 포함된 제1 및 제2 서브 활성 패턴들(SAP1, SAP2) 사이의 소자 분리막(ST) 상에 배치되는 바디부(110_B)를 포함할 수 있다. 평면적 관점에서, 분리 구조체들(110)의 각각의 바디부(110_B)는 단일 확산 방지 영역들(SDBR)의 각각과 중첩될 수 있으며, 단일 확산 방지 영역들(SDBR)의 각각의 상면을 덮을 수 있다. 도 2a 및 도 2b에 도시된 바와 같이, 단면적 관점에서, 바디부(110_B)는 볼록하게 굴곡진 모양의 상면을 가질 수 있다. 바디부(110_B)의 하면은 단일 확산 방지 영역(SDBR)과 접할 수 있다. 바디부(110_B)의 제2 방향(D2)으로의 폭(W1)은 활성 패턴(AP)의 제2 방향(D2)으로의 폭(W2)보다 클 수 있다.
몇몇 실시예들에 따르면, 도 1, 도 2a, 도 3a, 및 도 3b에 도시된 바와 같이, 분리 구조체들(110)의 각각은 한 쌍의 제1 연장부들(110_E1), 및 한 쌍의 제2 연장부들(110_E2)을 더 포함할 수 있다. 이러한 실시예들에 따르면, 평면적 관점에서, 분리 구조체들(110)의 각각은 H 모양을 가질 수 있다.
한 쌍의 제1 연장부들(110_E1)의 각각은 바디부(110_B)로부터 돌출되어 제1 방향(D1)으로 연장될 수 있다. 한 쌍의 제1 연장부들(110_E1)의 각각은 제1 소스/드레인 영역(SD1)의 제1 방향(D1)으로 연장되는 양 측벽들에 각각 접할 수 있다. 한 쌍의 제1 연장부들(110_E1)은 제1 서브 활성 패턴들(SAP1)을 가로지르고 단일 확산 방지 영역(SDBR)에 가장 인접한 게이트 전극(GE)의 일 측벽까지 연장될 수 있으며, 상기 게이트 전극(GE)의 상기 일 측벽 상의 게이트 스페이서(GSP)와 연결될 수 있다.
한 쌍의 제2 연장부들(110_E2)의 각각은 바디부(110_B)로부터 돌출되어 제1 방향(D1)으로 연장될 수 있다. 한 쌍의 제2 연장부들(110_E2)의 각각은 제2 소스/드레인 영역(SD2)의 제1 방향(D1)으로 연장되는 양 측벽들에 각각 접할 수 있다. 한 쌍의 제2 연장부들(110_E2)은 제2 서브 활성 패턴들(SAP2)을 가로지르고 단일 확산 방지 영역(SDBR)에 가장 인접한 게이트 전극(GE)의 일 측벽까지 연장될 수 있으며, 상기 게이트 전극(GE)의 상기 일 측벽 상의 게이트 스페이서(GSP)와 연결될 수 있다.
일 실시예에 따르면, 도 2a에 도시된 바와 같이, 바디부(110_B)의 상면, 및 제1 및 제2 연장부들(110_E1, 110_E2)의 상면들은 활성 핀(AF)의 상면과 실질적으로 동일한 레벨을 가질 수 있다. 다른 실시예에 따르면, 도 2a에 도시된 바와 달리, 바디부(110_B)의 상면, 및 제1 및 제2 연장부들(110_E1, 110_E2)의 상면들은 활성 핀(AF)의 상면보다 낮은 레벨을 가질 수 있다. 이러한 실시예에서, 제1 및 제2 연장부들(110_E1, 110_E2)의 상면들은 바디부(110_B)의 상면보다 낮은 레벨을 가질 수 있다.
분리 구조체들(110)의 각각이 한 쌍의 제1 연장부들(110_E1), 및 한 쌍의 제2 연장부들(110_E2)을 더 포함하는 실시예들에 따르면, 소자 분리막(ST) 상에 핀 스페이서들(FSP)이 제공될 수 있다. 핀 스페이서들(FSP)은 제1 및 제2 소스/드레인 영역들(SD1, SD2)을 제외한 나머지 소스/드레인 영역들(SD)의 측벽들 상에 각각 배치될 수 있다. 핀 스페이서들(FSP)은 게이트 스페이서들(GSP)과 연결될 수 있다. 핀 스페이서들(FSP)의 상면들은 제1 및 제2 연장부들(110_E1, 110_E2)의 상면들과 실질적으로 동일한 레벨을 가질 수 있다.
분리 구조체들(110) 및 핀 스페이서들(FSP)은 게이트 스페이서들(GSP)과 동일한 물질로 이루어질 수 있다. 예를 들어, 분리 구조체들(110) 및 핀 스페이서들(FSP)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄소 질화물(SiCN), 또는 실리콘 탄소 산화질화물(SiCON)을 포함할 수 있다.
다른 실시예들에 따르면, 분리 구조체들(110)의 각각은 제1 및 제2 연장부들(110_E1, 110_E2)을 포함하지 않을 수 있다. 이러한 실시예에 대하여는, 도 4a 내지 도 4c를 참조하여 후술한다.
기판(100) 상에 제1 층간 절연막(120)이 제공될 수 있다. 제1 층간 절연막(120)은 소자 분리막(ST), 활성 패턴들(AP), 소스/드레인 영역들(SD), 및 분리 구조체들(110)을 덮을 수 있다. 제1 층간 절연막(120)의 상면은 캐핑 패턴들(CAP)의 상면들과 공면을 이룰 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 제1 층간 절연막(120)과 단일 확산 방지 영역들(SDBR)은 분리 구조체들(110)을 사이에 두고 서로 이격될 수 있다. 제1 층간 절연막(120)은, 일 예로, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 질산화물을 포함할 수 있다.
제1 층간 절연막(120) 상에 제2 층간 절연막(122)이 제공될 수 있다. 제2 층간 절연막(122)은 게이트 전극들(GE) 및 제1 층간 절연막을 덮을 수 있다. 제2 층간 절연막(122)은, 일 예로, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 질산화물을 포함할 수 있다.
게이트 전극들(GE)의 각각의 양 측에, 제1 및 제2 층간 절연막들(120, 122)을 관통하여 소스/드레인 영역들(SD)에 전기적으로 연결되는 콘택들(130)이 제공될 수 있다. 하나의 콘택(130)은 하나의 소스/드레인 영역(SD)과 연결되거나, 또는 복수의 소스/드레인 영역들(SD)과 동시에 연결될 수 있으며, 특별히 제한되는 것은 아니다. 콘택들(130)은, 일 예로, 텅스텐과 같은 도전 물질을 포함할 수 있다.
본 발명의 실시예들에 따르면, 동일한 활성 패턴(AP)에 포함된 제1 및 제2 서브 활성 패턴들(SAP1, SAP2)이 소자 분리막(ST)의 단일 확산 방지 영역(SDBR) 및 분리 구조체(110)의 단순한 구조에 의해 분리될 수 있다.
도 4a는 본 발명의 실시예들에 따른 반도체 장치의 평면도이다. 도 4b는 도 4a의 I-I'선 및 II-II'선에 따른 단면도들이다. 도 4c는 도 4a의 III-III'선에 따른 단면도이다. 도 4a의 IV-IV'선 및 V-V'선에 따른 단면도들은 도 2b 및 도 2c에 도시된 IV-IV'선 및 V-V'선에 따른 단면도들과 동일할 수 있다. 도 1, 및 도 2a 내지 도 2c를 참조하여 설명한 반도체 장치와 실질적으로 동일한 구성들에 대하여는 동일한 참조 번호들이 제공될 수 있으며, 중복되는 설명은 생략될 수 있다. 이하에서는, 분리 구조체들에 대하여 중점적으로 설명한다.
도 4a 내지 도 4c를 참조하면, 분리 구조체들(110)은 소자 분리막(ST) 상에 제공될 수 있다. 분리 구조체들(110)의 각각은, 동일한 활성 패턴(AP)에 포함된 제1 및 제2 서브 활성 패턴들(SAP1, SAP2) 사이의 소자 분리막(ST) 상에 배치될 수 있다. 평면적 관점에서, 분리 구조체들(110)의 각각은 단일 확산 방지 영역들(SDBR)의 각각과 중첩될 수 있으며, 단일 확산 방지 영역들(SDBR)의 각각의 상면을 덮을 수 있다. 도 4b 및 도 4c에 도시된 바와 같이, 단면적 관점에서, 분리 구조체(110)는 볼록하게 굴곡진 모양의 상면을 가질 수 있다. 분리 구조체(110)의 하면은 단일 확산 방지 영역(SDBR)과 접할 수 있다.
본 실시예에 따르면, 도 4b 및 도 4c에 도시된 바와 같이, 분리 구조체들(110)의 각각의 상면은 활성 핀(AF)의 상면보다 낮은 레벨을 가질 수 있다. 분리 구조체들(110)의 각각은 도 1, 도 2a, 도 2b, 도 3a, 및 도 3b를 참조하여 설명한 연장부들을 포함하지 않을 수 있다. 이에 따라, 분리 구조체들(110)은 게이트 스페이서들(GSP)로부터 이격될 수 있다. 나아가, 본 실시예에 따른 반도체 장치는 도 1를 참조하여 설명한 바와 같은 핀 스페이서들은 포함하지 않을 수 있다.
분리 구조체들(110)은 게이트 스페이서들(GSP)과 동일한 물질로 이루어질 수 있다. 예를 들어, 분리 구조체들(110)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄소 질화물(SiCN), 또는 실리콘 탄소 산화질화물(SiCON)을 포함할 수 있다.
기판(100) 상에 제1 층간 절연막(120)이 제공될 수 있다. 제1 층간 절연막(120)은 소자 분리막(ST), 활성 패턴들(AP), 소스/드레인 영역들(SD), 및 분리 구조체들(110)을 덮을 수 있다. 제1 층간 절연막(120)과 단일 확산 방지 영역들(SDBR)은 분리 구조체들(110)을 사이에 두고 서로 이격될 수 있다.
도 5a, 도 6a, 및 도 7a는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들이다. 도 5b, 도 6b, 및 도 7b는 각각 도 5a, 도 6a, 및 도 7a의 I-I'선 및 II-II'선에 따른 단면도들이다. 도 5c, 도 6c, 및 도 7c는 각각 도 5a, 도 6a, 및 도 7a의 III-III'선 및 IV-IV'선에 따른 단면도들이다. 도 5d, 도 6d, 및 도 7d는 각각 도 5a, 도 6a, 및 도 7a의 V-V'선에 따른 단면도들이다. 도 7e는 도 7a의 'B' 영역의 확대도이다. 도 7f는 본 발명의 일 실시예에 따른 예비 분리 구조체의 평면도이다. 도 8a 및 9a는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 1의 I-I'선 및 II-II'선에 대응하는 단면도들이다. 도 8b 및 9b는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 1의 III-III'선 및 IV-IV'선에 대응하는 단면도들이다. 도 8c 및 9c는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 1의 V-V'선에 대응하는 단면도들이다. 이하, 도면들을 참조하면 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명한다. 도 1, 도 2a, 내지 2c, 도 3a, 및 도 3b를 참조하여 설명한 반도체 장치와 실질적으로 동일한 구성들에 대하여는 동일한 참조 번호들이 제공될 수 있으며, 중복되는 설명은 생략될 수 있다.
도 5a 내지 도 5d를 참조하면, 기판(100)이 제공될 수 있다. 기판(100)은, 일 예로, 실리콘 기판, 게르마늄 기판, SOI(Silicon On Insulator) 기판, 또는 GOI(Germanium On Insulator) 기판일 수 있다.
기판(100)의 상부에 제1 방향(D1)으로 연장되는 제1 트렌치들(T1)이 형성될 수 있다. 제1 트렌치들(T1)에 의하여 제1 방향(D1)으로 연장되는 활성 패턴들(AP)이 정의될 수 있다. 구체적으로, 활성 패턴들(AP)의 각각은 서로 인접하여 나란히 연장되는 한 쌍의 제1 트렌치들(T1)에 의해 정의될 수 있다. 활성 패턴들(AP)은 제1 방향(D1)에 교차하는(예를 들어, 직교하고) 제2 방향(D2)으로 서로 이격될 수 있다. 제1 방향(D1) 및 제2 방향(D2)은 기판(100)의 상면에 실질적으로 수직할 수 있다.
기판(100)의 상부에 활성 영역들(PR, NR)의 제2 트렌치(T2)가 형성될 수 있다. 제2 트렌치(T2)는 제1 방향(D1)으로 연장되는 부분들을 포함할 수 있으며, 이에 의하여 활성 영역들(PR, NR)의 각각의 제1 방향(D1)에 평행한 변들이 정의될 수 있다. 제2 트렌치(T2)는 제2 방향(D2)으로 연장되는 부분들을 더 포함할 수 있으며, 이에 의하여 활성 영역들(PR, NR)의 각각의 제2 방향(D2)에 평행한 변들이 정의될 수 있다. 제2 트렌치(T2)의 깊이는 제1 트렌치들(T1)의 깊이보다 클 수 있다. 활성 영역들(PR, NR)은 제2 방향(D2)으로 서로 이격된 P-채널 MOSFET 영역(PR) 및 N-채널 MOSFET 영역(NR)을 포함할 수 있다.
기판(100)의 상부에 제2 방향(D2)으로 연장되는 제3 및 제4 트렌치들(T3, T4)이 형성될 수 있다. 제3 트렌치들(T3)은 활성 패턴들(AP)의 각각을 제1 및 제2 서브 활성 패턴들(SAP1, SAP2)로 분리할 수 있으며, 제4 트렌치들(T4)은 활성 패턴들(AP)의 각각을 제2 및 제3 서브 활성 패턴들(SAP2, SAP3)로 분리할 수 있다. 제3 트렌치(T3)의 제1 방향(D1)으로의 폭(T3_W)은 제4 트렌치(T4)의 제1 방향(D1)으로의 폭(T4_W)보다 작을 수 있다. 예를 들어, 제3 트렌치(T3)의 제1 방향(D1)으로의 폭(T3_W)은 후술할 희생 패턴(도 6a의 SFP)의 제1 방향(D1)으로의 폭(도 6a의 SFP_W)의 두 배보다 작을 수 있다. 제3 트렌치(T3)의 깊이 및 제4 트렌치(T4)의 깊이는 제1 트렌치(T1)의 깊이보다 클 수 있다.
몇몇 실시예들에 따르면, 제3 및 제4 트렌치들(T3, T4)은 동시에 형성될 수 있다. 다른 실시예들에 따르면, 제2, 내지 제4 트렌치들(T2, T3, T4)이 동시에 형성될 수 있다.
제1 내지 제4 트렌치들(T1, T2, T3, T4)의 일부(즉, 하부)를 채우는 소자 분리막(ST)이 형성될 수 있다. 소자 분리막(ST)을 형성하는 것은 제1 내지 제4 트렌치들(T1, T2, T3, T4)을 채우는 절연막(일 예로, 실리콘 산화막)을 형성하는 것, 상기 절연막을 평탄화 및 식각하여 활성 패턴들(AP)의 상부들(이하, 활성 핀들(AF))을 노출시키는 것을 포함할 수 있다. 활성 핀(AF)은 제1 내지 제3 서브 활성 패턴들(SAP1, SAP2, SAP3)에 각각 포함되는 제1 내지 제3 서브 활성 핀들(SAF1, SAF2, SAF3)을 포함할 수 있다. 소자 분리막(ST)은 단일 확산 방지 영역들(SDBR) 및 이중 확산 방지 영역들(DDBR)을 포함할 수 있다. 단일 확산 방지 영역들(SDBR)의 각각은 동일한 활성 패턴(AP)에 포함된 제1 및 제2 서브 활성 패턴들(SAP1, SAP2) 사이의 소자 분리막(ST) 부분일 수 있으며, 이중 확산 방지 영역들(DDBR)의 각각은 동일한 활성 패턴(AP)에 포함된 제2 및 제3 서브 활성 패턴들(SAP2, SAP3) 사이의 소자 분리막(ST) 부분일 수 있다.
도 6a 내지 도 6d를 참조하면, 활성 핀들(AF)을 가로지르는 희생 패턴들(SFP)이 형성될 수 있다. 희생 패턴들(SFP)은, 일 예로, 제2 방향(D2)으로 연장될 수 있으며, 제1 방향(D1)으로 서로 이격될 수 있다. 희생 패턴들(SFP) 중 어느 두 개는 이중 확산 방지 영역들(DDBR)을 가로지르도록 형성될 수 있다. 단일 확산 방지 영역들(SDBR) 상에는 희생 패턴(SFP)이 형성되지 않을 수 있다. 희생 패턴들(SFP)을 형성하는 것은 기판(100)의 전면을 덮는 희생막(미도시)을 형성하는 것, 상기 희생막 상에 게이트 마스크 패턴들(GMP)을 형성하는 것, 게이트 마스크 패턴들(GMP)을 식각 마스크로 이용하여 상기 희생막을 패터닝하는 것을 포함할 수 있다. 상기 희생막은, 일 예로, 폴리 실리콘을 포함할 수 있다. 게이트 마스크 패턴들(GMP)은, 일 예로, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
기판(100) 상에, 소자 분리막(ST), 활성 패턴들(AP), 및 희생 패턴들(SFP)을 컨포말하게(conformally) 덮는 스페이서막(SPL)이 형성될 수 있다. 다른 구성 요소들을 명확히 나타내기 위하여, 도 6a에서 스페이서막(SPL)은 생략되어 있다. 스페이서막(SPL)은 희생 패턴들(SFP)의 측벽들, 희생 패턴들(SFP)에 의해 노출된 활성 핀들(AF)의 측벽들, 및 소자 분리막(ST)의 상면을 덮을 수 있다. 동일한 활성 핀(AF)에 포함된 제1 및 제2 서브 활성 핀들(SAF1, SAF2)의 측벽들을 각각 덮는 스페이서막(SPL) 부분들은 단일 확산 방지 영역(SDBR) 상에서 서로 접하여 연결될(merge) 수 있다. 이에 따라, 도 6b 및 도 6c에 도시된 바와 같이, 단일 확산 방지 영역(SDBR) 상에 형성된 스페이서막(SPL) 부분은 스페이서막(SPL)의 다른 부분들에 비하여 큰 두께를 가질 수 있다. 스페이서막(SPL)은, 일 예로, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄소 질화물(SiCN), 또는 실리콘 탄소 산화질화물(SiCON)을 포함할 수 있다.
도 7a 내지 7d를 참조하면, 스페이서막(SPL)을 이방성 식각 함으로써, 게이트 스페이서들(GSP), 예비 분리 구조체들(110p), 및 핀 스페이서들(FSP)이 형성될 수 있다. 예를 들어, 스페이서막(SPL)이 형성된 기판(100) 상에 활성 패턴들(AP)의 상면이 노출될 때까지 전면 이방성 식각 공정을 수행함으로써, 게이트 스페이서들(GSP), 예비 분리 구조체들(110p), 및 핀 스페이서들(FSP)이 형성할 수 있다.
게이트 스페이서들(GSP)은 희생 패턴들(SFP)의 양 측벽들 상에 형성될 수 있다. 게이트 스페이서들(GSP)은 희생 패턴들(SFP)의 양 측벽들 상에 형성된 스페이서막(SPL)의 잔류 부분일 수 있다.
핀 스페이서들(FSP)은 희생 패턴들(SFP)에 의해 노출된 활성 핀들(AF)의 양 측벽들 상에 형성될 수 있다. 핀 스페이서들(FSP)은 활성 핀들(AF)의 양 측벽들 상에 형성된 스페이서막(SPL)의 잔류 부분일 수 있다. 핀 스페이서들(FSP)은 희생 패턴들(SFP)의 측벽들까지 연장되어 게이트 스페이서들(GSP)과 연결될 수 있다.
도 7e 및 도 7f를 더 참조하면, 동일한 활성 핀(AF)에 포함된 제1 및 제2 서브 활성 핀들(SAF1, SAF2)의 측벽들 상에 형성된 핀 스페이서들(FSP) 중에서, 단일 확산 방지 영역(SDBR) 상에서 서로 접하여 연결되는(merge) 한 쌍의 핀 스페이서들(FSP)은 예비 분리 구조체(110p)를 이룰 수 있다.
예비 분리 구조체들(110p)이 소자 분리막(ST) 상에 형성될 수 있다. 예비 분리 구조체들(110p)의 각각은 예비 바디부(110p_B), 한 쌍의 예비 제1 연장부들(110p_E1), 및 한 쌍의 예비 제2 연장부들(110p_E2)을 포함할 수 있다. 예비 바디부(110p_B)는 단일 확산 방지 영역들(SDBR)을 덮으며 동일한 활성 패턴(AP)에 포함된 제1 및 제2 서브 활성 패턴들(SAP1, SAP2) 사이의 소자 분리막(ST) 상에 배치될 수 있다. 예비 바디부(110p_B)의 제2 방향(D2)으로의 폭(W3)은 활성 패턴(AP)의 제2 방향(D2)으로의 폭(W2)보다 클 수 있다. 예비 제1 연장부들(110p_E1)은 제1 서브 활성 핀(SAF1)의 제1 방향(D1)으로 연장되는 양 측벽들을 따라 각각 연장될 수 있다. 예비 제2 연장부들(110p_E2)은 제2 서브 활성 핀(SAF2)의 제1 방향(D1)으로 연장되는 양 측벽들을 따라 각각 연장될 수 있다. 이에 따라, 평면적 관점에서, 예비 분리 구조체들(110p)의 각각은 H 모양을 가질 수 있다. 몇몇 실시예들에 따르면, 예비 분리 구조체들(110p)의 상면들은 활성 패턴들(AP)의 상면과 실질적으로 동일한 레벨을 가질 수 있다.
도 1, 및 도 8a 내지 도 8c를 참조하면, 희생 패턴들(SFP)의 각각의 양 측의 상기 활성 패턴들(AP)에 소스/드레인 영역들(SD)이 형성될 수 있다. 소스/드레인 영역들(SD)을 형성하는 것은 게이트 마스크 패턴들(GMP) 및 게이트 스페이서들(GSP)을 식각 마스크로 이용하여 활성 핀들(AF)을 식각함으로써 리세스 영역들(RR)을 형성하는 것, 리세스 영역들(RR)에 의해 노출된 활성 패턴들(AP)을 시드 층(seed layer)으로 하는 선택적 에피택시얼 성장(Selective Epitaxial Growth) 공정을 수행하는 것을 포함할 수 있다. 제1 및 제2 서브 활성 핀들(SAF1, SAF2)의 마주보는 단부들(즉, 단일 확산 방지 영역들(SDBR)에 인접하는 단부들)은 리세스 영역들(RR)에 의하여 제거될 수 있다. 이러한 제1 및 제2 서브 활성 핀들(SAF1, SAF2)의 마주보는 단부들이 제거되어 형성된 리세스 영역들(RR) 내에 성장된 소스/드레인 영역들(SD1, SD2)은 도 1, 및 도 2a를 참조하여 설명한 제1 및 제2 소스/드레인 영역들(SD1, SD2)과 실질적으로 동일한 형상을 가질 수 있다.
소스/드레인 영역들(SD)은 기판(100)과 다른 반도체 원소를 포함할 수 있다. 일 예로, 소스/드레인 영역들(SD)은 기판(100)의 반도체 원소의 격자 상수보다 크거나 작은 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 소스/드레인 영역들(SD)이 기판(100)과 다른 반도체 원소를 포함함으로써, 활성 핀들(AF)에 압축성 스트레인 또는 인장성 스트레인이 제공될 수 있다. 일 예로, 기판(100)이 실리콘 기판인 경우, P-채널 MOSFET 영역(PR) 내의 소스/드레인 영역들(SD)은 실리콘-게르마늄(SiGe) 또는 게르마늄을 포함할 수 있다. 이 경우, 활성 핀들(AF)에 압축성 스트레인을 제공할 수 있다. 다른 예로, 기판(100)이 실리콘 기판인 경우, N-채널 MOSFET 영역(NR) 내의 소스/드레인 영역들(SD)은 실리콘 카바이드(SiC)를 포함할 수 있다. 이 경우, 활성 핀들(AF)에 인장성 스트레인을 제공할 수 있다.
소스/드레인 영역들(SD)은 활성 패턴들(AP)의 제1 도전형과 다른 제2 도전형의 불순물로 도핑될 수 있다. 일 예로, 상기 제2 도전형의 불순물은 소스/드레인 영역들(SD)의 형성 시에 인-시츄(in-situ)로 도핑될 수 있다. 다른 예로, 소스/드레인 영역들(SD)의 형성 후, 소스/드레인 영역들(SD) 내에 제2 도전형의 불순물을 주입하는 이온 주입 공정이 수행될 수 있다.
리세스 영역들(RR)을 형성하는 공정에 의하여, 예비 분리 구조체들(110p)이 부분적으로 식각되어 분리 구조체들(110p)이 형성될 수 있다. 리세스 영역들(RR)을 형성하는 공정에서의 활성 핀들(AF)과 예비 분리 구조체들(110p)의 식각 선택비에 따라서 형성되는 분리 구조체들(110p)의 각각의 형상이 달라질 수 있다.
리세스 영역들(RR)을 형성하는 공정에서 활성 핀들(AF)과 예비 분리 구조체들(110p)의 식각 선택비가 높은 실시예에 따르면, 예비 분리 구조체들(110p)은 거의 식각되지 않을 수 있다. 이에 따라, 도 1, 도 2a 내지 도 2c, 도 3a, 및 도 3b를 참조하여 설명한 바와 같이, 분리 구조체들(110p)은 바디부(110_B) 및 제1 및 제2 연장부들(110_E1, 110_E2)을 포함할 수 있으며, 바디부(110_B)의 상면, 및 제1 및 제2 연장부들(110_E1, 110_E2)의 상면들은 활성 핀(AF)의 상면과 실질적으로 동일한 레벨을 가질 수 있다. 이러한 실시예에 따르면, 핀 스페이서들(FSP)도 거의 식각되지 않고 잔존할 수 있다.
리세스 영역들(RR)을 형성하는 공정에서 활성 핀들(AF)과 예비 분리 구조체들(110p)의 식각 선택비가 낮은 실시예에 따르면, 예비 분리 구조체들(110p)의 예비 제1 및 제2 연장부들(110p_E1, 110p_E2)은 제거되고, 바디부(110p_B)만이 잔존할 수 있다. 이에 따라, 도 4a 내지 도 4c를 참조하여 설명한 바와 같이, 분리 구조체들(110p)은 바디부(110_B)만을 포함할 수 있다. 바디부(110_B)의 상면의 레벨은 활성 핀들(AF)의 레벨보다 낮을 수 있다. 이러한 실시예에 따르면, 핀 스페이서들(FSP)도 제거될 수 있다.
상기 두 실시예 사이의 식각 선택비를 갖는 실시예에 따르면, 예비 분리 구조체들(110p)의 각각의 예비 바디부(110p_B), 및 예비 제1 및 제2 연장부들(110p_E1, 110p_E2)이 부분적으로 식각될 수 있다. 도 1, 도 2a 내지 도 2c, 도 3a, 및 도 3b를 참조하여 설명한 바와 같이, 분리 구조체들(110p)은 바디부(110_B) 및 제1 및 제2 연장부들(110_E1, 110_E2)을 포함할 수 있다. 이 경우, 제2 방향(D2)으로의 폭이 상대적으로 작은 예비 제1 및 제2 연장부들(110p_E1, 110p_E2)이 제2 방향으로의 폭이 상대적으로 큰 예비 바디부(110p_B)에 비해 더 많이 식각될 수 있다. 따라서, 바디부(110_B)의 상면, 및 제1 및 제2 연장부들(110_E1, 110_E2)의 상면들은 활성 핀(AF)의 상면보다 낮은 레벨을 가질 수 있으며, 제1 및 제2 연장부들(110_E1, 110_E2)의 상면들은 바디부(110_B)의 상면보다 낮은 레벨을 가질 수 있다. 이러한 실시예에 따르면, 핀 스페이서들(FSP)도 부분적으로 식각되어 활성 핀들(AF)보다 낮은 레벨의 상면들을 가질 수 있다.
이어서, 소스/드레인 영역들(SD)을 덮는 제1 층간 절연막(120)이 형성될 수 있다. 구체적으로, 제1 층간 절연막(120)은 기판(100)의 전면 상에 희생 패턴들(SFP) 및 게이트 마스크 패턴들(GMP)을 덮는 절연막을 형성함으로써 형성될 수 있다. 일 예로, 제1 층간 절연막(120)은 실리콘 산화막을 포함할 수 있으며, FCVD(Flowable Chemical Vapor Deposition) 공정에 의해 형성될 수 있다.
그 후, 희생 패턴들(SFP)의 상면들이 노출될 때까지 제1 층간 절연막(120)이 평탄화될 수 있다. 제1 층간 절연막(120)의 평탄화는 에치백(Etch Back) 공정 또는 화학적 기계적 연마(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다. 평탄화 공정으로 인해, 게이트 마스크 패턴들(GMP)이 제거되어 희생 패턴들(SFP)의 상면들이 노출될 수 있다. 상기 평탄화 공정으로 인하여, 게이트 스페이서들(GSP)의 상부들이 제거될 수 있다. 이에 따라, 제1 층간 절연막(120)의 상면은 희생 패턴들(SFP)의 상면들 및 게이트 스페이서들(GSP)의 상면들과 공면을 이룰 수 있다.
도 1, 및 도 9a 내지 도 9c를 참조하면, 희생 패턴들(SFP)이 게이트 구조체들로 대체될 수 있다. 상기 게이트 구조체들의 각각은 게이트 절연 패턴(GI), 게이트 전극(GE) 및 캐핑 패턴(CAP)을 포함할 수 있다.
먼저, 희생 패턴들(SFP)이 선택적으로 제거되어 게이트 트렌치들(GTR)이 형성될 수 있다. 게이트 트렌치들(GTR)에 의해 활성 핀들(AF)이 부분적으로 노출될 수 있다.
게이트 트렌치들(GTR)의 각각 내에 게이트 절연막(미도시)이 형성될 수 있다. 상기 게이트 절연막은 게이트 트렌치들(GTR)을 완전히 채우지 않도록 컨포말하게 형성될 수 있다. 상기 게이트 절연막은, 일 예로, 원자층 증착 공정에 의해 형성될 수 있다. 상기 게이트 절연막은 일 예로, 실리콘 산화물, 실리콘 산화질화물, 또는 실리콘 산화물보다 유전상수가 높은 고유전체을 포함할 수 있다.
상기 게이트 절연막 상에 게이트 트렌치들(GTR)을 채우는 게이트 전극막(미도시)이 형성될 수 있다. 상기 게이트 전극막은, 일 예로, 도핑된 반도체, 금속, 및 도전성 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 게이트 전극막은 화학 기상 증착 공정 또는 스퍼터링 공정과 같은 증착 공정에 의해 형성될 수 있다.
제1 층간 절연막(120)의 상면이 노출될 때까지 상기 게이트 전극막 및 상기 게이트 절연막을 평탄화하는 공정이 수행될 수 있다. 그 결과, 게이트 트렌치들(GTR)의 각각 내에 게이트 절연 패턴(GI) 및 게이트 전극(GE)이 국소적으로 형성될 수 있다. 상기 게이트 전극막 및 상기 게이트 절연막의 평탄화 공정은, 일 예로, 물리적 기계적 연마 공정을 이용하여 수행될 수 있다.
게이트 전극들(GE)의 상부들이 리세스되고, 게이트 전극들(GE) 상에 캐핑 패턴들(CAP)이 각각 형성될 수 있다. 구체적으로, 먼저 게이트 전극들(GE)의 상부들이 선택적 식각 공정으로 제거될 수 있다. 상기 식각 공정을 통하여, 상기 게이트 전극들(GE)의 상면들은 제1 층간 절연막(120)의 상면보다 낮아질 수 있다. 몇몇 실시예에 따르면, 게이트 전극들(GE)의 상부들이 리세스된 후, 게이트 전극(GE)의 상면보다 높은 레벨에 위치하는 게이트 절연 패턴(GI)의 일부분이 제거될 수 있다. 리세스된 상기 게이트 전극들(GE)의 상면들을 각각 덮는 캐핑 패턴들(CAP)이 형성될 수 있다. 캐핑 패턴들(CAP)은 게이트 전극들(GE)의 리세스된 영역들을 완전히 채우도록 형성될 수 있다. 캐핑 패턴들(CAP) 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄소 질화물(SiCN), 또는 실리콘 탄소 산화질화물(SiCON) 중 적어도 하나를 포함할 수 있다.
도 1, 및 도 2a 내지 도 2c를 다시 참조하면, 제1 층간 절연막(120) 및 캐핑 패턴들(CAP)을 덮는 제2 층간 절연막(122)이 형성될 수 있다. 제2 층간 절연막(122)은, 일 예로, 실리콘 산화막 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
이어서, 제1 층간 절연막(120), 및 제2 층간 절연막(122)을 관통하여 소스/드레인 영역들(SD)에 연결되는 콘택들(130)이 형성될 수 있다. 콘택들(130)은, 일 예로, 텅스텐과 같은 도전 물질을 포함할 수 있다. 기판(100) 상에 콘택들(130)에 전기적으로 연결되는 배선들(미도시)이 형성될 수 있다.
본 발명의 실시예들에 따르면, 동일한 활성 패턴(AP)에 포함된 제1 및 제2 서브 활성 패턴들(SAP1, SAP2)이 소자 분리막(ST)의 단일 확산 방지 영역(SDBR) 및 분리 구조체(110)의 단순한 구조에 의해 분리될 수 있다. 이러한 소자 분리막(ST) 및 분리 구조체(110)는, 상술한 바와 같이, 비교적 단순한 공정을 통하여 형성될 수 있다. 따라서, 본 발명의 실시예들에 따르면, 반도체 장치의 제조 비용이 낮아질 수 있다.
도 10은 본 발명의 실시예들에 따른 반도체 장치의 평면도이다. 도 11a는 도 10의 I-I'선, 및 II-II'선에 따른 단면도들이다. 도 11b는 도 10의 III-III'선, 및 IV-IV'선에 따른 단면도들이다. 도 11c는 도 10의 V-V'선에 따른 단면도이다. 도 1, 및 도 2a 내지 도 2c를 참조하여 설명한 반도체 장치와 실질적으로 동일한 구성에 대하여는 동일한 참조 번호들이 제공될 수 있으며, 중복되는 설명은 생략될 수 있다.
도 10, 및 도 11a 내지 도 11c를 참조하면, 반도체 장치는 기판(100), 활성 패턴들(AP), 소스/드레인 영역들(SD), 분리 구조체(115), 게이트 전극들(GE), 게이트 스페이서들(GSP), 게이트 절연 패턴들(GI), 캐핑 패턴들(CAP), 및 콘택들(130)을 포함할 수 있다. 기판(100), 활성 패턴들(AP), 게이트 전극들(GE), 게이트 스페이서들(GSP), 게이트 절연 패턴들(GI), 캐핑 패턴들(CAP), 및 콘택들(130)은 도 1, 및 도 2a 내지 도 2c를 참조하여 설명한 바와 실질적으로 동일할 수 있다. 이하에서는, 분리 구조체(115) 및 소스/드레인 영역들(SD)에 대하여 중점적으로 설명한다.
분리 구조체(115)는 단일 확산 방지 영역들(SDBR)을 덮으며 제1 방향(D1)에 교차하는(예를 들어, 직교하는) 제2 방향(D2)으로 연장될 수 있다. 제1 방향(D1)은 활성 패턴들(AP)의 각각이 연장되는 방향일 수 있다. 구체적으로, 분리 구조체(115)는 제2 방향(D2)으로 연장되는 분리 패턴(117) 및 분리 패턴(117)의 양 측벽들 상에 제공되는 한 쌍의 분리 스페이서들(119)을 포함할 수 있다. 분리 구조체(115)의 하면은 단일 확산 방지 영역들(SDBR)의 상면들과 접할 수 있다.
분리 패턴(117)의 적어도 일부는 제3 트렌치(T3) 내에 제공될 수 있다. 분리 패턴(117)은 단일 확산 방지 영역들(SDBR)의 상면들을 적어도 부분적으로 덮으며 제2 방향(D2)으로 연장될 수 있다. 몇몇 실시예들에 따르면, 도 10 및 도 11a에 도시된 바와 같이, 분리 패턴(117)의 제1 방향(D1)으로의 폭(117_W)은 제3 트렌치(T3)의 제1 방향(D1)으로의 폭(T3_W)보다 작을 수 있다. 이러한 실시예들에 따르면, 분리 패턴(117)은 제1 및 제2 서브 활성 핀들(SAF1, SAF2) 사이에 위치하며 제2 방향(D2)으로 연장될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 다른 실시예들에 따르면, 도 10 및 도 11a에 도시된 바와 달리, 분리 패턴(117)의 제1 방향(D1)으로의 폭(117_W)은 제3 트렌치(T3)의 제1 방향(D1)으로의 폭(T3_W)은 실질적으로 동일하거나, 분리 패턴(117)의 제1 방향(D1)으로의 폭(117_W)은 제3 트렌치(T3)의 제1 방향(D1)으로의 폭(T3_W)보다 클 수 있다.
한 쌍의 분리 스페이서들(119)은 분리 패턴(117)의 양 측벽들 상에 각각 제공될 수 있으며, 제2 방향(D2)으로 연장될 수 있다. 한 쌍의 분리 스페이서들(119) 중에서 어느 하나는 제1 서브 활성 핀들(SAF1)의 상면들을 부분적으로 덮으며 제2 방향(D2)으로 연장될 수 있으며, 한 쌍의 분리 스페이서들(119) 중에서 나머지 하나는 제2 서브 활성 핀들(SAF2)의 상면들을 부분적으로 덮으며 제2 방향(D2)으로 연장될 수 있다.
몇몇 실시예들에 따르면, 도 10 및 도 11a에 도시된 바와 같이, 한 쌍의 분리 스페이서들(119) 중에서 어느 하나는 제1 서브 활성 핀들(SAF1)의 일 단부들을 덮을 수 있으며, 한 쌍의 분리 스페이서들(119) 중에서 나머지 하나는 제2 서브 활성 핀들(SAF2)의 일 단부들을 덮을 수 있다. 하지만, 본 발명이 이에 한정되는 것은 아니다.
분리 패턴(117)의 상면은 한 쌍의 분리 스페이서들(119)의 상면들과 공면을 이룰 수 있다. 나아가, 분리 구조체(115)의 상면은 활성 패턴들(AP) 및 소스/드레인 영역들(SD)을 덮는 제1 층간 절연막(120)의 상면과 공면을 이룰 수 있다.
분리 패턴(117)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄소 질화물(SiCN), 또는 실리콘 탄소 산화질화물(SiCON)을 포함할 수 있다. 몇몇 실시예들에 따르면, 분리 패턴(117)은 다중막(multi-layer)으로 제공될 수 있다. 분리 스페이서들(119)은 게이트 스페이서들(GSP)과 동일한 물질로 이루어질 수 있다. 예를 들어, 분리 스페이서들(119)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄소 질화물(SiCN), 또는 실리콘 탄소 산화질화물(SiCON)을 포함할 수 있다.
게이트 전극들(GE)의 각각의 양 측의 상기 활성 패턴들(AP)에 소스/드레인 영역들(SD)이 제공될 수 있다.
몇몇 실시예들에 따르면, 도 11a 및 도 11c에 도시된 바와 같이, 소스/드레인 영역들(SD)의 각각은 활성 패턴들(AP)을 시드로 하여 성장된 에피택시얼 층일 수 있으며, 이에 따라 결정 구조를 가질 수 있다. 이러한 실시예들에서, 활성 패턴들(AP)은 게이트 전극들(GE)의 양 측에서 리세스 영역들을 가질 수 있고, 소스/드레인 영역들(SD)은 상기 리세스 영역들에 각각 제공될 수 있다. P-채널 MOSFET 영역(PR) 내의 소스/드레인 영역들(SD)은 활성 패턴(AP)에 압축성 스트레인(compressive strain)을 유발할 수 있도록 구성될 수 있고, N-채널 MOSFET 영역(NR) 내의 소스/드레인 영역들(SD)은 활성 패턴(AP)에 인장성 스트레인(tensile strain)을 유발할 수 있도록 구성될 수 있다. 일 예로, 활성 패턴들(AP)이 실리콘(Si)을 포함하는 경우, P-채널 MOSFET 영역(PR) 내의 소스/드레인 영역들(SD)은 실리콘 게르마늄(SiGe)을 포함할 수 있고, N-채널 MOSFET 영역(NR) 내의 소스/드레인 영역들(SD)은 실리콘 카바이드(SiC)를 포함할 수 있다. 일 실시예에 따르면, 소스/드레인 영역들(SD)의 상면의 레벨은 활성 패턴(AP)의 상면의 레벨보다 높을 수 있다. P-채널 MOSFET 영역(PR) 내의 소스/드레인 영역들(SD)은 p형 불순물을 포함할 수 있고, N-채널 MOSFET 영역(NR) 내의 소스/드레인 영역들(SD)은 n형 불순물을 포함할 수 있다.
다른 실시예들에 따르면, 도 11a 및 도 11c에 도시된 바와 달리, 소스/드레인 영역들(SD)은 게이트 전극들(GE)의 각각의 양 측의 활성 핀들(AF) 내에 제공되는 불순물 영역들일 수 있다. 이러한 실시예들에서, P-채널 MOSFET 영역(PR) 내의 소스/드레인 영역들(SD)은 p형 불순물 영역들일 수 있고, N-채널 MOSFET 영역(NR) 내의 소스/드레인 영역들(SD)은 n형 불순물 영역들일 수 있다.
본 발명의 실시예들에 따르면, 동일한 활성 패턴(AP)에 포함된 제1 및 제2 서브 활성 패턴들(SAP1, SAP2)이 소자 분리막(ST)의 단일 확산 방지 영역(SDBR) 및 분리 구조체(115)의 단순한 구조에 의해 분리될 수 있다.
도 12a, 도 13a, 도 14a, 도 15a, 및 도 16a는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 평면도들이다. 도 12b, 도 13b, 도 14b, 도 15b, 및 도 16b는 각각 도 12a, 도 13a, 도 14a, 도 15a, 및 도 16a의 I-I'선 및 II-II'선에 따른 단면도들이다. 도 12c, 도 13c, 도 14c, 도 15c, 및 도 16c는 각각 도 12a, 도 13a, 도 14a, 도 15a, 및 도 16a의 III-III'선 및 IV-IV'선에 따른 단면도들이다. 도 12d, 도 13d, 도 14d, 도 15d, 및 도 16d는 각각 도 12a, 도 13a, 도 14a, 도 15a, 및 도 16a의 V-V'선에 따른 단면도들이다. 도 1, 도 2a 내지 도 2c, 도 3a, 및 도 3b를 참조하여 설명한 반도체 장치, 또는 도 10, 및 도 11a 내지 도 11c를 참조하여 설명한 반도체 장치와 실질적으로 동일한 구성들에 대하여는 동일한 참조 번호들이 제공될 수 있으며, 중복되는 설명은 생략될 수 있다.
도 12a 내지 12d를 참조하면, 도 5a 내지 도 5d를 참조하여 설명한 바와 동일한 방법으로, 기판(100) 상부에 트렌치들(T1, T2, T3, T4)이 형성될 수 있다. 트렌치들(T1, T2, T3, T4)에 의해, 활성 영역들(PR, NR) 및 제1 방향(D1)으로 연장되는 활성 패턴들(AP)이 정의될 수 있다. 활성 패턴들(AP)의 각각은 제1 방향(D1)으로 서로 이격하는 제1 내지 제3 서브 활성 패턴들(SAP1, SAP2, SAP3)을 포함할 수 있다.
제1 내지 제4 트렌치들(T1, T2, T3, T4)의 일부(즉, 하부)를 채우는 소자 분리막(ST)이 형성될 수 있다. 소자 분리막(ST)에 의해 활성 패턴들(AP)의 상부들(이하, 활성 핀들(AF))이 노출될 수 있다. 활성 핀(AF)들의 각각은 제1 내지 제3 서브 활성 패턴들(SAP1, SAP2, SAP3)에 각각 포함되는 제1 내지 제3 서브 활성 핀들(SAF1, SAF2, SAF3)을 포함할 수 있다. 소자 분리막(ST)은 단일 확산 방지 영역들(SDBR) 및 이중 확산 방지 영역들(DDBR)을 포함할 수 있다. 단일 확산 방지 영역들(SDBR)의 각각은 동일한 활성 패턴(AP)에 포함된 제1 및 제2 서브 활성 패턴들(SAP1, SAP2) 사이의 소자 분리막(ST) 부분일 수 있으며, 이중 확산 방지 영역들(DDBR)의 각각은 동일한 활성 패턴(AP)에 포함된 제2 및 제3 서브 활성 패턴들(SAP2, SAP3) 사이의 소자 분리막(ST) 부분일 수 있다.
제2 방향(D2)으로 각각 연장되고, 제1 방향(D1)으로 서로 이격되는 제1 및 제2 희생 패턴들(SFP1, SFP2)이 형성될 수 있다. 제1 희생 패턴들(SFP1)은 활성 핀들(AF)을 가로지르도록 형성될 수 있다. 제1 희생 패턴들(SFP1) 중 어느 두 개는 이중 확산 방지 영역들(DDBR)을 가로지르도록 형성될 수 있다. 제2 희생 패턴(SFP2)은 단일 확산 방지 영역들(SDBR)을 가로지르도록 형성될 수 있다. 제2 희생 패턴(SFP2)의 제1 방향(D1)으로의 폭(SFP2_W)는 제3 트렌치(T3)의 제1 방향(D1)으로의 폭(T3_W)보다 작을 수 있다. 이에 따라, 몇몇 실시예들에 따르면, 제2 희생 패턴(SFP2)은 제1 및 제2 서브 활성 핀들(SAF1, SAF2) 사이에 형성되되, 단일 확산 방지 영역들(SDBR)의 상면들을 부분적으로 노출할 수 있다. 제1 및 제2 희생 패턴들(SFP1, SFP2)을 형성하는 것은 기판(100)의 전면을 덮는 희생막(미도시)을 형성하는 것, 상기 희생막 상에 게이트 마스크 패턴들(GMP)을 형성하는 것, 게이트 마스크 패턴들(GMP)을 식각 마스크로 이용하여 상기 희생막을 패터닝하는 것을 포함할 수 있다. 상기 희생막은, 일 예로, 폴리 실리콘을 포함할 수 있다. 게이트 마스크 패턴들(GMP)은, 일 예로, 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다.
기판(100) 상에, 소자 분리막(ST), 활성 패턴들(AP), 및 제1 및 제2 희생 패턴들(SFP1, SFP2)을 컨포말하게(conformally) 덮는 스페이서막(SPL)이 형성될 수 있다. 다른 구성 요소들을 명확히 나타내기 위하여, 도 12a에서 스페이서막(SPL)은 생략되어 있다. 제1 및 제2 서브 활성 핀들(SAF1, SAF2)의 각각과 제2 희생 패턴(SFP2) 사이에 빈 공간이 존재하는 경우, 스페이서막(SPL)은 상기 빈 공간을 채우도록 형성될 수 있다. 스페이서막(SPL)은, 일 예로, 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄소 질화물(SiCN), 또는 실리콘 탄소 산화질화물(SiCON)을 포함할 수 있다.
도 13a 내지 도 13d를 참조하면, 스페이서막(SPL)을 이방성 식각 함으로써, 게이트 스페이서들(GSP), 분리 스페이서들(119), 및 핀 스페이서들(FSP)이 형성될 수 있다. 게이트 스페이서들(GSP)은 제1 희생 패턴들(SFP1)의 양 측벽들 상에 형성될 수 있으며, 분리 스페이서들(119)은 제2 희생 패턴(SFP2)의 양 측벽들 상에 형성될 수 있다. 핀 스페이서들(FSP)은 희생 패턴들(SFP)에 의해 노출된 활성 핀들(AF)의 양 측벽들 상에 형성될 수 있다.
제1 및 제2 희생 패턴들(SFP1, SFP2)의 각각의 양 측의 활성 패턴들(AP)에 소스/드레인 영역들(SD)이 형성될 수 있다. 소스/드레인 영역들(SD)을 형성하는 것은 게이트 마스크 패턴들(GMP) 및 게이트 스페이서들(GSP)을 식각 마스크로 이용하여 활성 핀들(AF)을 식각함으로써 리세스 영역들(RR)을 형성하는 것, 리세스 영역들(RR)에 의해 노출된 활성 패턴들(AP)을 시드 층(seed layer)으로 하는 선택적 에피택시얼 성장(Selective Epitaxial Growth) 공정을 수행하는 것을 포함할 수 있다.
소스/드레인 영역들(SD)은 기판(100)과 다른 반도체 원소를 포함할 수 있다. 일 예로, 소스/드레인 영역들(SD)은 기판(100)의 반도체 원소의 격자 상수보다 크거나 작은 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 소스/드레인 영역들(SD)이 기판(100)과 다른 반도체 원소를 포함함으로써, 활성 핀들(AF)에 압축성 스트레인 또는 인장성 스트레인이 제공될 수 있다. 일 예로, 기판(100)이 실리콘 기판인 경우, P-채널 MOSFET 영역(PR) 내의 소스/드레인 영역들(SD)은 실리콘-게르마늄(SiGe) 또는 게르마늄을 포함할 수 있다. 이 경우, 활성 핀들(AF)에 압축성 스트레인을 제공할 수 있다. 다른 예로, 기판(100)이 실리콘 기판인 경우, N-채널 MOSFET 영역(NR) 내의 소스/드레인 영역들(SD)은 실리콘 카바이드(SiC)를 포함할 수 있다. 이 경우, 활성 핀들(AF)에 인장성 스트레인을 제공할 수 있다.
소스/드레인 영역들(SD)은 활성 패턴들(AP)의 제1 도전형과 다른 제2 도전형의 불순물로 도핑될 수 있다. 일 예로, 상기 제2 도전형의 불순물은 소스/드레인 영역들(SD)의 형성 시에 인-시츄(in-situ)로 도핑될 수 있다. 다른 예로, 소스/드레인 영역들(SD)의 형성 후, 소스/드레인 영역들(SD) 내에 제2 도전형의 불순물을 주입하는 이온 주입 공정이 수행될 수 있다.
리세스 영역들(RR)을 형성하는 공정에 의하여, 핀 스페이서들(FSP)이 적어도 부분적으로 식각될 수 있다. 몇몇 실시예들에 따르면, 도 13b에 도시된 바와 같이, 핀 스페이서들(FSP)은 잔존하되, 핀 스페이서들(FSP)의 상면들의 레벨이 활성 핀들(AF)의 상면들의 레벨보다 낮아질 수 있다. 다른 실시예들에 따르면, 도 13b에 도시된 바와 달리, 핀 스페이서들(FSP)이 제거될 수 있다.
이어서, 소스/드레인 영역들(SD)을 덮는 제1 층간 절연막(120)이 형성될 수 있다. 제1 층간 절연막(120)을 형성하는 것은 희생 패턴들(SFP) 및 게이트 마스크 패턴들(GMP)을 덮는 절연막을 형성하는 것, 및 희생 패턴들(SFP)의 상면들이 노출될 때까지 상기 절연막을 평탄화하는 것을 포함할 수 있다.
도 14a 내지 도 14d를 참조하면, 제2 희생 패턴(SFP2)을 선택적으로 제거하여 분리 스페이서들(119) 사이에 갭 영역(116)이 형성될 수 있다. 갭 영역(116)을 형성하는 것은 제1 층간 절연막(120) 상에 제2 희생 패턴(SFP2)을 노출하는 마스크 패턴(MP)을 형성하는 것, 및 제2 희생 패턴(SFP2)을 선택적으로 식각하는 것을 포함할 수 있다. 갭 영역(116)에 의해, 단일 확산 방지 영역들(SDBR)이 노출될 수 있다.
도 15a 내지 도 15d를 참조하면, 갭 영역(116)을 채우는 분리 패턴(117)이 형성될 수 있다. 분리 패턴(117)을 형성하는 것은 갭 영역(116)을 채우는 분리막(미도시)을 형성하는 것, 및 제1 희생 패턴들(SFP1) 상면들이 노출될 때까지 상기 분리막을 평탄화하는 것을 포함할 수 있다. 상기 분리막을 평탄화하는 공정에 의하여 분리 스페이서들(119)의 상부 및 제1 층간 절연막(120)의 상부가 함께 평탄화될 수 있으며, 이에 따라 분리 패턴(117)의 상면, 분리 스페이서들(119)의 상면들, 및 제1 층간 절연막(120)의 상면은 공면을 이룰 수 있다. 상기 분리막은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄소 질화물(SiCN), 또는 실리콘 탄소 산화질화물(SiCON)을 포함할 수 있다. 몇몇 실시예들에 따르면, 상기 분리막은 다중막(multi-layer)으로 형성될 수 있다.
분리 패턴(117) 및 분리 패턴(117)의 양 측벽 상의 분리 스페이서들(119)은 분리 구조체(115)로 정의될 수 있다. 분리 구조체(115)는 단일 확산 방지 영역들(SDBR)을 덮으며 제2 방향(D2)으로 연장될 수 있다.
도 16a 내지 도 16d를 참조하면, 제1 희생 패턴들(SFP1)이 게이트 구조체들로 대체될 수 있다. 상기 게이트 구조체들의 각각은 게이트 절연 패턴(GI), 게이트 전극(GE) 및 캐핑 패턴(CAP)을 포함할 수 있다. 제1 희생 패턴들(SFP1)을 게이트 구조체들로 대체하는 것은, 도 1, 및 도 9a 내지 도 9c를 참조하여 설명한 희생 패턴들(SFP)을 게이트 구조체들로 대체하는 것과 실질적으로 동일할 수 있다.
도 10, 및 도 11a 내지 도 11c를 다시 참조하면, 제1 층간 절연막(120) 및 캐핑 패턴들(CAP)을 덮는 제2 층간 절연막(122)이 형성될 수 있다. 제2 층간 절연막(122)은, 일 예로, 실리콘 산화막 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다.
이어서, 제1 층간 절연막(120), 및 제2 층간 절연막(122)을 관통하여 소스/드레인 영역들(SD)에 연결되는 콘택들(130)이 형성될 수 있다. 콘택들(130)은, 일 예로, 텅스텐과 같은 도전 물질을 포함할 수 있다. 기판(100) 상에 콘택들(130)에 전기적으로 연결되는 배선들(미도시)이 형성될 수 있다.
본 발명의 실시예들에 따르면, 동일한 활성 패턴(AP)에 포함된 제1 및 제2 서브 활성 패턴들(SAP1, SAP2)이 소자 분리막(ST)의 단일 확산 방지 영역(SDBR) 및 분리 구조체(115)의 단순한 구조에 의해 분리될 수 있다. 이러한 소자 분리막(ST) 및 분리 구조체(115)는, 상술한 바와 같이, 비교적 단순한 공정을 통하여 형성될 수 있다. 따라서, 본 발명의 실시예들에 따르면, 반도체 장치의 제조 비용이 낮아질 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 기판 상에 제공되어, 제1 및 제2 서브 활성 패턴들을 정의하는 소자 분리막, 상기 제1 및 제2 서브 활성 패턴들은 제1 방향으로 연장되고 상기 제1 방향으로 서로 이격되는 것;
    상기 제1 및 제2 서브 활성 패턴들을 각각 가로지르는 제1 및 제2 게이트 전극들;
    상기 제1 및 제2 서브 활성 패턴들 사이의 상기 소자 분리막 상에 제공되는 분리 구조체; 및
    상기 제1 및 제2 게이트 전극들의 각각의 양 측에 제공되는 게이트 스페이서들을 포함하되,
    상기 소자 분리막은 상기 제1 및 제2 서브 활성 패턴들 사이의 상기 소자 분리막 부분으로 정의되는 확산 방지 영역(diffusion break region)을 포함하고,
    상기 분리 구조체는 상기 확산 방지 영역의 상면을 덮고,
    상기 게이트 스페이서들의 각각은 상기 소자 분리막과 이격하고,
    상기 게이트 스페이서들의 각각은 상기 분리 구조체와 동일한 물질을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 기판의 상부는:
    상기 제1 방향으로 나란히 연장되는 한 쌍의 제1 트렌치들; 및
    상기 한 쌍의 제1 트렌치들을 가로지르는 제2 트렌치를 포함하되,
    상기 소자 분리막은 상기 한 쌍의 제1 트렌치들 및 상기 제2 트렌치의 하부들을 채우는 반도체 장치.
  3. 제2 항에 있어서,
    상기 제2 트렌치의 상기 제1 방향으로의 폭은 상기 게이트 전극들의 상기 제1 방향으로의 폭의 두 배보다 작은 반도체 장치.
  4. 제2 항에 있어서,
    상기 제2 트렌치의 바닥면은 상기 제1 트렌치들의 바닥면들보다 낮은 레벨을 갖는 반도체 장치.
  5. 제1 항에 있어서,
    상기 분리 구조체, 및 상기 제1 및 제2 서브 활성 패턴들을 덮는 층간 절연막을 더 포함하되,
    상기 층간 절연막과 상기 확산 방지 영역은 상기 분리 구조체를 사이에 두고 서로 이격하는 반도체 장치.
  6. 제1 항에 있어서,
    일 단면적 관점에서, 상기 분리 구조체의 상면은 볼록하게 굴곡진 모양을 갖는 반도체 장치.
  7. 제1 항에 있어서,
    상기 분리 구조체의 상면은 상기 제1 및 제2 서브 활성 패턴들의 상면들과 동일한 레벨을 갖거나, 상기 제1 및 제2 서브 활성 패턴들의 상기 상면들보다 낮은 레벨을 갖는 반도체 장치.
  8. 제1 항에 있어서,
    상기 분리 구조체의 하면은 상기 확산 방지 영역의 상면과 접하는 반도체 장치.
  9. 제1 항에 있어서,
    상기 분리 구조체의 상기 제1 방향에 교차하는 제2 방향으로의 폭은 상기 제1 및 제2 서브 활성 패턴들의 각각의 상기 제2 방향으로의 폭보다 큰 반도체 장치.
  10. 제1 항에 있어서,
    상기 제1 게이트 전극과 상기 분리 구조체 사이의 상기 제1 서브 활성 패턴 상에 제공되는 제1 소스/드레인 영역; 및
    상기 제2 게이트 전극과 상기 분리 구조체의 사이의 상기 제2 서브 활성 패턴 상에 제공되는 제2 소스/드레인 영역을 더 포함하고,
    상기 제1 소스/드레인 영역은 제1 경사면을 가지고, 상기 제2 소스/드레인 영역은 제2 경사면을 가지되,
    상기 제1 및 제2 경사면들은 상기 분리 구조체에 가까울수록 낮아지는 반도체 장치.
  11. 제10 항에 있어서,
    상기 제1 및 제2 소스/드레인 영역들의 각각은 결정 구조를 포함하고,
    상기 제1 및 제2 경사면들은 (111) 결정면을 갖는 반도체 장치.
  12. 제1 항에 있어서,
    상기 제1 게이트 전극과 상기 분리 구조체 사이의 상기 제1 서브 활성 패턴 상에 제공되는 제1 소스/드레인 영역; 및
    상기 제2 게이트 전극과 상기 분리 구조체의 사이의 상기 제2 서브 활성 패턴 상에 제공되는 제2 소스/드레인 영역을 더 포함하되,
    상기 제1 및 제2 서브 활성 패턴들 사이의 상기 소자 분리막 상의 상기 분리 구조체 부분은 바디부로 정의되고,
    상기 분리 구조체는:
    상기 바디부로부터 돌출되어 상기 제1 방향으로 연장되며, 상기 제1 소스/드레인 영역의 양 측벽들에 각각 접하는 한 쌍의 제1 연장부들; 및
    상기 바디부로부터 돌출되어 상기 제1 방향으로 연장되며, 상기 제2 소스/드레인 영역의 양 측벽들에 각각 접하는 한 쌍의 제2 연장부들을 더 포함하는 반도체 장치.
  13. 제12 항에 있어서,
    평면적 관점에서, 상기 분리 구조체는 H 모양을 갖는 반도체 장치.
  14. 제12 항에 있어서,
    상기 제1 연장부들은 상기 제1 게이트 전극의 일 측벽까지 연장되고,
    상기 제2 연장부들은 상기 제2 게이트 전극의 일 측벽까지 연장되는 반도체 장치.
  15. 제14 항에 있어서,
    상기 제1 게이트 전극의 상기 일 측벽 상의 제1 게이트 스페이서; 및
    상기 제2 게이트 전극의 상기 일 측벽 상의 제2 게이트 스페이서를 더 포함하되,
    상기 제1 게이트 스페이서는 상기 제1 연장부들의 각각과 접하고,
    상기 제2 게이트 스페이서는 상기 제2 연장부들의 각각과 접하는 반도체 장치.
  16. 제1 항에 있어서,
    상기 분리 구조체는:
    상기 제1 방향에 교차하는 제2 방향으로 연장되는 분리 패턴; 및
    상기 분리 패턴의 양 측벽들 상에 제공되는 분리 스페이서들을 포함하는 반도체 장치.
  17. 제2 항에 있어서,
    상기 분리 구조체는 상기 제1 방향에 교차하는 제2 방향으로 연장되는 분리 패턴을 포함하고,
    상기 분리 패턴의 일부는 상기 제2 트렌치 내에 배치되는 반도체 장치.
  18. 제16 항에 있어서,
    상기 분리 스페이서들 중에서 어느 하나는 상기 제1 서브 활성 패턴의 상면을 부분적으로 덮고, 상기 분리 스페이서들 중에서 나머지 하나는 상기 제2 서브 활성 패턴의 상면을 부분적으로 덮는 반도체 장치.
  19. 제16 항에 있어서,
    상기 분리 패턴의 상면과 상기 분리 스페이서들의 상면들은 공면을 이루는 반도체 장치.
  20. 제19 항에 있어서,
    상기 제1 및 제2 서브 활성 패턴들을 덮는 층간 절연막을 더 포함하되,
    상기 분리 구조체의 상면과 상기 층간 절연막의 상면은 공면을 이루는 반도체 장치.
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