CN103247577A - 包括精细图案的半导体器件的制造方法 - Google Patents

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Abstract

本发明提供了一种制造半导体器件的方法。该方法包括：在半导体基板中形成有源线；形成大体横过有源线的接触线；形成大体横过有源线和接触线的线形蚀刻掩模图案；蚀刻被线形蚀刻掩模图案暴露的接触线以形成接触分离凹槽并形成大体保留在线形蚀刻掩模图案与有源线之间的交叉处的接触图案；蚀刻被接触分离凹槽暴露的有源线以形成有源分离凹槽，该有源分离凹槽将每个有源线大体分成多个有源图案；形成与有源图案实质上相交的栅极；以及形成电连接到接触图案的位线。

Description

包括精细图案的半导体器件的制造方法
技术领域
本公开的实施例涉及制造半导体器件的方法。另外，此公开的实施例涉及制造包括精细图案的半导体器件的方法。
随着半导体器件变得更加高度集成，已经不断地开发出实现精细且小的图案的各种方法。例如，随着诸如动态随机存取存储器（DRAM）的半导体存储器变得愈加集成，构成DRAM器件的存储单元的单元图案已经缩小到约30纳米或更小的最小特征尺寸。然而，利用采用单次曝光技术的光刻工艺难以形成具有约30纳米或更小的最小特征尺寸的精细图案。
背景技术
根据一般隔离技术，多条平行线形的掩模图案形成在基板上，线形图案的预定部分利用包括孔形开口图案的切割光掩模被蚀刻和去除，从而形成二维地布置在基板上的多个分离的有源掩模图案。例如，多个平行线形图案可以利用间隔体图案化技术形成在基板上，每个线形图案的预定部分可以利用具有孔形开口图案的切割光掩模而去除，从而形成多个孔图案，多个孔图案将每个线形图案分成多个分离的精细图案。
在利用具有孔形开口图案的切割光掩模制造精细图案的情况下，随着半导体器件的集成密度增大，孔形开口图案的尺寸不断地减小。因此，在成功地切割线形图案而在线形图案与切割光掩模之间没有任何未对准方面可能存在一些限制。在具有孔形开口图案的切割光掩模与基板上的线形图案未对准的情况下，精细图案的长度可能不均匀，半导体器件的可靠性和/或电特性劣化。
发明内容
实施例涉及具有精细图案的半导体器件的制造方法。
根据实施例，半导体器件的制造方法可包括：在半导体基板中形成第一隔离层以限定有源线；形成大体横过有源线的接触线和实质上填充接触线之间的间隔的第一层间绝缘层；形成大体横过有源线和接触线的线形蚀刻掩模图案；蚀刻被线形蚀刻掩模图案暴露的接触线以形成接触分离凹槽并形成大体保留在线形蚀刻掩模图案和有源线之间的交叉处的接触图案；蚀刻被接触分离凹槽暴露的所述有源线以形成有源分离凹槽，该有源分离凹槽将每个有源线大体分成多个有源图案；形成实质上填充有源分离凹槽的第三隔离层；形成与有源图案实质上相交的栅极；以及形成大体横过栅极的位线。
另外，根据实施例，半导体器件的制造方法可包括：在半导体基板中形成第一隔离层以限定有源线；形成大体横过有源线的虚设接触线和实质上填充虚设接触线之间的间隔的第一层间绝缘层；形成大体横过有源线和虚设接触线的线形蚀刻掩模图案；蚀刻被线形蚀刻掩模图案暴露的虚设接触线以形成接触分离凹槽并形成大体保留在线形蚀刻掩模图案和有源线之间的交叉处的虚设接触图案；蚀刻被接触分离凹槽暴露的有源线以形成有源分离凹槽，该有源分离凹槽将每个有源线大体分成多个有源图案；形成实质上填充所述有源分离凹槽的第三隔离层；形成与有源图案实质上相交的栅极；去除虚设接触图案以形成接触孔；形成实质上填充接触孔的接触图案；和形成连接到接触图案的位线。
根据另一实施例，半导体器件的制造方法可包括：在半导体基板中形成第一隔离层以在所述半导体基板的单元区中限定单元有源线并在半导体基板的外围电路区中限定外围有源区；形成大体横过单元有源线的接触线和实质上填充接触线之间的间隔并实质上覆盖外围电路区的第一层间绝缘层；在所述单元区中形成大体横过单元有源线并大体横过接触线的线形蚀刻掩模图案；蚀刻被线形蚀刻掩模图案暴露的接触线以形成接触分离凹槽并形成保留在线形蚀刻掩模图案与单元有源线之间的交叉处的接触图案；蚀刻被接触分离凹槽暴露的单元有源线以形成有源分离凹槽，该有源分离凹槽将每个单元有源线大体分成多个单元有源图案；形成填充有源分离凹槽的第三隔离层；形成与单元有源图案实质上相交的埋置栅极；在外围电路区中选择性去除第一层间绝缘层以实质上暴露外围有源区；实质上在包括暴露的外围有源区的外围电路区上形成第一外围栅极层；在包括第一外围栅极层的基板的整个表面上形成电连接到接触图案的位线层；以及图案化位线层和第一外围栅极层以在单元区中形成连接到接触图案的位线并在外围电路区中形成包括第一外围栅极和第二外围栅极的外围栅极，其中第一外围栅极是第一外围栅极层的一部分，所述第二外围栅极是位线层的一部分。
根据又一实施例，半导体器件的制造方法可包括：在半导体基板中形成第一隔离层以在半导体基板的单元区中限定单元有源线并在半导体基板的外围电路区中限定外围有源区；形成大体横过单元有源线的虚设接触线和实质上填充虚设接触线之间的间隔并实质上覆盖外围电路区的第一层间绝缘层；在单元区中形成大体横过单元有源线并大体横过虚设接触线的线形蚀刻掩模图案；蚀刻被线形蚀刻掩模图案暴露的虚设接触线以形成接触分离凹槽并形成实质上保留在线形蚀刻掩模图案与单元有源线之间的交叉处的虚设接触图案；蚀刻被接触分离凹槽暴露的单元有源线以形成有源分离凹槽，该有源分离凹槽将每个单元有源线大体分成多个单元有源图案；形成填充有源分离凹槽的第三隔离层；形成与单元有源图案实质上相交的埋置栅极；选择性去除虚设接触图案以形成接触孔；形成实质上填充接触孔的接触图案；在所述外围电路区中选择性去除第一层间绝缘层以实质上暴露外围有源区；在包括暴露的外围有源区的外围电路区上形成第一外围栅极层；在包括第一外围栅极层的基板的整个表面上形成电连接到接触图案的位线层；以及图案化位线层和第一外围栅极层以在单元区中形成连接到接触图案的位线并在外围电路区中形成包括第一外围栅极和第二外围栅极的外围栅极，其中第一外围栅极是第一外围栅极层的一部分，第二外围栅极是位线层的一部分。
最后，根据实施例，半导体器件的制造方法可包括：在半导体基板中形成有源线；形成实质上横过有源线的接触线；形成实质上横过有源线和接触线的线形蚀刻掩模图案；蚀刻被线形蚀刻掩模图案暴露的接触线以形成接触分离凹槽并形成实质上保留在线形蚀刻掩模图案与有源线之间的交叉处的接触图案；蚀刻被接触分离凹槽暴露的有源线以形成有源分离凹槽，该有源分离凹槽将每个有源线大体分成多个有源图案；形成与有源图案实质上相交的栅极；以及形成电连接到接触图案的位线。
附图说明
由于附图和伴随的详细说明，本发明构思的实施例将变得更明晰。
图1至34示出根据实施例的包括精细图案的半导体器件的制造方法的实例。
图35示出根据另一实施例的包括精细图案的半导体器件的制造方法的实例。
图36至58示出根据又一实施例的包括精细图案的半导体器件的制造方法的实例。
具体实施例
下文参考附图描述各种实施例。在不偏离本公开的精神和教导的情况下，多种不同的形式和实施例是可能的，因此本公开不应理解为限于在此阐述的实施例。而是，提供这些实例实施例使得本公开彻底和完整，并将向本领域技术人员传达本公开的范围。附图不必按比例，在有些情况下，为了清楚地示出实施例的特征，可以夸大比例。通篇说明书中，相同的参考标号或相同的参考指示符指代相同的元件。
在此参考平面图和截面图描述实施例，该平面图和截面图是理想化实施例（和中间结构）的示意图。这样，可以预期由于例如制造技术和/或公差引起的图示的形状的变化。因此，这些实施例不应解释为限于这里所示的特别区域形状，而可以解释为包括由于例如制造引起的形状的偏差。
在此说明书中，已经使用了具体术语。该术语用来描述本发明，而不是限定本发明的含义或限制本发明的范围。如这里所用，单数形式“所述”和“该”也旨在包括复数形式，除非上下文清楚地另外指示。还应进一步理解当在此使用时术语“具有”、“包括”和/或“包含”说明所述特征、步骤、操作、元件和/或构件的存在，但是不排出一个或更多其他特征、步骤、操作、元件、构件和/或其组的存在或添加。
可以理解当元件被称为“耦合到”、“连接到”或“响应于”另一元件，或者在另一元件“上”时，它可以直接耦合到、连接到、或响应于其他元件，或者直接在其他元件上，或可以存在中间的元件。相反，当元件被称为“直接耦合到”、“直接连接到”或“直接响应于”另一元件，或者“直接”在另一元件“上”时，则不存在中间元件。这里所用的术语“和/或”包括相关列举项目的一种或多种的任何和所有组合。
可以理解虽然术语第一、第二和第三在此可用来描述各种元件，但是这些元件应不受这些术语限制。这些术语只用于区分一个元件与其他元件。因此，在不偏离本发明的教导的情况下，以下讨论的第一元件可以被称为第二元件。
除非另有限定，这里使用的所有术语（包括技术和科学术语）的意思与这些实施例所属的领域的普通技术人员通常理解的意思相同。还可以进一步理解的是，诸如那些在通常使用的字典中限定的术语应被解释为的涵义与它们在相关技术的文本中的涵义一致，而不应解释为理想化或过于正式的意义，除非在这里明确地那么界定。
根据在此描述的实施例，用于将设置在基板上的线形图案分成多个精细图案的切割光掩模也可包括排列为与线形图案交叉的多个线形开口图案。因此，线形图案和切割光掩模之间的交叠余量（overlay margin）可增大以降低工艺故障。
图1至34示出根据实施例的包括精细图案的半导体器件的制造方法的实例。虽然结合动态随机存取存储器（DRAM）器件的单元有源区和位线接触描述本实施例，但是本发明构思也可以同样地适用于除DRAM器件之外的其他半导体器件或DRAM器件的其他层。
图1是单元布局图的实例，示出根据实施例的半导体器件（例如，DRAM器件）的单元区中的单元隔离结构。
参考图1，根据实施例的DRAM器件的单元隔离布局10可以包括限定单元有源区11的单元隔离区15，存储单元的单元晶体管可以设置在单元有源区11上。每个单元有源区11可以包括长轴（major axis）和短轴（minoraxis）。DRAM器件的单位单元可以设计为具有6F2的单元布局面积，从而增大DRAM器件的集成密度。单元布局面积6F2的特征“F”表示最小特征尺寸（MFS）。在6F2单元布局中，单元有源区11可以设置为使得单元有源区11的长轴不平行于具有x轴和y轴的正交座标系的x轴和y轴两者。例如，单元有源区11可设置为实质平行于以约18度的角度与y轴交叉的大体斜线（diagonal line）。
随着DRAM器件按比例缩小为具有约30纳米或更小的最小特征尺寸，可能难以使用光刻工艺的单次曝光技术将与单元有源区11对应的单元有源掩模图案直接转移到基板或晶片上而没有任何图案畸变。因此，为了最小化单元有源区11的图案畸变，多个大体平行的线形图案可以利用光掩模形成在基板上，线形图案的预定部分可以使用另一光掩模被切除以形成多个实质上精细的图案，用作对应于单元有源区11的单元有源掩模图案。
图2和图3示出在半导体基板100中形成隔离沟槽151和153的工艺步骤。
图2是平面图，示出单元有源线掩模布局20。如图2所示，将与图1的y轴交叉的每条斜线上的单元有源区11彼此连接可以提取出单元有源线掩模布局20。因此，单元有源线掩模布局20可包括多个实质平行的单元有源线图案21。单元有源线图案21之间的间隔区域25可对应于单元隔离区（图1的15）。
图3是截面图，示出在半导体基板100中形成隔离沟槽151和153的工艺步骤的实例。半导体基板100可以包括单元区和外围电路区，包括存储单元的单元电路集成在单元区中，控制单元电路的外围电路集成在外围区中。如果半导体器件是诸如上文所述的DRAM器件的半导体存储器件，那么诸如单元电容器和/或单元晶体管的存储单元元件可集成到单元区中，构成外围电路（例如，读出放大器、行解码器、和/或列解码器等）的外围电路元件（诸如外围晶体管）可以集成到外围电路区中。
图3是合并截面图，包括沿图2的线A-A’和B-B’的单元截面图以及外围电路截面图。参考图3，用于限定有源区的沟槽蚀刻掩模209可形成在半导体基板100上。
沟槽蚀刻掩模209可以形成为包括在单元区中的第一沟槽蚀刻掩模211和在外围电路区中的第二沟槽蚀刻掩模213。具体地，沟槽蚀刻掩模层和光致抗蚀剂层可以顺序形成在半导体基板100（例如硅基板）上。图2的单元有源线掩模布局20可以转移到单元区中的光致抗蚀剂层上，附加的掩模布局可转移到外围电路区中的光致抗蚀剂层上。光致抗蚀剂层可以利用显影工艺而图案化，利用图案化的光致抗蚀剂层作为蚀刻掩模可以蚀刻出沟槽蚀刻掩模层。然后，图案化的光致抗蚀剂层可以被去除。结果，沟槽蚀刻掩模209可以形成为包括在单元区中的第一沟槽蚀刻掩模211和在外围电路区中的第二沟槽蚀刻掩模213。利用精细图案形成技术（诸如适于形成线和间隔阵列的间隔体图案化技术（SPT））可以形成包括细线图案（例如，图2的单元有源线图案21）的第一沟槽蚀刻掩模211。
与单元区相比，外围电路区可以包括相对大尺寸的图案。因此，间隔体图案化技术（SPT）可不应用于外围电路区。也就是，第一沟槽蚀刻掩模211和第二沟槽蚀刻掩模213可以利用两个单独的曝光工艺独立地形成，从而将间隔体图案化技术（SPT）仅应用于单元区。在一些示范实施例中，具有线和间隔阵列的第一沟槽蚀刻掩模211可以利用双重图案化技术（DPT）、双重曝光技术（DET）、光刻-光刻-蚀刻（LLE）技术或光刻-蚀刻-光刻-蚀刻（LELE）技术取代间隔体图案化技术（SPT）而形成。
随后，半导体基板100可以利用沟槽蚀刻掩模209作为蚀刻掩模而被蚀刻，由此首先在单元区中形成第一隔离沟槽151且然后在外围电路区中形成第二隔离沟槽153。第一隔离沟槽151可以形成为限定与图2示出的单元有源线图案21对应的单元有源线111，第二沟槽153可以形成为限定外围有源区113。由线形第一沟槽151限定的每个单元有源线111的某些部分可以在后续的工艺中被切掉，由此形成多个精细图案，诸如图1示出的单元有源区11。相反，每个外围有源区113在后续的工艺中可不被切掉和/或不被分成多个精细图案。
图4和图5示出在半导体基板100中形成隔离层230的工艺步骤的实例。图4是示出在单元区中单元有源线111和第一隔离层231的阵列布局的平面图，图5是合并剖视图，包括沿图4的线A-A’和B-B’的单元截面图以及外围电路截面图。
参考图4和图5，沟槽衬垫210可以形成在第一沟槽151和第二沟槽153的底表面和侧壁上。沟槽衬垫210可以由绝缘层形成。沟槽衬垫210可以通过分别氧化第一沟槽151和第二沟槽153的底表面和侧壁而形成。例如，沟槽衬垫210可以通过分别热氧化第一沟槽151和第二沟槽153的底表面和侧壁而形成。也就是，沟槽衬垫210可以由热氧化物层形成。沟槽衬垫210可形成得薄。例如，沟槽衬垫210可以形成为约几埃约几十埃
Figure BDA00002328654600072
或约几百埃
Figure BDA00002328654600073
的厚度。
在形成沟槽衬垫210之后，隔离层230可以实质上形成在包括沟槽衬垫210的基板上。隔离层230例如是可形成为分别实质上填充第一沟槽151和第二沟槽153的绝缘层。为了用隔离层230实质填充第一沟槽151和比第一沟槽151宽的第二沟槽153两者，单元区中的隔离层230和外围电路区中的隔离层230可以形成为具有彼此不同的结构。
在实施例中，第一沟槽151可以用包括单层绝缘材料（诸如氮化硅层）的第一隔离层231填充，第二沟槽153可以用第一隔离层231填充，第一隔离层与第二沟槽153共形且实质形成在第二沟槽153中，第二隔离层233实质填充被第一隔离层231实质围绕的第二沟槽153。第二隔离层233可以由具有空隙填充性质的一般可流动的绝缘层（例如，旋涂电介质（SOD）层等）形成。因此，第二沟槽153可以用多层绝缘材料填充，而第一沟槽151可以用单层绝缘材料填充。也就是，第一隔离层231可以形成为填充第一沟槽151并且与第二沟槽153的底表面和侧壁共形且实质覆盖第二沟槽153的底表面和侧壁，第二隔离层233可以实质形成在第一隔离层231上以实质填充第二沟槽153，该第二沟槽153大体被第一隔离层231围绕。在第二隔离层233由旋涂电介质（SOD）层形成的情况下，SOD层可以利用退火工艺而密实，然后密实的SOD层（实质上，与密实的氧化硅层对应）可以被平坦化以分别形成第一隔离层231和第二隔离层233，填充第二沟槽153。可以执行平坦化工艺直到暴露出半导体基板100的分别实质上在第一沟槽151和第二沟槽153外侧的上表面。可替换的，平坦化工艺可以执行为使得第一隔离层231的一部分大体保留在半导体基板100的分别实质上在第一沟槽151和第二沟槽153外侧的上表面上，以大体保护半导体基板100。
第一隔离层231可以由关于层间绝缘层具有蚀刻选择性的绝缘材料形成，该层间绝缘层可以在后续工艺中形成在半导体基板100上。在实施例中，第一隔离层231可以由氮化硅层形成，以在层间绝缘层利用蚀刻工艺被图案化时作为蚀刻停止层和/或大体最小化施加到半导体基板100的蚀刻破坏。
再次参考图4，由第一隔离层231限定的每个单元有源线111可以在后续工艺中分成多个单元有源区11，如图1所示。也就是，每个单元有源线111可以包括单元有源区部分117和大体在单元有源区部分117之间的分离部分118或119。
通过在包括隔离层230的半导体基板上形成切割掩模图案（未示出），该切割掩模图案具有实质暴露单元有源线111的分离部分118或119的切割孔，并且利用切割掩模图案作为蚀刻掩模而选择性地蚀刻实质暴露的分离部分118或119以实质保持单元有源区部分117彼此分开，可以形成单元有源区11。
当在半导体基板上大体形成具有实质暴露分离部分118和119的切割孔的切割掩模图案时，可能存在一些形成切割掩模图案的困难。例如，随着半导体器件按比例缩小为具有约30纳米或更小的最小特征尺寸，分离部分118和119的节距尺寸会减少。因此，可能难以使用光刻工艺的单次曝光技术将暴露分离部分118或119的切割孔直接转移到半导体基板上而没有任何图案畸变。因此，为了克服单次曝光技术的缺点，利用两个光掩模的双重图案化技术（DPT）可以用于形成单元有源区11，最小化图案畸变。也就是，奇数的分离部分118（例如，第一分离部分）可由第一切割孔暴露，第一切割孔利用第一切割光掩模形成，偶数的分离部分119（第二分离部分）可由第二切割孔暴露，第二切割孔使用第二切割光掩模形成。
如上所述，诸如DPT的精细图案形成技术可采用两个分离的切割光掩模。因此，DPT可能需要两个分离的曝光步骤以及第一切割光掩模与第二切割光掩模之间的精细对准，由此增大制造成本和工艺失效可能性。结果，切割孔的均匀性（uniformity）可能被劣化从而导致单元有源区部分117的长度不均匀，单元有源区部分117（例如，单元有源区11）与在后续工艺中要形成的埋置栅线和/或位线之间的交叠余量（例如，对准余量）也可能减小。
本发明构思可提供选择性去除分离部分118和119甚至不使用包括对应于暴露分离部分118和119的切割孔的孔形开口图案的切割光掩模的方法。
图6和图7示出用于在第一层间绝缘层310中形成线形接触凹槽330的工艺步骤的实例。图6是示出在单元区中的线形接触凹槽330的阵列布局的平面图，图7是合并截面图，包括沿图6的线A-A’和B-B’的单元截面图以及外围电路截面图。
参考图6和图7，在对实质上分别填充第一沟槽151和第二沟槽153的隔离层230进行平坦化之后，第一层间绝缘层310可以大体形成在半导体基板100上。第一层间绝缘层310可以形成为包括相对于第一隔离层231具有蚀刻选择性的绝缘材料（例如，氧化硅层）。当第一层间绝缘层310在后续工艺中可能被蚀刻和图案化时，这可以用于防止单元区中的第一隔离层231被过蚀刻或被损坏。
在形成第一层间绝缘层310之后，第一层间绝缘层310可以蚀刻为在单元区中形成多个线形接触凹槽330。线形接触凹槽330可以形成为实质上横过（cross over）单元有源线111。线形接触凹槽330的布局可以从图4示出的单元有源线111的布局提取出。也就是，单元有源线111的分离部分118和119可以被连接以产生与单元有源线111实质相交的大体斜线，连接分离部分118和119的斜线可以变成与图6示出的线形接触凹槽330对应的大体线形的矩形图案。线形接触凹槽330可包括奇数凹槽和偶数凹槽。线形接触凹槽330的奇数凹槽可以形成为大体暴露第一分离部分118，线形接触凹槽330的偶数凹槽可以形成为大体暴露第二分离部分119。
线形接触凹槽330可形成为在与单元有源线111相交的方向上延伸，如图6所示。因此，线形接触凹槽330可以形成为横过单元有源区部分117的中心部分。例如，线形接触凹槽330可以形成为大体暴露出单元有源区部分117的中心部分。单元有源区部分117的暴露的中心部分可对应于位线接触区115。
为了在单元区中形成线形接触凹槽330，可以制造具有图6的布局的切割光掩模，并且第一层间绝缘层310可以利用使用切割光掩模的曝光工艺和蚀刻工艺而被图案化。
图8和图9示出在线形接触凹槽330中形成接触线430的工艺步骤。图8是示出在单元区中的接触线430的阵列布局的平面图，图9是合并截面图，包括沿图8的线A-A’和B-B’的单元截面图以及外围电路截面图。
参考图8和图9，间隔体绝缘层可以与包括线形接触凹槽330的半导体基板共形并且位于其上。间隔体绝缘层可被各向异性蚀刻以在线形接触凹槽330的侧壁上形成第一间隔体431并且大体暴露出位线接触区115和分离部分118及119。随后，导电层可以实质沉积在包括第一间隔体431的基板上，导电层可以被平坦化以在各线形接触凹槽330中形成接触线430。导电层可以利用化学机械抛光（CMP）工艺而平坦化。导电层可以形成为包括掺杂多晶硅层和/或金属层（例如，钨（W）层或氮化钛（TiN）层等等）。
图10和图11示出形成接触分离掩模图案450的工艺步骤。图10是示出在单元区中的接触分离掩模图案450的阵列布局的平面图，图11是合并截面图，包括沿图10的线A-A’和B-B’的单元截面图以及外围电路截面图。
参考图10和图11，接触分离掩模图案450（例如，线形蚀刻掩模图案）可以大体形成在包括接触线430（见图8）的基板上。接触分离掩模图案450可以形成为在与接触线430相交的方向上延伸。例如，接触分离掩模图案450可以形成为垂直或大体垂直于接触线430。接触分离掩模图案450的布局可以从图8示出的接触线430的布局提取出和/或产生。也就是，位线接触区115（见图7）可以被连接以产生以直角或大体直角与接触线430相交的斜线或大体斜线，连接位线接触区115的实质斜线可以变成图10示出的与接触分离掩模图案450对应的线形的矩形图案或实质矩形图案。
为了形成接触分离掩模图案450，绝缘层可以形成为大体覆盖第一层间绝缘层310和接触线430（见图9），绝缘层可以利用使用具有接触分离掩模图案450的布局的光掩模的光刻工艺和蚀刻工艺而图案化。接触分离掩模图案450可以由相对于半导体基板100（例如，硅基板）、接触线430（例如，掺杂多晶硅层）和第一层间绝缘层310（例如氧化硅层）具有蚀刻选择性的绝缘材料形成。例如，接触分离掩模图案450可以形成为包括氮化硅层等。
接触线430（见图9）可以利用接触分离掩模图案450作为蚀刻掩模被蚀刻。施加于接触线430的蚀刻工艺可选择性去除接触线430的被接触分离掩模图案450暴露的部分，这是因为接触分离掩模图案450具有相对于接触线430的蚀刻选择性。施加于接触线430的蚀刻工艺可以利用干蚀刻工艺执行。虽然利用接触分离掩模图案450作为蚀刻掩模来蚀刻接触线430，但是第一层间绝缘层310（例如，氧化硅层）不会被过蚀刻，这是因为第一层间绝缘层310（例如，氧化硅层）具有相对于接触线430的蚀刻选择性。由于施加于接触线430的暴露部分的蚀刻工艺，导致接触图案435可以形成在各位线接触区115（见图8）上且接触分离凹槽433可以实质形成在接触图案435之间，该接触图案435设置在每个线形接触凹槽（见图8和图9的330）中。接触图案435可以大体位于各个位线接触区115上，由此用作将位线接触区115电连接到后续工艺中要形成的位线的位线接触。
接触图案435可以通过采用大体与接触线430相交的线形接触分离掩模图案450作为蚀刻掩模来蚀刻接触线430而形成。因此，即使接触图案435的节距尺寸可能减小，接触图案435也可最小化图案畸变地或没有任何图案畸变地更容易地形成。
在采用具有与接触图案435大体对应的岛形图案的光掩模形成接触图案435情况下，大体的岛形掩模图案可以取代线形接触分离掩模图案450而形成在基板上。在该情况下，如果相邻的接触图案435之间的间隔减小，则接触图案435可能非均匀地形成，具有图案畸变。因此，可能难以使用光刻工艺的单次曝光技术将光掩模的岛形图案直接转移到基板上而没有任何图案畸变。
为了克服单次曝光技术的缺点，利用两个单独光掩模的双重图案化技术（DPT）可以用于形成具有最小化图案畸变的接触图案435。因此，DPT可能需要两个单独的曝光步骤以及采用两个单独的光掩模执行的两个光刻工艺之间的精细的对准，由此增加了制造成本和工艺失效可能性。然而，根据本发明构思，接触图案435可以利用具有对应于线形接触分离掩模图案450（该线形接触分离掩模图案450实质与接触线430相交）的单个光掩模大体均匀地形成而没有图案畸变，如上所述。因此，能够克服双重图案化技术（DPT）的缺点。
图12和图13示出形成有源分离凹槽143的工艺步骤。图12是示出在单元区中的有源分离凹槽143的阵列布局的平面图，图13是合并截面图，包括沿图12的线A-A’和B-B’的单元截面图以及外围电路截面图。
参考图12和13，接触分离凹槽433可大体暴露半导体基板100的与单元有源线111的分离部分118或119对应的部分。当从平面图观察时，接触分离凹槽433可对应于由线形接触分离掩模图案450和第一层间绝缘层310限定和暴露的区域。半导体基板100的暴露部分（例如，暴露的分离部分118或119）可以被选择性蚀刻以形成有源分离凹槽143，该有源分离凹槽143实质上将每个单元有源线111分成与单元有源区部分117对应的多个单元有源图案141。
当从平面图观察时，有源分离凹槽143可以由第一层间绝缘层310、被接触分离凹槽433暴露的第一隔离层231、以及线形接触分离掩模图案450限定。因此，有源分离凹槽143可以通过使用蚀刻配方选择性蚀刻暴露的硅基板100而形成，该蚀刻配方显示出相对于第一层间绝缘层310、第一隔离层231和线形接触分离掩模图案450的蚀刻选择性。例如，在第一层间绝缘层310大体由氧化硅层形成且第一隔离层231和线形接触分离掩模图案450大体由氮化硅层形成的情况下，暴露的硅基板100可采用蚀刻配方被选择性蚀刻，该蚀刻配方显示出相对于氧化硅层和氮化硅层的蚀刻选择性。
有源分离凹槽143可以形成为与第一层间绝缘层310、第一隔离层231和线形接触分离掩模图案450大体自对准。因此，可能不需要包括对应于有源分离凹槽143的孔形开口图案的附加切割光掩模来形成有源分离凹槽143。因此，上述示范实施例可去除当包括孔形开口图案的附加切割光掩模用来形成有源分离凹槽143时产生的一些缺点。
图14是示出在单元区中实质上填充有源分离凹槽143（见图13）的第三隔离层235的阵列布局的平面图，图15是合并截面图，包括沿图14的线A-A’和B-B’的单元截面图和外围电路截面图。
参考图14和15，第三隔离层235可以形成为实质填充有源分离凹槽143。具体地，分离凹槽衬垫215（例如，绝缘层）可以共形覆盖有源分离凹槽143的底表面和侧壁。分离凹槽衬垫215可以由与沟槽衬垫210相同的材料形成。例如，分离凹槽衬垫215可以由热氧化物层形成。随后，绝缘层可以形成在包括分离凹槽衬垫215的基板上。然后绝缘层可以被平坦化直到线形接触分离掩模图案450的上表面实质被暴露，由此实质上在有源分离凹槽143（见图13）和接触分离凹槽433（见图13）内形成第三隔离层235。在示范实施例中，第三隔离层235可以由与第一隔离层231相同的材料形成。
图16是示出在单元区中的凹陷的第三隔离层235的阵列布局的平面图，图17是合并截面图，包括沿图16的线A-A’和B-B’的单元截面图以及外围电路截面图。
参考图16和17，第三隔离层235可以凹陷以减小与后续工艺中要执行的蚀刻工艺有关的负担。另外，第三隔离层235和线形接触分离掩模图案450可以被平坦化直到接触图案435和第一层间绝缘层310的上表面实质被暴露，平坦化的第三隔离层235可以凹陷为使得凹陷的第三隔离层235的上表面与单元有源图案141的上表面实质共面。结果，可以在凹陷的第三隔离层235上形成凹陷的沟槽334。绝缘层（例如，氮化硅层）可以与包括凹陷的沟槽334的基板共形并且位于其上，该绝缘层可被各向异性地蚀刻以实质暴露第一层间绝缘层310的上表面。结果，第二间隔体432可以形成在被凹陷的沟槽334暴露的接触图案435的侧壁和第一层间绝缘层310的侧壁上。
随后，第二层间绝缘层335可以形成为实质填充凹陷的沟槽334，该凹陷的沟槽334大体由第二间隔体432围绕。第二层间绝缘层335可以由与第一层间绝缘层310实质相同的材料形成。第二层间绝缘层335可以大体通过在包括第二间隔体432的基板上沉积绝缘层并且平坦化该绝缘层以实质暴露接触图案435的上表面和第一层间绝缘层310的上表面而形成。
图18是示出在单元区中的埋置栅极凹槽501的阵列布局的平面图，图19是合并截面图，包括沿图18的线A-A’和B-B’的单元截面图以及外围电路截面图。
参考图18和19，多个埋置栅极凹槽501可以形成为与单元有源图案141大体交叉。埋置栅极凹槽501可以通过蚀刻第一层间绝缘层310、第二层间绝缘层335、凹陷的第三隔离层235和单元有源图案141而形成。埋置栅极凹槽501可以形成为在平面图中平行于x轴，该x轴大体垂直于y轴。另外，每个单元有源图案141可以被与其相交的一对埋置栅极凹槽501分成三个区域，且接触图案435可以实质设置在埋置栅极凹槽501之间。因此，当从平面图观察时，埋置栅极凹槽501不会与接触图案435交叠。
图20是示出在单元区中的埋置栅极层510的阵列布局的平面图，图21是合并截面图，包括沿图20的线A-A’和B-B’的单元截面图以及外围电路截面图。
参考图20和21，栅极介电层可以大体形成在埋置栅极凹槽501的内表面上，栅极导电层可以大体形成在包括栅极介电层的基板上。栅极导电层可以形成为包括金属层，例如，氮化钛（TiN）层或钨（W）层等。栅极导电层可以形成为实质填充埋置栅极凹槽501。然后栅极导电层可被平坦化直到接触图案435的上表面实质上被暴露，由此在各埋置栅极凹槽501中形成埋置栅极510。
图22是示出在单元区中的凹陷的埋置栅极511的阵列布局的平面图，图23是合并截面图，包括沿图22的线A-A’和B-B’的单元截面图以及外围电路截面图。
参考图22和23，埋置栅极510（见图21）可以被选择性蚀刻以使得埋置栅极510凹陷并且实质上在凹陷的埋置栅极511上形成密封凹槽513。因此，凹陷的埋置栅极511的上表面可以位于比单元有源图案141的上表面低的水平。
图24是示出在单元区中凹陷的埋置栅极511（见图23）上的密封层530的阵列布局的平面图，图25是合并截面图，包括沿图24的线A-A’和B-B’的单元截面图和外围电路截面图。
参考图24和25，密封层530可以沉积在包括密封凹槽513（见图23）的基板上。密封层530可以形成为实质填充密封凹槽513。密封层530可以由绝缘材料形成，该绝缘材料具有相对于第一层间绝缘层310和第二层间绝缘层335的蚀刻选择性，以在执行后续的蚀刻工艺时实质上保护凹陷的埋置栅极511。例如，当第一层间绝缘层310和第二层间绝缘层335由氧化硅层形成时，密封层530可以形成为包括氮化硅层。
图26是示出形成第一外围栅极层551的工艺步骤的合并截面图。
参考图26，在外围电路区中的密封层530和第一层间绝缘层310可以被选择性去除以实质暴露外围有源区113的上表面。具体地，外围开口掩模图案（未示出）可以大体形成在密封层530上。外围开口掩模图案可以形成为实质覆盖单元区中的密封层530以及实质暴露外围电路区中的密封层530。利用外围开口掩模图案作为蚀刻掩模可以选择性蚀刻在外围电路区中的密封层530和第一层间绝缘层310，由此实质暴露外围有源区113的上表面。在去除外围开口掩模图案之后，外围栅极介电层552可以大体形成在外围有源区113的暴露的上表面上。外围栅极介电层552可以由介电层诸如氧化硅层等形成。
随后，导电层可以实质形成在包括外围栅极介电层552的基板上，导电层可以被平坦化以实质暴露单元区中的密封层530的上表面。结果，第一外围栅极层551可以实质形成在外围栅极介电层552上。
图27是示出形成位线层570的工艺步骤的合并截面图。
参考图27，保留在单元区中的密封层530可以被平坦化以暴露接触图案435、第一层间绝缘层310和第二层间绝缘层335（见图26）的上表面。也就是，密封层530可以被回蚀刻以在各凹陷的埋置栅极511上留下密封图案530。位线层570可以实质形成在包括密封图案530的基板上。位线层570可以形成为包括导电层，该导电层具有高于掺杂多晶硅层的导电性。例如，位线层570可以形成为包括金属层，诸如钨（W）层等。在示范实施例中，在形成位线层570以前，第一势垒金属层575（例如，氮化钛（TiN）层）可以实质形成在包括密封图案530的基板上。
位线层570和第一势垒金属层575可以形成为大体延伸到外围电路区。也就是，位线层570和第一势垒金属层575可以形成为实质覆盖外围电路区中的第一外围栅极层551。单元区中的位线层570（例如，第一位线层571）可以在后续工艺中被图案化以形成控制DRAM器件的存储单元的操作的位线，外围电路区中的位线层570（例如，第二位线层573）可以在后续工艺中被图案化以形成第二外围栅极层，该第二外围栅极层具有高于第一外围栅极层551的导电性。然后，位线盖层590可以实质形成在位线层570上。位线盖层590可以用作保护位线层570的硬掩模层。位线盖层590可以形成为包括氮化硅层。
图28是示出在单元区中的位线堆叠577的阵列布局的平面图，图29是合并截面图，包括沿图28的线A-A’和B-B’的单元截面图以及外围电路截面图。
参考图28和29，与位线堆叠577对应的阵列布局可产生为大体沿着与凹陷的埋置栅极511相交的y轴方向延伸并且实质上与接触图案435交叠，如图28所示。与位线堆叠577对应的阵列布局可以利用光刻工艺转移到基板上，由此在位线盖层590上形成位线掩模图案（未示出）。位线掩模图案可以形成为包括在单元区中的多个线图案（与位线堆叠577相应）并且实质上覆盖外围电路区的整个部分。采用位线掩模图案作为蚀刻掩模可以蚀刻位线盖层590、位线层570和第一势垒金属层575，由此形成位线堆叠577。每个位线堆叠577可以形成为可包括顺序堆叠的第一势垒金属图案575、位线572和位线盖图案591。位线572可以形成为实质上与接触图案435交叠，如图所示28。因此，位线572可以电连接到接触图案435。也就是，接触图案435可用作位线接触。
在形成位线堆叠577之后，可以去除位线掩模图案。然后，外围栅极掩模图案（未示出）可以实质形成在位线掩模图案被去除的基板上。外围栅极掩模图案可以形成为实质上覆盖单元区并且包括在外围电路区中的外围栅极图案。利用外围栅极掩模图案作为蚀刻掩模可以蚀刻位线盖层590、位线层570、第一势垒金属层575和第一外围栅极层551，由此在外围电路区中形成至少一个外围栅极堆叠578。因此，外围栅极堆叠578可以形成为包括可顺序堆叠的第一外围栅极554、第一势垒金属图案575、第二外围栅极574和外围栅极盖图案593。
如上所述，位线堆叠577和外围栅极堆叠578可以利用两个单独的图案化工艺而独立地形成。然而，本发明构思可不限于此。例如，如果单个图案化工艺的工艺余量在容许范围之内，位线堆叠577和外围栅极堆叠578则可以利用单个图案化工艺同时形成或大体同时形成，该单个图案化工艺可包括单个曝光工艺和单个蚀刻工艺。
图30是示出形成位线间隔体587的工艺步骤的合并截面图。
参考图30，位线间隔体层可以与包括位线堆叠577和外围栅极堆叠578的基板共形并且位于其上。然后，位线间隔体层可以被各向异性地蚀刻以形成实质上覆盖位线堆叠577的侧壁的位线间隔体587和实质上覆盖外围栅极堆叠578的侧壁的外围栅极间隔体588。位线间隔体587和外围栅极间隔体588可以由绝缘材料形成。例如，位线间隔体587和外围栅极间隔体588可以由具有相对于氧化硅层的蚀刻选择性的氮化硅层形成。
图31是示出形成第三层间绝缘层350的工艺步骤的合并截面图。
参考图31，第三层间绝缘层350可以形成为实质上填充位线堆叠577之间的间隔以及外围栅极堆叠578之间的间隔。具体地，绝缘层（例如，氧化硅层）可以实质形成在包括位线间隔体587和外围栅极间隔体588的基板上。随后，绝缘层可以被平坦化直到实质上暴露位线堆叠577和外围栅极堆叠578的上表面，由此形成第三层间绝缘层350。
图32是示出在单元区中用于形成存储节点接触孔601的存储节点接触掩模图案的布局的平面图，图33是合并截面图，包括沿图32的线A-A’和B-B’的单元截面图和外围电路截面图。
参考图32和33，第三层间绝缘层350和第一层间绝缘层310可以被图案化以形成实质上暴露每个单元有源图案141的两端的存储节点接触孔601。存储节点接触孔601可以通过采用存储节点接触掩模图案（未示出）作为蚀刻掩模来蚀刻第三层间绝缘层350和第一层间绝缘层310而形成。存储节点接触孔601可以形成为与位线堆叠577大体自对准。
存储节点接触掩模图案可以形成在包括第三层间绝缘层350的基板上。存储节点接触掩模图案可以利用光掩模（未示出）形成，该光掩模包括对应于线图案603的布局图案，线图案603限定线形沟槽602，线形沟槽602与位线堆叠577大体相交。也就是，存储节点接触掩模图案可以形成为包括限定线形沟槽602的线图案603，线形沟槽602大体平行于x轴。采用存储节点接触掩模图案作为蚀刻掩模可以蚀刻第三层间绝缘层350和第一层间绝缘层310，由此形成存储节点接触孔601。虽然形成了存储节点接触孔601，通过线形沟槽602暴露的位线间隔体587和位线堆叠577可以不被蚀刻，这是因为位线盖图案591和位线间隔体587由绝缘材料（例如，氮化硅层）形成，该绝缘材料具有相对于层间绝缘层350和310（例如，氧化硅层）的蚀刻选择性。因此，存储节点接触孔601可以形成为与位线堆叠577和位线间隔体587实质上自对准。
图34是示出在单元区中形成存储节点接触610和存储节点630的工艺步骤的合并截面图。
参考图34，导电层可以形成为实质上填充存储节点接触孔601，导电层可以被平坦化以实质上暴露第三层间绝缘层350的上表面。结果，存储节点接触610可以形成在各存储节点接触孔601中。存储节点接触610可以形成为包括掺杂多晶硅层。随后，存储节点630可以形成在各存储节点接触610上。每个存储节点630可以形成为大体具有柱形状或圆柱形状。在一些示范实施例中，存储节点630可以由诸如氮化钛（TiN）层等的金属层形成。介电层（未示出）和板形节点（plate node）（未示出）可以实质上顺序地堆叠在存储节点630上以形成单元电容器。
图35示出根据另一实施例的包括精细图案的半导体器件的制造方法实例。本实施例类似于参考图1至34描述的前述实施例。因此，为了避免重复解释，在下文将主要详细描述本实施例与图1至34示出的在先实施例之间的差异。
参考图35，图34中示出的接触图案435可以由掺杂多晶硅层形成，本示范实施例的接触图案473可以形成为包括诸如钨（W）层等的金属层。在接触图案473由金属层形成的情况下，第二势垒金属层471（诸如氮化钛（TiN）层）可以引入单元有源图案141（例如，硅基板100的一部分）与接触图案473（例如，金属接触图案）之间。相比于多晶硅接触图案435，金属接触图案473可具有相对高的导电率。因此，本示范实施例的金属接触图案473可减小位线572与单元有源图案141之间的接触电阻，由此提高半导体器件（例如，DRAM器件）的操作速度。
图36至58示出根据又一实施例的包括精细图案的半导体器件的制造方法实例。
根据图1至35示出的上述实施例，在形成凹陷的埋置栅极511之前可以形成位线接触图案435或473。相反，根据本实施例，在形成位线接触图案之前可以形成凹陷的埋置栅极。这可以引起埋置栅极凹槽（与图18的标号“501”指示的元件对应）的外形改善并且埋置栅极（与图20和21的标号“510”指代的元件相应）的均匀性改善。在图1至58中，相同的参考标号或相同的参考指示符指代相同的元件或实质上相同的元件。
图36是合并截面图，示出形成实质上覆盖第一隔离层2310和第二隔离层2330的第三层间绝缘层3100的工艺步骤。
参考图36，第一沟槽1510和第二沟槽1530可以采用与参考图1至5描述的相同方式形成在半导体基板1000中。第一沟槽1510和第二沟槽1530可以分别形成在单元区和外围电路区中。第一沟槽1510可以在单元区中限定单元有源线1110，第二沟槽1530可以在外围电路区中限定外围有源区1130。随后，第一隔离层2310可以形成为实质上填充第一沟槽1510并且大体与第二沟槽1530的底表面和侧壁共形并且覆盖第二沟槽1530的底表面和侧壁，第二隔离层2330可以实质形成在第一隔离层2310上以实质上填充第二沟槽1530，该第二沟槽1530实质上由第一隔离层2310围绕。
第三层间绝缘层3100可以实质形成在包括第一隔离层2310和第二隔离层2330的基板上。也就是，可以采用第三层间绝缘层3100取代参考图7描述的第一层间绝缘层310实质覆盖包括第一隔离层2310和第二隔离层2330的基板。第三层间绝缘层3100可以形成为包括氮化硅层。衬垫氧化物层3110可以实质形成在第三层间绝缘层3100和半导体基板1000之间。衬垫氧化物层3110可以形成为改善第三层间绝缘层3100和半导体基板1000之间的界面特性（例如，粘合性）。第三层间绝缘层3100的材料可以不限于氮化硅层。例如，第三层间绝缘层3100可以由具有相对于氧化硅层的蚀刻选择性的任何其他绝缘层形成。
第三层间绝缘层3100可以用作模制层，在后续工艺中位线接触可以形成在该模制层中。此外，第三层间绝缘层3100可以用作牺牲绝缘层。因此，第三层间绝缘层3100的厚度可以考虑位线接触的高度来确定。例如，第三层间绝缘层3100可以形成为具有实质上等于位线接触的高度的厚度。
图37是示出在单元区中的线形接触凹槽3300的阵列布局的平面图，图38是合并截面图，包括沿图37的线A-A’和B-B’的单元截面图以及外围电路截面图。
参考图37和38，在形成第三层间绝缘层3100之后，第三层间绝缘层3100可以采用与参考图6和图7描述的相同方式被图案化以在单元区中形成多个线形接触凹槽3300。每个线形接触凹槽3300可以设计为具有一宽度，该宽度实质上等于每个接触图案435的宽度和每个第一间隔体431的实质两倍宽度之和。
图39是示出在单元区中的虚设接触线4300的阵列布局的平面图，图40是合并截面图，包括沿图39的线A-A’和B-B’的单元截面图以及外围电路截面图。
参考图39和40，采用参考图9描述的相同的方式，在各线形接触凹槽3300中可以形成虚设接触线4300。虽然图9的接触线430用导电层形成，但虚设接触线4300可以用绝缘层形成并且可以在后续工艺中形成位线接触时被去除。虚设接触线4300可以形成为包括具有相对于第三层间绝缘层3100（例如，氮化硅层）的蚀刻选择性的任何绝缘材料（例如，氧化硅层）。
图41是示出在单元区中的接触分离掩模图案4500的阵列布局的平面图，图42是合并截面图，包括沿图41的线A-A’和B-B’的单元截面图以及外围电路截面图。
参考图41和42，接触分离掩模图案4500（例如，线形蚀刻掩模图案）可以实质形成在包括虚设接触线4300的基板上。接触分离掩模图案4500可以形成为大体在与虚设接触线4300相交的方向上延伸。例如，接触分离掩模图案4500可以形成为大体垂直于虚设接触线4300。也就是，采用与参考图10和11描述的相同的方式可以形成接触分离掩模图案4500。接触分离掩模图案4500可以由具有相对于虚设接触线4300（例如，氧化硅层）和第三层间绝缘层3100（例如，氮化硅层）的蚀刻选择性的绝缘材料形成。例如，接触分离掩模图案4500可以形成为包括非晶碳层。
如参考图10和11所描述，利用接触分离掩模图案4500作为蚀刻掩模可以蚀刻虚设接触线4300（见图40），由此形成接触分离凹槽4330。由于施加于虚设接触线4300的蚀刻工艺，虚设接触图案4350可以大体分别形成在接触分离掩模图案4500与单元有源线1110之间的交叉处。
图43是合并截面图，示出在接触分离凹槽4330的侧壁上形成第三间隔体4331的工艺步骤。
参考图43，可以实质去除接触分离掩模图案4500（见图42）。随后，间隔体层可以实质沉积在其中接触分离掩模图案4500被去除的基板上，间隔体层可以被各向异性地蚀刻以实质在接触分离凹槽4330的侧壁上形成第三间隔体4331。接触分离凹槽4330的宽度可由于存在第三间隔体4331而减小。接触分离凹槽4330可对应于其中由接触分离掩模图案4500暴露的虚设接触线4300被选择性去除的空的空间。因此，接触分离凹槽4330的宽度可依赖于虚设接触线4300的宽度。
每个虚设接触线4300可以设计为具有一宽度，该宽度实质等于图16示出的每个第一间隔体431的大体两倍宽度与每个接触图案435的宽度之和，图16示出的每个接触图案435可以设计为具有一宽度，该宽度实质等于具有单元有源线1110的短轴方向的每个单元有源线1110的宽度。因此，接触分离凹槽4330的宽度可以大于单元有源线1110的宽度。第三间隔体4331可以减小接触分离凹槽4330的实质宽度。也就是，第三间隔体4331可以减小有源分离凹槽的宽度，该有源分离凹槽形成为在后续工艺中将每个单元有源线1110分成多个单元有源图案。第三间隔体4331可以形成为包括具有相对于氧化硅层和硅层两者的蚀刻选择性的绝缘材料。例如，第三间隔体4331可以形成为包括氮化硅层。
图44是示出形成有源分离凹槽1430的工艺步骤的合并截面图。
参考图44，采用参考图12和13描述的相同的方式，被接触分离凹槽4330暴露的单元有源线（图43的1110）可以蚀刻为形成有源分离凹槽1430。有源分离凹槽1430可以大体由第三层间绝缘层3100、被接触分离凹槽4330暴露的第一隔离层2310、虚设接触图案4350和第三间隔体4331限定。
虚设接触图案4350可以包括绝缘材料，如上所述。因此，接触分离掩模图案4500（见图42）可以在形成有源分离凹槽1430之前被去除。因此，利用蚀刻配方可以执行用于形成有源分离凹槽1430的蚀刻工艺，该蚀刻配方选择性蚀刻单元有源线1110并且显示出相对于关于第三层间绝缘层3100、第一隔离层2310、虚设接触图案4350和第三间隔体4331的蚀刻选择性。每个单元有源线1110可以被有源分离凹槽1430分成多个单元有源图案1410。
图45是合并截面图，示出形成实质上填充有源分离凹槽1430的第三隔离层2350的工艺步骤。
参考图45，第三隔离层2350可以形成为实质上填充有源分离凹槽1430（见图44）。具体地，分离沟槽衬垫2150（例如，绝缘层）可以与有源分离凹槽1430的底表面和侧壁共形并且实质上覆盖有源分离凹槽1430的底表面和侧壁，如参考图14和15所述。随后，第三隔离层2350（例如，绝缘层）可以实质形成在包括分离沟槽衬垫2150的基板上。第三隔离层2350可以由与第一隔离层2310实质相同的材料形成。在示范实施例中，第三隔离层2350可以由氮化硅层形成。
图46是示出暴露虚设接触图案4350的上表面的工艺步骤的合并截面图。
参考图46，然后利用化学机械抛光（CMP）工艺或回蚀刻工艺可以平坦化第三隔离层2350，由此实质上暴露虚设接触图案4350、第三层间绝缘层3100和第三间隔体4331的上表面。
图47是示出形成埋置栅极5110的工艺步骤的合并截面图。
参考图47，利用参考图18和19描述的相同的方式可以蚀刻第三层间绝缘层3100和单元有源图案1410，由此形成实质上与单元有源图案1410相交的多个埋置栅极凹槽5010。随后，利用参考图20和21描述的相同方式，埋置栅极层可以形成为实质上填充埋置栅极凹槽5010。利用参考图22和23描述的相同方式，埋置栅极层实质上可以凹陷，由此在各埋置栅极凹槽5010中形成埋置栅极5110。结果，密封凹槽5130可以设置在各埋置栅极5110上。
图48是示出形成覆盖埋置栅极5110的密封层5300的工艺步骤的合并截面图。
参考图48，利用参考图24和25描述的相同方式，密封层5300（例如，绝缘层）可以实质沉积在包括密封凹槽5130（见图47）的基板上。密封层5300可以形成为实质填充密封凹槽5130。密封层5300可以形成为包括具有相对于虚设接触图案4350的蚀刻选择性的绝缘材料（例如，氮化硅层）以在执行后续蚀刻工艺时保护埋置栅极5110。然后，密封层5300可以被平坦化以实质上暴露虚设接触图案4350的上表面。
图49是示出在单元区中的接触孔4351的阵列布局的平面图，图50是合并截面图，包括沿图49的线A-A’和B-B’的单元截面图以及外围电路截面图。
参考图49和50，暴露的虚设接触图案4350可以被选择性去除以形成接触孔4351。接触孔4351可以实质上暴露单元有源图案1410的中心部分并且可以用作位线接触孔。
图51是示出在单元区中的接触图案4352的阵列布局的平面图，图52是合并截面图，包括沿图51的线A-A’和B-B’的单元截面图以及外围电路截面图。
参考图51和52，导电层（例如，掺杂多晶硅层或金属层）可以形成为实质上填充接触孔4351，导电层可以被平坦化以在各接触孔4351中形成接触图案4352。
图53是示出形成第四层间绝缘层3101的工艺步骤的合并截面图。
参考图53，在形成接触图案4352之后，在单元区中的第三层间绝缘层3100可以被选择性去除。在第三层间绝缘层3100、第三间隔体4331和密封层5300可以由相同的材料（例如，氮化硅层）形成的情况下，当单元区中的第三层间绝缘层3100被选择性去除时第三间隔体4331和密封层5300可以被部分地或完全地去除。
随后，第四层间绝缘层3101，例如，氧化硅层可以形成在其中单元区中的第三层间绝缘层3100被选择性去除的基板上。然后，第四层间绝缘层3101可以被平坦化以实质上暴露接触图案4352的上表面。
图54是示出形成第一外围栅极层5510的工艺步骤的合并截面图。
参考图54，保留在外围电路区中的第三层间绝缘层（图53的3100）可以被选择性去除以实质上暴露在外围电路区中的外围有源图案1130。外围栅极介电层5520，例如，氧化硅层可以实质上形成在暴露的外围有源图案1130上，且第一外围栅极层5510可以实质上形成在包括外围栅极介电层5520的基板上。
图55是示出形成位线层5700的工艺步骤的合并截面图。
参考图55，在单元区中的第一外围栅极层5510可以被选择性去除以实质上暴露接触图案4352和第四层间绝缘层3101的上表面。第一势垒金属层5750、位线层5700和位线盖层5900可以顺序地形成在其中单元区中的第一外围栅极层5510被选择性去除的基板上。
图56是示出形成位线堆叠5770和至少一个外围栅极堆叠5780的工艺步骤的合并截面图。
参考图56，位线盖层5900（见图55）、位线层5700（见图55）、第一势垒金属层5750和第一外围栅极层5510（见图55）可以被图案化以在单元区中形成位线堆叠5770并在外围电路区中形成至少一个外围栅极堆叠5780。因此，每个位线堆叠5770可以形成为包括顺序堆叠的第一势垒金属图案5750、位线5720和位线盖图案5910。此外，外围栅极堆叠5780可以形成为包括顺序堆叠的第一外围栅极5540、第一势垒金属图案5750、第二外围栅极5740和外围栅极盖图案5930。
如参考图28和29所述，位线堆叠5770和外围栅极堆叠5780可以利用两个单独的图案化工艺而独立地形成。可替换地，位线堆叠5770和外围栅极堆叠5780可以利用单个图案化工艺同时形成或大体同时形成，该单个图案化工艺包括单个曝光工艺和单个蚀刻工艺，如参考图28和29所述。
利用参考图30描述的相同方式，位线间隔体5870可以实质形成在位线堆叠5770的侧壁上，外围栅极间隔体5880可以实质形成在外围栅极堆叠5780的侧壁上。
第六层间绝缘层3500可以形成为实质上填充位线堆叠5770之间的间隔以及外围栅极堆叠5780之间的间隔，如参考图31所述。因此，堆叠在每个单元有源图案1410两端上的层间绝缘层可以包括第四层间绝缘层3101和第六层间绝缘层3500，第四层间绝缘层3101和第六层间绝缘层3500两者可以形成为包括氧化硅层。每个接触图案4352可以实质上由第四层间绝缘层3101（例如氧化硅层）围绕。相反，图31示出的每个接触图案435可以实质上由密封层530（例如氮化硅层）围绕。
图57是示出在单元区中形成存储节点接触孔6010的工艺步骤的合并截面图。
参考图57，利用参考图32和33相同或相似的方式，第六层间绝缘层3500和第四层间绝缘层3101可以被图案化以形成实质上暴露每个单元有源图案1410的两端的存储节点接触孔6010。存储节点接触孔6010可以形成为与位线堆叠5770大体自对准。在利用干蚀刻工艺形成存储节点接触孔6010之后，存储节点接触孔6010可以利用湿蚀刻工艺而被大体扩大。利用氧化物蚀刻剂（诸如烯释的氟化氢（HF）酸溶液）可以执行湿蚀刻工艺。因此，存储节点接触孔6010可以大体加宽以增大其宽度。也就是，加宽的存储节点接触孔6010可以横向地延伸到密封层5300的边缘以最大化单元有源图案1410的暴露区域。结果，单元有源图案1410的接触区域可以最大化。
图58是示出在单元区中形成存储节点接触6100的工艺步骤的合并截面图。
参考图58，利用参考图43描述的相同或相似的方式，存储节点接触6100可以形成在各加宽的存储节点接触孔6010中，且存储节点6300可以形成在各存储节点接触6100上。
本发明构思的实施例已经在上文公开，用于说明性目的。本领域技术人员将理解，在不偏离如权利要求所公开的发明构思的范围和精神的情况下可以进行各种变型、添加和替换。
本申请要求于2012年2月1日向韩国专利局提交的韩国专利申请第10-2012-0010531号的优先权，其全部内容通过引用结合于此。

Claims (29)

1.一种制造半导体器件的方法，该方法包括：
在半导体基板中形成第一隔离层以限定有源线；
形成大体横过所述有源线的接触线和实质上填充所述接触线之间的间隔的第一层间绝缘层；
形成大体横过所述有源线和所述接触线的线形蚀刻掩模图案；
蚀刻被所述线形蚀刻掩模图案暴露的所述接触线以形成接触分离凹槽并且形成大体保留在所述线形蚀刻掩模图案与所述有源线之间的交叉处的接触图案；
蚀刻被所述接触分离凹槽暴露的所述有源线以形成有源分离凹槽，该有源分离凹槽大体将每个有源线分成多个有源图案；
形成实质上填充所述有源分离凹槽的第三隔离层；
形成实质上与所述有源图案相交的栅极；以及
形成大体横过所述栅极的位线。
2.如权利要求1所述的方法，其中形成所述第一隔离层包括：
获得所述有源线的阵列布局，每个有源线的布局包括有源部分和分离部分，所述有源部分对应于单条线布置的所述有源图案，分离部分对应于所述有源图案之间的所述有源分离凹槽；
将所述有源线的阵列布局转移到所述半导体基板上以形成沟槽蚀刻掩模；
利用所述沟槽蚀刻掩模作为蚀刻掩模蚀刻所述半导体基板以形成沟槽；以及
在各沟槽中形成绝缘层。
3.如权利要求2所述的方法：
其中所述接触线之中的奇数接触线大体横过所述有源线以实质上与所述有源线之中的奇数有源线的所述分离部分交叠并且实质上与所述有源线之中的偶数有源线的中心部分交叠；以及
其中所述接触线之中的偶数接触线大体横过所述有源线以与所述有源线之中的偶数有源线的所述分离部分交叠并且大体与所述有源线之中的奇数有源线的中心部分交叠；以及
4.如权利要求3所述的方法，其中所述线形蚀刻掩模图案大体暴露所述接触线的与所述有源线的所述分离部分交叠的部分。
5.如权利要求2所述的方法，其中所述有源线的布局产生为大体沿着关于所述栅极和所述位线两者的斜方向或交叉方向延伸并且与所述栅极和所述位线两者交叉。
6.如权利要求5所述的方法，其中利用间隔体图案化化技术（SPT）、双重图案化技术（DPT）、双重曝光技术（DET）、光刻-光刻-蚀刻（LLE）技术或光刻-蚀刻-光刻-蚀刻（LELE）技术来执行形成所述沟槽蚀刻掩模。
7.如权利要求2所述的方法，其中在各沟槽中形成所述绝缘层包括：
沉积实质上填充所述沟槽的氮化硅层；和
平坦化所述氮化硅层。
8.如权利要求1所述的方法，其中形成所述接触线包括：
在包括所述第一隔离层的所述半导体基板上实质上形成第一层间绝缘层；
蚀刻所述第一层间绝缘层以形成线形接触凹槽；和
形成实质上填充所述线形接触凹槽的导电层。
9.如权利要求8所述的方法，其中填充所述线形接触凹槽的所述导电层形成为包括掺杂多晶硅层或金属层。
10.如权利要求1所述的方法：
其中所述线形蚀刻掩模图案形成为暴露所述第一层间绝缘层的实质上位于所述接触线之间的部分；和
其中所述接触分离凹槽通过选择性蚀刻所述接触线的被所述线形蚀刻掩模图案暴露的部分而形成。
11.如权利要求1所述的方法，其中所述有源分离凹槽形成为与所述第一隔离层和所述第一层间绝缘层自对准。
12.如权利要求1所述的方法，其中形成所述第三隔离层包括：
形成实质上填充所述有源分离凹槽和所述接触分离凹槽的氮化硅层；和
使所述氮化硅层凹陷以实质上重新形成所述接触分离凹槽。
13.如权利要求12所述的方法，还包括形成实质上填充所述重新形成的接触分离凹槽的第二层间绝缘层。
14.如权利要求1所述的方法，其中形成所述栅极包括：
蚀刻所述第一层间绝缘层和所述有源图案以形成与所述有源图案实质上相交的大体线形的埋置栅极凹槽；
形成实质上填充所述埋置栅极凹槽的埋置栅极层；
使所述埋置栅极层凹陷以在各埋置栅极凹槽中形成埋置栅极并且实质上在各埋置栅极上提供密封凹槽；和
在各密封凹槽中实质上形成密封层。
15.如权利要求1所述的方法，其中形成所述位线包括：
在包括所述栅极的所述基板上形成实质上连接到所述接触图案的位线层；
实质上在所述位线层上沉积绝缘层以形成位线盖层；和
图案化所述位线盖层和所述位线层。
16.如权利要求1所述的方法，还包括：
形成实质上填充所述位线之间的间隔的第三层间绝缘层；
形成穿透所述第三层间绝缘层和所述第一层间绝缘层以连接到所述有源图案的存储节点接触；和
形成连接到所述存储节点接触的存储节点。
17.一种制造半导体器件的方法，该方法包括：
在半导体基板中形成第一隔离层以限定有源线；
形成大体横过所述有源线的虚设接触线和实质上填充所述虚设接触线之间的间隔的第一层间绝缘层；
形成大体横过所述有源线和所述虚设接触线的线形蚀刻掩模图案；
蚀刻被所述线形蚀刻掩模图案暴露的所述虚设接触线以形成接触分离凹槽并形成大体保留在所述线形蚀刻掩模图案与所述有源线之间的交叉处的虚设接触图案；
蚀刻被所述接触分离凹槽暴露的所述有源线以形成有源分离凹槽，该有源分离凹槽将每个有源线大体分成多个有源图案；
形成实质上填充所述有源分离凹槽的第三隔离层；
形成与所述有源图案实质上相交的栅极；
去除所述虚设接触图案以形成接触孔；
形成实质上填充所述接触孔的接触图案；和
形成连接到所述接触图案的位线。
18.如权利要求17所述的方法，其中形成所述虚设接触线包括：
在包括所述第一隔离层的所述基板上实质上形成第一层间绝缘层；
蚀刻所述第一层间绝缘层以形成线形接触凹槽；和
用不同于所述第一层间绝缘层的绝缘层填充所述线形接触凹槽。
19.如权利要求17所述的方法：
其中所述第一层间绝缘层形成为包括氮化硅层，所述虚设接触线形成为包括氧化硅层；并且
其中所述线形蚀刻掩模图案形成为包括不同于所述第一层间绝缘层的非晶碳层。
20.如权利要求17所述的方法，还包括在形成所述接触分离凹槽之后，大体在所述接触分离凹槽的侧壁上形成间隔体，
其中所述有源分离凹槽形成为与所述接触分离凹槽暴露的所述第一隔离层和所述间隔体自对准。
21.如权利要求20所述的方法，其中所述间隔体形成为包括与所述第一隔离层实质相同的材料。
22.如权利要求17所述的方法，其中形成所述第三隔离层包括：
形成实质上填充所述有源分离凹槽和所述接触分离凹槽的氮化硅层；和
平坦化所述氮化硅层以实质上暴露所述虚设接触图案的上表面。
23.如权利要求17所述的方法，其中形成所述接触图案之后：
使所述第一层间绝缘层和所述第三隔离层凹陷为实质上暴露所述接触图案的侧壁；并且
用第二层间绝缘层填充所述接触图案的暴露的侧壁之间的间隔，该第二层间绝缘层包括不同于所述第三隔离层的材料。
24.如权利要求23所述的方法，其中所述第二层间绝缘层形成为包括氧化硅层。
25.如权利要求17所述的方法，其中形成所述栅极包括：
蚀刻所述第一层间绝缘层和所述有源图案以形成与所述有源图案实质上相交的大体线形埋置栅极凹槽；
形成实质上填充所述埋置栅极凹槽的埋置栅极层；
使所述埋置栅极层凹陷以在各埋置栅极凹槽中形成埋置栅极并且实质上在各埋置栅极上提供密封凹槽；和
在各密封凹槽中实质上形成密封层。
26.一种制造半导体器件的方法，该方法包括：
在半导体基板中形成第一隔离层以在所述半导体基板的单元区中限定单元有源线并在所述半导体基板的外围电路区中限定外围有源区；
形成大体横过所述单元有源线的接触线和实质上填充所述接触线之间的间隔并实质上覆盖所述外围电路区的第一层间绝缘层；
在所述单元区中形成大体横过所述单元有源线并大体横过所述接触线的线形蚀刻掩模图案；
蚀刻被所述线形蚀刻掩模图案暴露的所述接触线以形成接触分离凹槽并形成保留在所述线形蚀刻掩模图案和所述单元有源线之间的交叉处的接触图案；
蚀刻被所述接触分离凹槽暴露的所述单元有源线以形成有源分离凹槽，该有源分离凹槽将每个单元有源线大体分成多个单元有源图案；
形成填充所述有源分离凹槽的第三隔离层；
形成与所述单元有源图案实质上相交的埋置栅极；
在所述外围电路区中选择性去除所述第一层间绝缘层以实质上暴露所述外围有源区；
在包括所述暴露的外围有源区的外围电路区上实质上形成第一外围栅极层；
在包括所述第一外围栅极层的所述基板的整个表面上形成电连接到所述接触图案的位线层；以及
图案化所述位线层和所述第一外围栅极层以在所述单元区中形成连接到所述接触图案的位线并在所述外围电路区中形成包括第一外围栅极和第二外围栅极的外围栅极，
其中所述第一外围栅极是所述第一外围栅极层的一部分，所述第二外围栅极是所述位线层的一部分。
27.如权利要求26所述的方法，其中所述第一外围栅极层形成为包括掺杂多晶硅层，且所述位线层形成为包括金属层。
28.一种制造半导体器件的方法，该方法包括：
在半导体基板中形成第一隔离层以在所述半导体基板的单元区中限定单元有源线并在所述半导体基板的外围电路区中限定外围有源区；
形成大体横过所述单元有源线的虚设接触线和实质上填充所述虚设接触线之间的间隔并实质上覆盖所述外围电路区的第一层间绝缘层；
在所述单元区中形成大体横过所述单元有源线并大体横过所述虚设接触线的线形蚀刻掩模图案；
蚀刻被所述线形蚀刻掩模图案暴露的所述虚设接触线以形成接触分离凹槽并形成实质上保留在所述线形蚀刻掩模图案与所述单元有源线之间的交叉处的虚设接触图案；
蚀刻被所述接触分离凹槽暴露的所述单元有源线以形成有源分离凹槽，该有源分离凹槽将每个单元有源线大体分成多个单元有源图案；
形成填充所述有源分离凹槽的第三隔离层；
形成与所述单元有源图案实质上相交的埋置栅极；
选择性去除所述虚设接触图案以形成接触孔；
形成实质上填充所述接触孔的接触图案；
在所述外围电路区中选择性去除所述第一层间绝缘层以实质上暴露所述外围有源区；
在包括所述暴露的外围有源区的外围电路区上形成第一外围栅极层；
在包括所述第一外围栅极层的所述基板的整个表面上形成电连接到所述接触图案的位线层；以及
图案化所述位线层和所述第一外围栅极层以在所述单元区中形成连接到所述接触图案的位线并在所述外围电路区中形成包括第一外围栅极和第二外围栅极的外围栅极，
其中所述第一外围栅极是所述第一外围栅极层的一部分，所述第二外围栅极是所述位线层的一部分。
29.一种制造半导体器件的方法，该方法包括∶
在半导体基板中形成有源线；
形成实质上横过所述有源线的接触线；
形成实质上横过所述有源线和所述接触线的线形蚀刻掩模图案；
蚀刻被所述线形蚀刻掩模图案暴露的所述接触线以形成接触分离凹槽并形成实质上保留在所述线形蚀刻掩模图案和所述有源线之间的交叉处的接触图案；
蚀刻被所述接触分离凹槽暴露的所述有源线以形成有源分离凹槽，该有源分离凹槽将每个有源线大体分成多个有源图案；
形成与所述有源图案实质上相交的栅极；以及
形成电连接到所述接触图案的位线。
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