CN105097462A - 一种半导体器件的制造方法 - Google Patents
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Abstract
本发明提供一种半导体器件的制造方法，涉及半导体技术领域。该半导体器件的制造方法，进行应力临近技术处理的步骤之前，包括去除一定厚度的大栅极硬掩膜的步骤。该方法通过在进行应力临近技术处理的步骤之前增加去除一定厚度的大栅极硬掩膜的步骤，可以提高金属栅极的高度和均一度，最终提高半导体器件的性能和良率。
Description
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法。
背景技术
在半导体技术领域中，对于先进技术而言，应力工程是器件性能提升的最重要的手段之一。应力临近技术(StressProximityTechnology；SPT)被采用以使应力临近沟道(通常用于NMOS)，并且其也可以改善层间介电层(ILD)的间隙填充工艺余量。
在应力临近技术中，湿法刻蚀(采用磷酸等)与干法刻蚀均可以被用于去除侧壁(spacer)。然而，在现有技术中，应用应力临近技术时存在很多问题。如果进行应力临近技术的时间太短，会造成栅极硬掩膜(一般为氮化硅)的残留，尤其在大栅极(即，尺寸大的晶体管的栅极)区域。如果进行应力临近技术的时间太长，湿法刻蚀的应力临近技术会破坏锗硅层，干法刻蚀的应力临近技术将会破坏金属硅化物。而锗硅(SiGe)层和金属硅化物(NiSi)的损耗，将会影响器件的良率。如果在进行湿法或干法应力临近技术的步骤之后栅极硬掩膜残留太多，将影响层间介电层的间隙填充能力，并影响层间介电层的CMP工艺以及金属栅极的最终高度。金属栅极的高度和均一度对于器件的性能和良率至关重要。高度太低或均一度太差的金属栅极，将导致不稳定的功函数并影响器件性能。因此，锗硅层/金属硅化物的损耗与所有栅极硬掩膜的去除之间的窗口往往非常小。
下面，结合图1A至图1D简要介绍一下现有技术中存在的上述问题。图1A至1D示出了现有技术中的一种半导体器件的制造方法的相关步骤形成的结构的示意性剖面图。
该半导体器件的制造方法，包括如下步骤：
步骤E1：提供半导体衬底100，在所述半导体衬底100上形成NMOS和PMOS的伪栅极101、栅极硬掩膜102、间隙壁103以及位于所述间隙壁103两侧的主侧壁104，如图1A所示。其中，NMOS包括大NMOS，如图1A所示。
其中，大NMOS是指在半导体器件中比其他NMOS尺寸大的NMOS；与此类似，大PMOS是指在半导体器件中比其他PMOS尺寸大的PMOS。在本步骤中，还可以包括在半导体衬底100上进行LDD、形成NMOS和PMOS的源极和漏极、以及形成金属硅化物的步骤，在此并不进行限定。
其中，栅极硬掩膜102的材料一般为氮化硅(SiN)。主侧壁104可以包括第一主侧壁和位于其外侧的第二主侧壁，其中，第一主侧壁的材料为氧化硅，第二主侧壁的材料为氮化硅。
示例性地，半导体衬底100选用单晶硅衬底。该半导体衬底100上还可以包括浅沟槽隔离、阱区等结构，此处并不对此进行限定。
步骤E2：进行应力临近技术(SPT)。经过SPT，形成的图形一般如图1B所示，在大NMOS上存在残留的栅极硬掩膜102’。当然，也可能在大PMOS上形成栅极硬掩膜的残留。即，大栅极(大NMOS或大PMOS的栅极)上均有可能存在栅极硬掩膜的残留。
由于如果进行应力临近技术的时间太长，湿法刻蚀的应力临近技术会破坏锗硅层，干法刻蚀的应力临近技术将会破坏金属硅化物。因此，为了避免对锗硅层或金属硅化物造成破坏，通常进行SPT的时间不能太长，这就导致了在大NMOS上存在残留的栅极硬掩膜102’。
步骤E3：在半导体衬底100上形成层间介电层105，如图1C所示。
由于残留的栅极硬掩膜102’的存在，层间介电层105位于大NMOS上方的部分一般高于其他区域，如图1C所示。
步骤E4：对层间介电层105进行CMP(化学机械抛光)，如图1D所示。
通常，为了去除残留的栅极硬掩膜102’，需要对层间介电层105进行过抛光，则如图1D所示，伪栅极101会被去除很大的高度，这将导致最终形成的金属栅极的高度被严重降低。此时因最终的栅极高度的严重降低，会导致最终制得的半导体器件的性能严重下降甚至无法满足要求。
当然，如果对层间介电层105进行CMP的过程中抛光不足，则会导致大NMOS上方仍存在残留的栅极硬掩膜。此时，残留的栅极硬掩膜将在后续步骤中阻碍大NMOS的伪栅极的去除，导致整个半导体器件的良率的下降。
由此可见，在现有的半导体器件的制造方法中，防止对锗硅层或金属硅化物造成破坏与去除大栅极(大NMOS或大PMOS的栅极)上方的栅极硬掩膜(大栅极硬掩膜)之间存在矛盾，往往导致栅极高度过低，或难以保证栅极高度的均一性和功函数的稳定，严重影响了半导体器件的性能和良率。并且，即使不形成锗硅层和金属硅化物，由于大栅极硬掩膜的影响，为了保证金属栅极的高度一致性，也往往需要在CMP工艺中进行过刻蚀，以完全去除残留的栅极硬掩膜102’，这也会导致栅极高度过低。因此，为解决以上问题，有必要提出一种新的半导体器件的制造方法。
发明内容
针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：
步骤S101：提供半导体衬底，在所述半导体衬底上形成伪栅极和栅极硬掩膜，其中所述栅极硬掩膜包括大栅极硬掩膜；
步骤S102：通过刻蚀去除一定厚度的所述大栅极硬掩膜；
步骤S103：进行应力临近技术处理，其中经过所述应力临近技术处理所述栅极硬掩膜被完全去除；
步骤S104：在所述半导体衬底上形成层间介电层，对所述层间介电层进行化学机械抛光以暴露出所述伪栅极；
步骤S105：去除所述伪栅极，在所述伪栅极原来的位置形成金属栅极。
可选地，所述步骤S102包括：
步骤S1021：形成覆盖所述半导体衬底并且在所述大栅极硬掩膜的上方具有开口的掩膜层；
步骤S1022：对所述大栅极硬掩膜进行刻蚀，以去除部分或全部所述大栅极硬掩膜。
可选地，在所述步骤S1021中，所述掩膜层包括光刻胶层，或者包括光刻胶层与位于所述光刻胶层下方的底部抗反射层。
可选地，在所述步骤S1021中，所述掩膜层的厚度为
可选地，在所述步骤S101中，位于所述大栅极硬掩膜下方的伪栅极的关键尺寸的设定范围大于0.25um2，密度设定范围大于50％。
可选地，在所述步骤S103中，所述应力临近技术处理包括湿法刻蚀或干法刻蚀。
可选地，在所述步骤S101与所述步骤S102之间还包括步骤S1012：
在所述半导体衬底内形成锗硅层；
形成源极和漏极；
形成位于所述源极和漏极上方的金属硅化物。
可选地，在所述步骤S103中，经过所述应力临近技术处理所述锗硅层与所述金属硅化物未受到破坏。
可选地，在所述步骤S103中，所述湿法刻蚀采用的刻蚀液包括磷酸。
可选地，所述大栅极硬掩膜为NMOS的栅极硬掩膜或PMOS的栅极硬掩膜。
可选地，在所述步骤S105之后还包括步骤S106：在所述层间介电层内形成接触孔。
可选地，在所述步骤S101中，所述伪栅极包括NMOS的伪栅极与PMOS的伪栅极；并且，所述步骤S105包括：
步骤S1051：去除所述PMOS的伪栅极，在所述PMOS的伪栅极原来的位置形成PMOS的金属栅极；
步骤S1052：去除所述NMOS的伪栅极，在所述NMOS的伪栅极原来的位置形成NMOS的金属栅极；
或者，
步骤S1051’：去除所述NMOS的伪栅极，在所述NMOS的伪栅极原来的位置形成NMOS的金属栅极；
步骤S1052’：去除所述PMOS的伪栅极，在所述PMOS的伪栅极原来的位置形成PMOS的金属栅极。
本发明的半导体器件的制造方法，通过在进行应力临近技术处理的步骤之前增加去除一定厚度的大栅极硬掩膜的步骤，可以提高金属栅极的高度和均一度，最终提高半导体器件的性能和良率。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A-图1D为现有技术中的一种半导体器件的制造方法的相关步骤形成的结构的示意性剖视图；
图2A-图2G为本发明提出的半导体器件的制造方法的相关步骤形成的结构的示意性剖视图；
图3为本发明提出的一种半导体器件的制造方法的流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
下面，参照图2A-图2G和图3来描述本发明提出的半导体器件的制造方法一个示例性方法的详细步骤。其中，图2A-图2G示出了本发明提出的半导体器件的制造方法的相关步骤形成的结构的示意性剖视图，图3为本发明的一种半导体器件的制造方法的流程图。
步骤A1：提供半导体衬底200，在所述半导体衬底200上形成NMOS和PMOS的伪栅极201、栅极硬掩膜202、间隙壁203以及位于所述间隙壁203两侧的主侧壁204，如图2A所示。其中，NMOS包括大NMOS，如图2A所示。当然，PMOS也可以包括大PMOS。相应地，位于大NMOS或大PMOS上的栅极硬掩膜202为大栅极硬掩膜。
其中，大NMOS是指在半导体器件中比其他NMOS尺寸大的NMOS；与此类似，大PMOS是指在半导体器件中比其他PMOS尺寸大的PMOS，大栅极硬掩膜是指在同一半导体器件的制造过程中比同时形成的其他的栅极硬掩膜的尺寸大。大NMOS可以基于栅极的关键尺寸(CD)和栅极的密度环境被定义。示例性地，大栅极(即，大NMOS或大PMOS的栅极)的关键尺寸的设定范围大于0.25um2；大栅极的密度设定范围大于50％。
在本步骤中，还可以包括在半导体衬底200上进行LDD、形成NMOS和PMOS的源极和漏极、在NMOS的栅极两侧形成锗硅层、以及形成金属硅化物的步骤，在此并不进行限定。示例性地，在图2A中示出了锗硅层2001和金属硅化物2002。
其中，伪栅极201的材料一般为多晶硅。栅极硬掩膜202的材料一般为氮化硅(SiN)。主侧壁204可以包括第一主侧壁和位于其外侧的第二主侧壁，其中，第一主侧壁的材料为氧化硅，第二主侧壁的材料为氮化硅。当然，主侧壁204也可以为单层结构。
示例性地，半导体衬底200选用单晶硅衬底。该半导体衬底200上还可以包括浅沟槽隔离、阱区等结构，此处并不对此进行限定。
步骤A2：通过刻蚀去除一定厚度的大栅极硬掩膜，刻蚀后的大栅极硬掩膜记作202’，如图2C所示。
示例性地，步骤A2包括如下步骤：
步骤A21：形成覆盖所述半导体衬底200并且在所述大栅极硬掩膜的上方具有开口的掩膜层300，如图2B所示。其中，所述开口暴露出所述大栅极硬掩膜。
其中，掩膜层300可以为光刻胶层或其他材料。示例性地，掩膜层300包括光刻胶层与位于其下方的底部抗反射层(BARC)，光刻胶层与底部抗反射层(BARC)的厚度为
步骤A22：对所述大栅极硬掩膜进行刻蚀，以去除一定厚度的所述大栅极硬掩膜。示例性地，刻蚀后保留一定厚度的所述大栅极硬掩膜，记作202’。当然，除一定厚度的大栅极硬掩膜，也包括完全去除所述大栅极硬掩膜的情形。
其中，刻蚀方法可以为干法刻蚀或湿法刻蚀。
步骤A23：去除所述掩膜层，如图2C所示。
步骤A3：进行应力临近技术(SPT)处理，如图2D所示。
显然，大NMOS上方不再存在残留的栅极硬掩膜，即，在经过SPT的步骤之后，伪栅极的上方不再存在栅极硬掩膜的残留，如图2D所示。
在本实施例中，SPT处理可以采用湿法刻蚀或干法刻蚀。
由于在SPT处理之前增加了去除一定厚度的大栅极硬掩膜的步骤(步骤A2)，经过适当时间的SPT处理，不仅主侧壁204和普通PMOS以及普通NMOS(即、图2B中的NMOS和PMOS)上方的栅极硬掩膜202被去除，而且大NMOS上方的栅极硬掩膜也被完全去除。并且，由于大栅极硬掩膜已经提前被去除一定厚度(包括全部去除的情形)，进行应力临近技术处理的时间不需要太长，就可以完全去除主侧壁204和栅极硬掩膜202(包括大栅极硬掩膜202’)，因此不会对锗硅层(采用湿法刻蚀的应力临近技术)或金属硅化物(采用干法刻蚀的应力临近技术)造成破坏，如图2D所示。
实验表明，采用磷酸湿法刻蚀工艺进行SPT处理时，在工艺条件完全相同的情况下，工艺时间可以减小到现有技术的15％到60％。采用干法刻蚀工艺进行SPT处理时，在工艺条件完全相同的情况下，工艺时间可以减小到现有技术的25％到80％。也就是说，本实施例的方法不仅在保证栅极硬掩膜被完全去除的同时避免对金属硅化物和锗硅层造成破坏，而且可以降低SPT处理的工艺时间。
步骤A4：在半导体衬底200上形成层间介电层205，如图2E所示。
在本步骤中，还可以在形成层间介电层205之前，形成接触孔刻蚀阻挡层(CESL)。
步骤A5：进行CMP(化学机械抛光)以去除层间介电层205位于PMOS以及NMOS的伪栅极上方的部分，露出PMOS以及NMOS的伪栅极，如图2F所示。
由于在大NMOS或大PMOS的上方不存在大栅极硬掩膜残留，因此不需要进行大量的过抛光(overpolish)处理，可以保证PMOS以及NMOS的伪栅极被保留足够的高度以及高度的一致性(即均一度)，进而保证最终形成的金属栅极的高度。
步骤A6：形成PMOS的金属栅极206以及NMOS的金属栅极207，如图2G所示。
示例性地，步骤A6包括如下步骤：
步骤A61：去除PMOS的伪栅极，在PMOS的伪栅极原来的位置形成PMOS的金属栅极；
步骤A62：去除NMOS的伪栅极，在NMOS的伪栅极原来的位置形成NMOS的金属栅极。
由于在前述步骤中PMOS以及NMOS的伪栅极的高度得到保证，因而最终形成的金属栅极的高度相对于现有技术得到提高。
其中，在步骤A6之后，还可以包括如下步骤：
步骤A7：在层间介电层205内形成接触孔(CT)。
其中，接触孔用于导通层间介电层上下方的组件，例如导通源极和金属互连线。
步骤A8：形成互连结构。
至此，完成了本实施例的半导体器件的制造方法的部分关键步骤的介绍，之后可以参照现有技术中的各个方法来完成整个半导体器件的制造，此处不再赘述。本领域的技术人员可以理解，本发明实施例的技术方案，也可以应用于仅具备NMOS或PMOS其中一种晶体管的半导体器件的制造。
本发明实施例的半导体器件的制造方法，通过在进行应力临近技术处理的步骤之前增加去除一定厚度的大栅极硬掩膜的步骤，可以提高金属栅极的高度和均一度，最终提高半导体器件的性能和良率。
此外，当存在锗硅层和金属硅化物时，在应力临近技术处理的过程中也不会对二者造成破坏，从而可以提高半导体器件的良率和性能。
参照图3，其中示出了本发明提出的半导体器件的制造方法中的一种典型方法的流程图，用于简要示出整个制造工艺的流程。具体包括：
步骤S101：提供半导体衬底，在所述半导体衬底上形成伪栅极和栅极硬掩膜，其中所述栅极硬掩膜包括大栅极硬掩膜；
步骤S102：通过刻蚀去除一定厚度的所述大栅极硬掩膜；
步骤S103：进行应力临近技术处理，其中经过所述应力临近技术处理所述栅极硬掩膜被完全去除；
步骤S104：在所述半导体衬底上形成层间介电层，对所述层间介电层进行化学机械抛光以暴露出所述伪栅极；
步骤S105：去除所述伪栅极，在所述伪栅极原来的位置形成金属栅极。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (11)
1.一种半导体器件的制造方法，其特征在于，所述方法包括：
步骤S101：提供半导体衬底，在所述半导体衬底上形成伪栅极和栅极硬掩膜，其中所述栅极硬掩膜包括大栅极硬掩膜；
步骤S102：通过刻蚀去除一定厚度的所述大栅极硬掩膜；
步骤S103：进行应力临近技术处理，其中经过所述应力临近技术处理所述栅极硬掩膜被完全去除；
步骤S104：在所述半导体衬底上形成层间介电层，对所述层间介电层进行化学机械抛光以暴露出所述伪栅极；
步骤S105：去除所述伪栅极，在所述伪栅极原来的位置形成金属栅极。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，所述步骤S102包括：
步骤S1021：形成覆盖所述半导体衬底并且在所述大栅极硬掩膜的上方具有开口的掩膜层；
步骤S1022：对所述大栅极硬掩膜进行刻蚀，以去除部分或全部所述大栅极硬掩膜。
3.如权利要求2所述的半导体器件的制造方法，其特征在于，在所述步骤S1021中，所述掩膜层包括光刻胶层，或者包括光刻胶层与位于所述光刻胶层下方的底部抗反射层。
4.如权利要求2所述的半导体器件的制造方法，其特征在于，在所述步骤S1021中，所述掩膜层的厚度为
5.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S101中，位于所述大栅极硬掩膜下方的伪栅极的关键尺寸的设定范围大于0.25um2，密度设定范围大于50％。
6.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S103中，所述应力临近技术处理包括湿法刻蚀或干法刻蚀。
7.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S101与所述步骤S102之间还包括步骤S1012：
在所述半导体衬底内形成锗硅层；
形成源极和漏极；
形成位于所述源极和漏极上方的金属硅化物。
8.如权利要求7所述的半导体器件的制造方法，其特征在于，在所述步骤S103中，经过所述应力临近技术处理所述锗硅层与所述金属硅化物未受到破坏。
9.如权利要求1所述的半导体器件的制造方法，其特征在于，所述大栅极硬掩膜为NMOS的栅极硬掩膜或PMOS的栅极硬掩膜。
10.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S105之后还包括步骤S106：在所述层间介电层内形成接触孔。
11.如权利要求1所述的半导体器件的制造方法，其特征在于，
在所述步骤S101中，所述伪栅极包括NMOS的伪栅极与PMOS的伪栅极；并且，所述步骤S105包括：
步骤S1051：去除所述PMOS的伪栅极，在所述PMOS的伪栅极原来的位置形成PMOS的金属栅极；
步骤S1052：去除所述NMOS的伪栅极，在所述NMOS的伪栅极原来的位置形成NMOS的金属栅极；
或者，
步骤S1051’：去除所述NMOS的伪栅极，在所述NMOS的伪栅极原来的位置形成NMOS的金属栅极；
步骤S1052’：去除所述PMOS的伪栅极，在所述PMOS的伪栅极原来的位置形成PMOS的金属栅极。
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