KR20220148000A - 반도체 장치 제조방법 - Google Patents

반도체 장치 제조방법 Download PDF

Info

Publication number
KR20220148000A
KR20220148000A KR1020210055217A KR20210055217A KR20220148000A KR 20220148000 A KR20220148000 A KR 20220148000A KR 1020210055217 A KR1020210055217 A KR 1020210055217A KR 20210055217 A KR20210055217 A KR 20210055217A KR 20220148000 A KR20220148000 A KR 20220148000A
Authority
KR
South Korea
Prior art keywords
conductive layer
region
cell
layer
peri
Prior art date
Application number
KR1020210055217A
Other languages
English (en)
Inventor
김대원
김태균
최동구
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020210055217A priority Critical patent/KR20220148000A/ko
Priority to US17/549,328 priority patent/US20220352323A1/en
Priority to CN202210430904.2A priority patent/CN115249663A/zh
Publication of KR20220148000A publication Critical patent/KR20220148000A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H01L27/10894—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H01L27/11512—
    • H01L27/11531—
    • H01L27/11548—
    • H01L27/11575—
    • H01L27/11595—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/50—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/50—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines

Abstract

본 발명의 실시예는 오버랩 영역의 폴리실리콘 잔류 문제를 개선할 수 있는 반도체 장치 제조 방법을 제공한다. 본 실시예에 따른 반도체 장치 제조 방법은 셀영역과 페리영역을 갖는 기판 상에 절연층을 형성하는 단계; 상기 셀영역의 절연층을 선택적으로 식각하여 오프닝을 형성하는 단계; 상기 기판 전면에 상기 오프닝을 매립하도록 플러그도전층을 형성하는 단계; 페리오픈마스크를 이용하여 상기 플러그도전층 및 절연층을 식각하는 단계; 상기 페리오픈마스크를 트리밍하는 단계; 트리밍된 상기 페리오픈마스크를 이용하여 상기 셀영역과 페리영역이 접하는 경계지역의 플러그도전층을 식각하는 단계; 상기 기판 전면에 페리게이트도전층을 형성하는 단계; 및 셀오픈마스크를 사용하여 상기 페리게이트도전층을 식각하는 단계를 포함할 수 있다.

Description

반도체 장치 제조방법 {METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치 제조 방법에 관한 것으로, 상세하게는 비트라인을 포함하는 반도체 장치 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 반도체 소자의 구성 요소들에 대한 디자인 룰이 감소하고 있다. 또한, 고도로 집적된 반도체 소자 제조방법에 있어서, 셀 어레이 영역에 비트 라인을 형성하고, 주변 회로 영역에 게이트 패턴을 형성하는 공정이 동시에 진행될 수 있다.
본 발명의 실시예는 셀영역과 페리영역이 접하는 경계지역의 폴리실리콘 잔류 문제를 개선할 수 있는 반도체 장치 제조 방법을 제공한다.
본 실시예에 따른 반도체 장치 제조 방법은 셀영역과 페리영역을 갖는 기판 상에 절연층을 형성하는 단계; 상기 셀영역의 절연층을 선택적으로 식각하여 오프닝을 형성하는 단계; 상기 기판 전면에 상기 오프닝을 매립하도록 플러그도전층을 형성하는 단계; 페리오픈마스크를 이용하여 상기 플러그도전층 및 절연층을 식각하는 단계; 상기 페리오픈마스크를 트리밍하는 단계; 트리밍된 상기 페리오픈마스크를 이용하여 상기 셀영역과 페리영역이 접하는 경계지역의 플러그도전층을 식각하는 단계; 상기 기판 전면에 페리게이트도전층을 형성하는 단계; 및 셀오픈마스크를 사용하여 상기 페리게이트도전층을 식각하는 단계를 포함할 수 있다.
본 기술은 셀오픈마스크과 페리오픈마스크가 오버랩되는 셀영역과 페리영역이 접하는 경계지역의 폴리실리콘 잔류 문제를 개선함으로써 반도체 장치의 신뢰성을 개선하는 효과가 있다.
도 1은 본 실시예에 따른 반도체 장치의 평면도이다.
도 2a 내지 도 2p는 본 실시예에 따른 반도체장치 제조 방법에 대한 단면도들이다.
본 명세서에서 기재하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도 1은 반도체 장치에 대한 평면도이다. 도 2a 내지 도 2p는 본 실시예에 따른 반도체장치 제조 방법에 대한 단면도들이다.
도 1에 도시된 바와 같이, 반도체 장치는 반도체 기판 내에 소자분리층(12)에 의해 정의되는 활성영역(13)을 포함하고, 활성영역(13)을 가로지르는 워드라인(WL)이 형성되고, 워드라인(WL)과 수직하는 방향으로 비트라인구조물(BL)이 형성된다.
도 2a에 도시된 바와 같이, 셀영역(CELL) 및 페리영역(PERI)을 포함하는 기판(11)이 제공될 수 있다. 셀영역(CELL)은 워드라인, 비트라인 및 캐패시터 등을 포함할 수 있다. 셀영역(CELL)은 데이터를 저장하기 위한 메모리 셀 영역으로, 워드라인과 비트라인을 선택함으로써 구동할 수 있다. 페리영역(PERI)은 코어영역(Core region)과 주변회로영역(peripheral circuit region)을 포함할 수 있다. 페리영역(PERI)은 셀영역(CELL)의 주변에 형성되어 메모리 셀을 구동 및 제어하기 위한 회로 영역으로 구성된다.
기판(11)은 소자분리층(12) 및 소자분리층(12)에 의해 정의된 활성영역(13)을 포함할 수 있다. 활성영역(13)은 소자분리층(12)에 의해 일정간격으로 이격될 수 있다. 소자분리층(12)에 의해 셀영역(CELL) 및 페리영역(PERI)이 분리될 수 있다.
기판(11)은 반도체프로세싱에 적합한 물질일 수 있다. 기판(11)은 반도체기판을 포함할 수 있다. 기판(11)은 실리콘을 함유하는 물질로 이루어질 수 있다. 기판(11)은 실리콘, 단결정 실리콘, 폴리실리콘, 비정질 실리콘, 실리콘저마늄, 단결정 실리콘저마늄, 다결정 실리콘저마늄, 탄소 도핑된 실리콘, 그들의 조합 또는 그들의 다층을 포함할 수 있다. 기판(11)은 저마늄과 같은 다른 반도체물질을 포함할 수도 있다. 기판(11)은 Ⅲ/Ⅴ족 반도체기판, 예컨대 GaAs과 같은 화합물반도체기판을 포함할 수도 있다. 기판(11)은 SOI(Silicon On Insulator) 기판을 포함할 수도 있다.
소자분리층(12)은 STI(Shallow Trench Isolation) 공정에 의해 형성될 수 있다. STI 공정은 다음과 같다. 기판(11)을 식각하여 분리트렌치(도면부호 생략)를 형성한다. 분리트렌치는 절연물질로 채워지고, 이에 따라 소자분리층(12)이 형성된다. 소자분리층(12)은 실리콘산화물, 실리콘질화물 또는 이들의 조합을 포함할 수 있다. 화학기상증착(CVD) 또는 다른 증착공정은 절연물질로 분리트렌치를 채우는데 사용될 수 있다. CMP(chemical mechanical poslishing)와 같은 평탄화 공정(planarization procesS)이 부가적으로 사용될 수 있다.
다음으로, 셀영역(CELL)의 기판(11) 내에 매립게이트구조물(BG)이 형성될 수 있다. 매립게이트구조물(BG)은 게이트트렌치(15), 게이트트렌치(15)의 바닥면과 측벽을 커버링하는 게이트절연층(16), 게이트절연층(16) 상에서 게이트트렌치(15)를 부분적으로 채우는 매립게이트전극(17), 매립게이트전극(17) 상에 형성된 게이트캡핑층(18)을 포함할 수 있다.
매립게이트구조물(BG)을 형성하는 방법은 다음과 같다.
먼저, 셀영역(CELL)의 기판(11) 내에 게이트트렌치(15)가 형성될 수 있다. 게이트트렌치(15)는 활성영역들(13) 및 소자분리층(12)을 횡단하는 라인 형상을 가질 수 있다. 게이트트렌치(15)는 기판(11) 상에 마스크패턴(도시 생략)을 형성하고, 마스크 패턴을 식각 마스크로 이용한 식각 공정에 의해 형성될 수 있다. 게이트트렌치(15)를 형성하기 위해, 식각장벽으로 하드마스크층(14)이 사용될 수 있다. 하드마스크층(14)은 마스크패턴에 의해 패터닝된 형성일 수 있다. 하드마스크층(14)은 페리영역(PERI)의 기판 전면을 커버링할 수 있다. 하드마스크층(14)은 실리콘산화물을 포함할 수 있다. 하드마스크층(14)은 TEOS(Tetra Ethyl Ortho Silicate)를 포함할 수 있다. 게이트트렌치(15)의 저면은 소자분리층(12)의 저면보다 높은 레벨일 수 있다.
도시하지 않았으나, 셀영역(CELL)의 소자분리층(12)의 일부를 리세스시켜 게이트트렌치(15) 아래의 활성영역(13)을 돌출시킬 수 있다. 예를 들어, 도 4의 B-B' 방향으로, 게이트트렌치(15) 아래의 소자분리층(12)을 선택적으로 리세스시킬 수 있다. 이에 따라, 게이트트렌치(15) 아래의 핀영역(fin region, 도면부호 생략)이 형성될 수 있다. 핀영역은 채널영역의 일부가 될 수 있다.
다음으로, 게이트트렌치(15)의 바닥면 및 측벽들 상에 게이트절연층(16)이 형성될 수 있다. 게이트절연층(16)을 형성하기 전에, 게이트트렌치(15) 표면의 식각손상을 치유할 수 있다. 예컨대, 열산화 처리에 의해 희생산화물을 형성한 후, 희생산화물을 제거할 수 있다.
게이트절연층(16)은 열산화 공정(Thermal oxidation)에 의해 형성될 수 있다. 예컨대, 게이트트렌치(15)의 바닥 및 측벽들을 산화시켜 게이트절연층(16)을 형성할 수 있다.
다른 실시예에서, 게이트절연층(16)은 화학기상증착(Chemical Vapor Deposition; CVD) 또는 원자층증착(Atomic Layer Deposition; ALD) 등의 증착법에 의해 형성될 수 있다. 게이트절연층(16)은 고유전율물질(High-k material), 산화물, 질화물, 산화질화물 또는 이들의 조합을 포함할 수 있다. 고유전율물질은 하프늄산화물질을 포함할 수 있다. 하프늄함유물질은 하프늄산화물, 하프늄실리콘산화물, 하프늄실리콘산화질화물 또는 그들의 조합을 포함할 수 있다. 다른 실시예에서, 고유전물질은 란탄산화물, 란탄알루미늄산화물, 지르코늄산화물, 지르코늄실리콘산화물, 지르코늄실리콘산화질화물, 알루미늄산화물 및 그들의 조합을 포함할 수 있다.
다른 실시예에서, 게이트절연층(16)은 라이너폴리실리콘을 증착한 후, 라이너폴리실리콘층을 라디칼산화시켜 형성할 수 있다.
또다른 실시예에서, 게이트절연층(16)은 라이너실리콘질화물층을 형성한 후, 라이너실리콘질화물층을 라디칼산화시켜 형성할 수도 있다.
다음으로, 게이트절연층(16) 상에 매립게이트전극(17)이 형성될 수 있다. 매립게이트전극(17)을 형성하기 위해, 게이트트렌치(15)를 채우도록 도전층(도시 생략)을 형성한 후 리세싱 공정을 수행할 수 있다. 리세싱 공정은 에치백(etchback) 공정으로 수행하거나 또는 CMP(chemical mechanical polishing) 공정 및 에치백공정을 순차적으로 수행할 수 있다. 매립게이트전극(17)은 게이트트렌치(15)를 부분으로 채우는 리세스된 형상을 가질 수 있다. 즉, 매립게이트전극(17)의 상부 표면은 활성영역(13)의 상부 표면보다 낮은 레벨일 수 있다. 매립게이트전극(17)은 금속, 금속질화물 또는 이들의 조합을 포함할 수 있다. 예컨대, 매립게이트전극(17)은 티타늄질화물(TiN), 텅스텐(W) 또는 티타늄질화물/텅스텐(TiN/W) 스택으로 형성될 수 있다. 티타늄질화물/텅스텐(TiN/W) 스택은 티타늄질화물을 컨포멀하게 형성한 후 텅스텐을 이용하여 게이트트렌치(15)를 부분적으로 채우는 구조일 수 있다. 매립게이트전극(17)으로서 티타늄질화물은 단독으로 사용될 수 있으며, 이를 "TiN Only" 구조의 매립게이트전극(17)이라고 지칭할 수 있다. 매립게이트전극(17)으로서 티타늄질화물/텅스텐(TiN/W) 스택과 폴리실리콘층의 더블 게이트 구조가 사용될 수도 있다.
다음으로, 매립게이트전극(17)을 포함하는 기판 전면에 캡핑층(18, 18')이 형성될 수 있다. 캡핑층(18, 18')은 절연물질을 포함한다. 캡핑층(18, 18')은 실리콘질화물을 포함할 수 있다. 다른 실시예에서, 캡핑층(18, 18')은 실리콘산화물을 포함할 수 있다. 또다른 실시예에서, 캡핑층(18, 18')은 NON(Nitride-Oxide-Nitride) 구조일 수 있다.
캡핑층(18, 18')은 매립게이트전극(17) 상에서 게이트트렌치(15)를 갭필하는 게이트캡핑층(18')과 하드마스크층(14) 상부를 커버링하는 보호캡핑층(18)으로 구분될 수 있다. 게이트절연층(16), 매립게이트전극(17) 및 게이트캡핑층(18')에 의해 매립게이트구조물(BG)이 형성될 수 있다. 매립게이트구조물(BG)은 '워드라인(WL)'이라고 지칭할 수 있다.
보호캡핑층(18)의 상부 표면은 하드마스크층(14)의 상부 표면보다 높은 레벨일 수 있다. 보호캡핑층(18)은 하드마스크층(14) 및 매립게이트구조물(BG)을 모두 커버링할 수 있다.
다음으로, 도시되지 않았으나, 매립게이트구조물(BG)의 양측 기판(11)에 불순물영역(미도시)이 형성될 수 있다. 불순물영역은 임플란트(Implantation) 등의 도핑 공정에 의해 형성될 수 있다. 불순물영역은 소스/드레인영역이라고 지칭될 수 있다. 이웃하는 매립게이트구조물(BG) 사이의 불순물영역은 비트라인콘택플러그가 접속될 영역일 수 있다. 매립게이트구조물(BG) 바깥쪽의 불순물영역은 스토리지노드콘택플러그가 접속될 영역일 수 있다.
도 2b에 도시된 바와 같이, 비트라인콘택홀(21)이 형성될 수 있다. 비트라인콘택홀(21)은 이웃하는 매립게이트구조물(BG) 사이에 배치될 수 있다. 비트라인콘택홀(21)을 형성하기 위해 콘택마스크(도시 생략)를 이용하여 보호캡핑층(18) 및 하드마스크층(14)을 식각할 수 있다. 비트라인콘택홀(21)에 의해 기판(11)의 일부분이 노출될 수 있다. 비트라인콘택홀(21)은 일정 선폭으로 제어된 직경을 가질 수 있다. 비트라인콘택홀(21)은 활성영역(13)의 일부분을 노출시키는 형태가 될 수 있다. 비트라인콘택홀(21)은 활성영역(13)의 단축의 폭보다 더 큰 직경을 갖는다. 따라서, 비트라인콘택홀(21)을 형성하기 위한 식각 공정에서 소자분리층(12) 및 활성영역(13)의 일부가 식각될 수 있다. 즉, 비트라인콘택홀(21) 아래의 소자분리층(12) 및 활성영역(13)이 일정 깊이 리세스될 수 있다. 이에 따라, 비트라인콘택홀(21)의 저부를 기판(11) 내부로 확장시킬 수 있다.
도 2c에 도시된 바와 같이, 비트라인콘택홀(21) 및 보호캡핑층(18) 상에 플러그도전층(22A)을 형성할 수 있다. 플러그도전층(22A)은 비트라인콘택과 비트라인구조물의 일부에 적용될 수 있다. 플러그도전층(22A)은 보호캡핑층(18)에 대해 식각선택비를 갖는 물질을 포함할 수 있다. 플러그도전층(22A)은 폴리실리콘을 포함할 수 있다. 플러그도전층(22A)은 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
도 2d 및 도 2e에 도시된 바와 같이, 셀영역(CELL)의 플러그도전층(22A) 상에 페리오픈마스크(23)를 형성할 수 있다. 페리오픈마스크(23)는 페리영역을 오픈하기 위한 마스크로, 셀영역(CELL)과 페리영역(PERI)이 접하는 경계지역이 커버링될 수 있다. 페리오픈마스크(23)는 포토레지스트(photo resist)를 포함할 수 있다.
이어서, 페리오프마스크(23)에 의해 노출된 플러그도전층(22A), 보호캡핑층(18) 및 하드마스크층(14)을 차례로 식각할 수 있다. 따라서, 셀영역(CELL) 및 셀영역(CELL)과 페리영역(PERI)이 접하는 경계지역의 기판 상부에는 식각된 플러그도전층(22B), 보호캡핑층(18) 및 하드마스크층(14)이 잔류할 수 있다. 페리영역(PERI)은 기판(11) 표면이 노출될 수 있다.
도 2f 및 도 2h에 도시된 바와 같이, 페리오픈마스크(23)를 트리밍(Trimming)할 수 있다. 트리밍된 페리오픈마스크(23T)는 셀영역(CELL)과 페리영역(PERI)이 접하는 경계지역의 플러그도전층(22B)을 노출시킬 수 있다. 즉, 페리오픈마스크(23T)는 셀영역(CELL)의 플러그도전층(22B)을 모두 커버링하고, 셀영역(CELL)과 페리영역(PERI)이 접하는 경계지역의 플러그도전층(22B)을 선택적으로 노출시킬 수 있다.
이어서, 트리밍된 페리오픈마스크(23T)에 의해 노출된 셀영역(CELL)과 페리영역(PERI)이 접하는 경계지역의 플러그도전층(22B)을 식각할 수 있다. 따라서, 셀영역(CELL)에만 플러그도전층(22C)이 잔류할 수 있다. 트리밍된 페리오픈마스크(23T)를 이용한 식각공정은 보호캡핑층(18)이 노출되는 타겟으로 진행할 수 있다. 이에 따라, 셀영역(CELL)과 페리영역(PERI)이 접하는 경계지역 보호캡핑층(18)이 잔류하며, 페리영역(PERI)은 기판(11)이 노출될 수 있다.
이어서, 트리밍된 페리오픈마스크(23T)를 제거할 수 있다. 페리오픈마스크(23T)는 스트립 공정으로 제거할 수 있다.
도 2i 및 도 2j에 도시된 바와 같이, 플러그도전층(22C)을 포함하는 기판(11) 전면에 배리어층(24A, 24B) 및 페리게이트도전층(25A)을 차례로 형성할 수 있다.
배리어층(24A, 24B)은 셀영역의 플러그도전층(22C) 및 페리영역의 기판(11)을 포함하는 기판 전면을 커버링할 수 있다. 도시되지 않았으나, 배리어층(24A, 24B)은 셀영역(CELL)과 페리영역(PERI)이 접하는 경계지역의 보호캡핑층(18) 상에도 형성될 수 있다. 배리어층(24A, 24B)은 플러그도전층(22C) 및 페리게이트도전층(25A)에 대해 식각선택비를 갖는 물질을 포함할 수 있다. 배리어층(24A, 24B)은 절연물질을 포함할 수 있다. 배리어층(24A, 24B)은 실리콘산화물을 포함할 수 있다. 셀영역의 배리어층(24B)은 셀영역에서 플러그도전층(22C)과 페리게이트도전층(25A)을 분리하는 분리층 역할을 할 수 있다. 후속 공정에서, 셀영역의 배리어층(24B)은 페리게이트도전층(25A) 식각시 플러그도전층(22C)의 손상을 방지하는 식각배리어 역할을 할 수 있다. 페리영역(PERI)의 배리어층(24A)은 게이트절연층 역할을 할 수 있다.
도 2k 내지 도 2n에 도시된 바와 같이, 페리영역(PERI)의 페리게이트도전층(25A) 상에 셀오픈마스크(26)를 형성할 수 있다. 셀오픈마스크(26)는 셀영역을 오픈하기 위한 마스크로, 페리영역(PERI) 및 셀영역(CELL)과 페리영역(PERI)이 접하는 경계지역도 커버링할 수 있다. 즉, 셀영역(CELL)과 페리영역(PERI)이 접하는 경계지역은 도 2e의 페리오픈마스크(23)와 셀오픈마스크(26)에 의해 모두 커버링될 수 있다. 셀오픈마스크(26)는 포토레지스트(Photo resist)를 포함할 수 있다.
이어서, 셀오픈마스크(26)를 이용하여 셀영역(CELL)의 페리게이트도전층(25A)을 식각할 수 있다. 따라서, 페리영역(PERI) 및 셀영역(CELL)과 페리영역(PERI)이 접하는 경계지역에 잔류하는 페리게이트도전층(25B)이 형성될 수 있다. 셀오픈마스크(26)를 이용한 식각공정에서, 플러그도전층(22C)은 배리어층(24B)에 의해 손상되지 않을 수 있다. 식각공정은 배리어층(24B)에 대해 식각선택비를 갖고 페리게이트도전층(25A)만 선택적으로 식각할 수 있는 조건으로 진행될 수 있다.
다른 실시예에서, 셀오픈마스크(26)를 트리밍하여 셀영역(CELL)과 페리영역(PERI)이 접하는 경계지역의 페리게이트도전층(25B)을 노출시킨 후, 식각공정을 진행할 수도 있다.
이어서, 셀영역(CELL)의 배리어층(24B)을 제거할 수 있다. 배리어층(24B)은 습식식각 공정으로 제거될 수 있으나, 이에 한정되는 것은 아니다. 배리어층(24B)은 플러그도전층(22C)의 손상이 최소화되는 조건으로 진행될 수 있다. 배리어층(24B)의 제거 공정은 플러그도전층(22C)에 대해 식각선택비를 갖는 조건으로 진행할 수 있다.
따라서, 셀영역(CELL)의 기판(11) 상부에는 플러그도전층(22C)이 잔류하고, 페리영역(PERI)의 기판(11) 상부에는 페리게이트도전층(25B)이 잔류할 수 있다. 셀영역(CELL)과 페리영역(PERI)이 접하는 경계지역은 셀오픈마스크(26)에 의해 커버링되므로, 보호캡핑층(18) 상부에 페리게이트도전층(25B)이 잔류할 수 있다.
이어서, 셀오픈마스크(26)를 제거할 수 있다. 셀오픈마스크(26)는 스트립 공정으로 제거할 수 있다.
도 2o 및 도 2p에 도시된 바와 같이, 플러그도전층(22C) 및 페리게이트도전층(24B)을 포함하는 기판(11) 전면에 비트라인도전층(27A) 및 패턴하드마스크층(28A)을 차례로 형성할 수 있다.
비트라인도전층(27A)은 셀영역(CELL)의 비트라인과 페리영역(PERI)의 게이트전극으로 작용할 수 있다. 비트라인도전층(27A)은 금속함유물질을 포함할 수 있다. 비트라인도전층(27A)은 금속, 금속질화물, 금속실리사이드 또는 이들의 조합을 포함할 수 있다. 본 실시예에서, 비트라인도전층(27A)은 텅스텐(W)을 포함할 수 있다. 다른 실시예에서, 비트라인도전층(27A)은 티타늄질화물과 텅스텐의 적층(TiN/W)을 포함할 수 있다. 이때, 티타늄질화물은 배리어의 역할을 수행할 수 있다.
패턴하드마스크층(28A)은 셀영역(CELL)의 비트라인하드마스크와 페리영역(PERI)의 게이트하드마스크로 작용할 수 있다. 패턴하드마스크층(28A)은 비트라인도전층(27A), 플러그도전층(22C) 및 페리게이트도전층(25B)에 대해 식각선택비를 갖는 물질을 포함할 수 있다. 패턴하드마스크층(28A)은 절연물질을 포함할 수 있다. 패턴하드마스크층(28A)은 실리콘산화물 또는 실리콘질화물을 포함할 수 있다. 본 실시예에서, 패턴하드마스크층(28A)은 실리콘질화물로 형성될 수 있다.
이어서, 패턴하드마스크층(28A) 상에 제1 및 제2패턴마스크(29, 29')를 형성할 수 있다. 제1패턴마스크(29)는 셀영역(CELL)의 비트라인을 정의할 수 있다. 제2패턴마스크(29')는 페리영역(PERI)의 게이트패턴을 정의할 수 있다. 제1 및 제2패턴마스크(29, 29')는 동시에 형성될 수 있거나, 각각 별도의 공정으로 형성될 수 있다.
이어서, 셀영역(CELL)에 비트라인콘택플러그(22), 비트라인(27) 및 비트라인하드마스크(28)가 적층된 비트라인구조물(BL)이 형성될 수 있다. 페리영역(PERI)은 페리게이트절연층(24), 제1페리게이트전극(25), 제2페리게이트전극(27') 및 페리게이트하드마스크(28')가 적층된 페리게이트구조물(PG)이 형성될 수 있다.
비트라인구조물(BL) 및 페리게이트구조물(PG)은 제1 및 제2패턴마스크(29, 29')를 이용한 식각 공정에 의해 형성될 수 있다. 비트라인구조물(BL)은 제1패턴마스크(29)에 의해 셀영역(CELL)의 패턴하드마스크층(28A), 비트라인도전층(27A) 및 플러그도전층(22C)이 차례로 식각됨에 따라 형성될 수 있다. 페리게이트구조물(PG)은 제2패턴마스크층(29')에 의해 페리영역(PERI)의 패턴하드마스크층(28A), 비트라인도전층(27A), 페리게이트도전층(25B) 및 배리어층(24B)이 차례로 식각됨에 따라 형성될 수 있다.
비트라인구조물(BL)과 게이트구조물(PG)의 식각은 동시에 진행될 수 있다. 제1 및 제2패턴마스크층(29, 29')에 의해 커버링되지 않은 패턴하드마스크층(28A), 비트라인도전층(27A), 페리게이트도전층(25B)은 모두 제거될 수 있다. 도시되지 않았으나, 도 2m의 셀오픈마스크에 의해 커버링된, 셀영역(CELL)과 페리영역(PERI)이 접하는 경계지역에 두껍게 형성된 페리게이트도전층(25B)의 일부두께가 잔류할 수도 있다.
도시되지 않았으나, 후속 공정으로, 셀영역의 메모리 요소(미도시) 및 셀영역과 주변영역에 금속배선(미도시)이 형성될 수 있다. 셀영역의 워드라인(WL), 비트라인구조물(BL) 및 메모리 요소와 주변영역의 게이트구조물(PG)은 각각 금속배선콘택(미도시)에 의해 금속배선(미도시)과 전기적으로 연결될 수 있다.
위와 같이, 본 실시예는 트리밍된 페리오픈마스크(23T)를 이용하여 셀영역(CELL)과 페리영역(PERI)이 접하는 경계지역의 플러그도전층(22C)을 제거함으로써, 셀오픈마스크(26) 및 페리오픈마스크(23)의 오버랩 영역 즉, 셀영역(CELL)과 페리영역(PERI)이 접하는 경계지역에 잔류하는 폴리실리콘층의 총 두께를 감소시킬 수 있다. 따라서, 비트라인구조물(BL) 및 페리게이트구조물(PG)을 형성하기 위한 패터닝 공정 후, 셀영역(CELL)과 페리영역(PERI)이 접하는 경계지역에 잔류하는 폴리실리콘층의 두께를 최소화하거나, 폴리실리콘층의 잔류를 방지함으로써 후속 금속배선의 콘택 불량을 방지할 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
11 : 기판 12 : 소자분리층
13 : 활성영역 14: 하드마스크층
15 : 게이트트렌치 16 : 게이트절연층
17 : 매립게이트전극 18 : 보호캡핑층
18' : 게이트캡핑층 22 : 비트라인콘택플러그
24 : 페리게이트절연층 25 : 제1페리게이트전극
27 : 비트라인 27' : 제2페리게이트전극
28 : 비트라인하드마스크 28' : 페리게이트하드마스크

Claims (17)

  1. 셀영역과 페리영역을 갖는 기판 상에 절연층을 형성하는 단계;
    상기 셀영역의 절연층을 선택적으로 식각하여 오프닝을 형성하는 단계;
    상기 기판 전면에 상기 오프닝을 매립하도록 플러그도전층을 형성하는 단계;
    페리오픈마스크를 이용하여 상기 플러그도전층 및 절연층을 식각하는 단계;
    상기 페리오픈마스크를 트리밍하는 단계;
    트리밍된 상기 페리오픈마스크를 이용하여 상기 셀영역과 페리영역이 접하는 경계지역의 플러그도전층을 식각하는 단계;
    상기 기판 전면에 페리게이트도전층을 형성하는 단계; 및
    셀오픈마스크를 사용하여 상기 페리게이트도전층을 식각하는 단계
    를 포함하는 반도체 장치 제조 방법.
  2. 제1항에 있어서,
    상기 페리게이트도전층을 형성하는 단계 전에,
    상기 기판 전면에 배리어층을 형성하는 단계를 더 포함하는 반도체 장치 제조 방법.
  3. 제2항에 있어서,
    상기 배리어층은 상기 페리게이트도전층 및 플러그도전층에 대해 식각선택비를 갖는 물질을 포함하는 반도체 장치 제조 방법.
  4. 제2항에 있어서,
    상기 배리어층은 실리콘산화물을 포함하는 반도체 장치 제조 방법.
  5. 제1항에 있어서,
    상기 페리오픈마스크는 포토레지스트(photo resist)를 포함하는 반도체 장치 제조 방법.
  6. 제1항에 있어서,
    상기 셀오픈마스크를 사용하여 상기 페리게이트도전층을 식각하는 단계는,
    상기 페리영역의 페리게이트도전층 상에 셀오픈마스크를 형성하는 단계;
    트리밍된 상기 셀오픈마스크를 사용하여 상기 셀영역과 페리영역이 접하는 경계지역의 상기 페리게이트도전층을 식각하는 단계를 포함하는 반도체 장치 제조 방법.
  7. 제1항에 있어서,
    상기 셀오픈마스크는 포토레지스트를 포함하는 반도체 장치 제조 방법.
  8. 제1항에 있어서,
    상기 플러그도전층은 상기 절연층에 대해 식각선택비를 갖는 물질을 포함하는 반도체 장치 제조 방법.

  9. 제1항에 있어서,
    상기 절연층은 실리콘질화물을 포함하는 반도체 장치 제조 방법.
  10. 제1항에 있어서,
    상기 플러그도전층은 폴리실리콘을 포함하는 반도체 장치 제조 방법.
  11. 제1항에 있어서,
    상기 페리게이트도전층은 상기 절연층에 대해 식각선택비를 갖는 물질을 포함하는 반도체 장치 제조 방법.
  12. 제1항에 있어서,
    상기 페리게이트도전층은 폴리실리콘을 포함하는 반도체 장치 제조 방법.
  13. 제1항에 있어서,
    상기 셀영역의 기판은 매립 게이트 구조물을 포함하는 반도체 장치 제조 방법.
  14. 제13항에 있어서,
    상기 오프닝은 이웃하는 상기 매립 게이트 구조물 사이에 배치되는 반도체 장치 제조 방법.
  15. 제13항에 있어서,
    상기 오프닝의 저면은 상기 매립 게이트 구조물의 게이트 전극의 상면보다 높은 레벨인 반도체 장치 제조 방법.
  16. 제1항에 있어서,
    상기 기판 전면에 비트라인도전층 및 비트라인하드마스크층을 차례로 형성하는 단계; 및
    패턴마스크를 이용하여 상기 셀영역의 비트라인구조물 및 상기 페리영역의 페리게이트구조물을 형성하는 단계
    를 포함하는 반도체 장치 제조 방법.
  17. 제16항에 있어서,
    상기 패턴마스크는 선폭이 서로 다른 제1 및 제2패턴마스크를 포함하는 반도체 장치 제조 방법.
KR1020210055217A 2021-04-28 2021-04-28 반도체 장치 제조방법 KR20220148000A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020210055217A KR20220148000A (ko) 2021-04-28 2021-04-28 반도체 장치 제조방법
US17/549,328 US20220352323A1 (en) 2021-04-28 2021-12-13 Method for fabricating semiconductor device
CN202210430904.2A CN115249663A (zh) 2021-04-28 2022-04-22 用于制造半导体器件的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210055217A KR20220148000A (ko) 2021-04-28 2021-04-28 반도체 장치 제조방법

Publications (1)

Publication Number Publication Date
KR20220148000A true KR20220148000A (ko) 2022-11-04

Family

ID=83699146

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210055217A KR20220148000A (ko) 2021-04-28 2021-04-28 반도체 장치 제조방법

Country Status (3)

Country Link
US (1) US20220352323A1 (ko)
KR (1) KR20220148000A (ko)
CN (1) CN115249663A (ko)

Also Published As

Publication number Publication date
CN115249663A (zh) 2022-10-28
US20220352323A1 (en) 2022-11-03

Similar Documents

Publication Publication Date Title
US9082784B2 (en) Method of fabricating a semiconductor device having stacked storage nodes of capacitors in cell region separated from peripheral region
US7153727B2 (en) Semiconductor device and method of manufacturing the same
US10861856B2 (en) Semiconductor device and method for fabricating the same
US7342275B2 (en) Semiconductor device and method of manufacturing the same
KR101040367B1 (ko) 새들 핀 트랜지스터를 구비하는 반도체소자 및 그 제조방법
KR102476141B1 (ko) 스페이서를 포함하는 반도체 소자 및 그 제조 방법
JP3683829B2 (ja) トレンチ側壁に酸化物層を形成する方法
KR102504258B1 (ko) 반도체 소자 및 이의 제조방법
US20110241093A1 (en) Semiconductor device and method of making the same
US11037930B2 (en) Semiconductor devices
US9305927B2 (en) Semiconductor device and method of manufacturing the same
KR20150137224A (ko) 에어갭을 구비한 반도체장치 및 그 제조 방법
KR20210049231A (ko) 반도체 메모리 소자 및 이의 제조 방법
KR20120074850A (ko) 반도체 소자의 제조 방법
US20220384449A1 (en) Semiconductor memory device and method of fabricating the same
US7989335B2 (en) Methods of forming insulation layer patterns and methods of manufacturing semiconductor devices including insulation layer patterns
TWI830993B (zh) 半導體元件
US20220359525A1 (en) Memory device and method of forming the same
US6852581B2 (en) Methods of manufacturing a semiconductor device having increased gaps between gates
US20220352323A1 (en) Method for fabricating semiconductor device
US8119493B2 (en) Method of forming a semiconductor device an alignment mark formed in a groove
TWI808383B (zh) 半導體結構及其製造方法
US11785763B2 (en) Semiconductor devices having contact plugs
US20230247825A1 (en) Semiconductor device
KR20220024305A (ko) 반도체 메모리 장치 제조 방법