KR20080051619A - 매립 스페이서를 가지는 반도체 장치들 - Google Patents

매립 스페이서를 가지는 반도체 장치들 Download PDF

Info

Publication number
KR20080051619A
KR20080051619A KR1020060123080A KR20060123080A KR20080051619A KR 20080051619 A KR20080051619 A KR 20080051619A KR 1020060123080 A KR1020060123080 A KR 1020060123080A KR 20060123080 A KR20060123080 A KR 20060123080A KR 20080051619 A KR20080051619 A KR 20080051619A
Authority
KR
South Korea
Prior art keywords
bit line
line patterns
patterns
active regions
cross
Prior art date
Application number
KR1020060123080A
Other languages
English (en)
Inventor
김도형
이주범
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060123080A priority Critical patent/KR20080051619A/ko
Publication of KR20080051619A publication Critical patent/KR20080051619A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

매립 스페이서를 가지는 반도체 장치들을 제공한다. 이 반도체 장치들은 십자형 노드들을 가지는 비트라인 패턴들 사이의 소정 영역들을 매립 스페이서로 채워서 그 패턴들 주변에 기저 플러그들을 용이하게 형성할 수 있는 방안을 제공한다. 이를 위해서, 활성 영역들을 가지는 반도체 기판을 준비한다. 상기 반도체 기판 상에 층간절연막이 배치된다. 상기 층간절연막 내 위치해서 활성 영역들의 상부에 비트라인 패턴들이 배치된다. 상기 비트라인 패턴들은 활성 영역들과 전기적으로 접속한다. 상기 비트라인 패턴들의 각각은 그 패턴을 따라서 반복적으로 위치하고 그리고 서로 접촉하는 십자형 노드들로 이루어진다. 상기 비트라인 패턴들 사이에서 선택된 측벽들 사이를 채우도록 상기 비트라인 패턴들의 나머지 측벽들 상에 매립 스페이서가 배치된다. 상기 매립 스페이서 및 활성 영역들과 접촉하는 기저 플러그들이 배치된다.
Figure P1020060123080
플러그, 스페이서, 반도체 기판.

Description

매립 스페이서를 가지는 반도체 장치들{ SEMICONDUCTOR DEVICES HAVING BURIED SPACER }
도 1 은 본 발명의 제 1 및 제 2 실시예들에 따르는 반도체 장치들을 보여주는 배치도이다.
도 2 내지 도 5 는 각각이 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 본 발명의 제 1 실시예의 반도체 장치의 형성방법을 설명하는 단면도들이다.
도 6 은 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 본 발명의 제 2 실시예의 반도체 장치의 형성방법을 설명하는 단면도이다.
본 발명은 반도체 장치들에 관한 것으로써, 상세하게는, 매립 스페이서를 가지는 반도체 장치들에 관한 것이다.
최근에, 디램은 디자인 룰의 축소와 함께 셀 어레이 영역에서 비트라인 패턴들의 형상을 변경하면서 제조되고 있다. 상기 비트라인 패턴들의 형상의 변경은 씨.오.비(COB; Capacitor On Bitline) 구조를 가지는 디램 관련 반도체 제조 공정들에 공정 여유도를 증가시키는데 큰 영향을 줄 수 있다. 예를 들면, 상기 비트라 인 패턴들의 형상의 변경은 비트라인 패턴들 주변에서 커패시터들의 전기 노드인 기저 플러그들이 차지하는 공간을 늘려줄 수 있다. 이를 위해서, 상기 비트라인 패턴들의 각각은 그 패턴을 따라서 반복적으로 위치해서 서로 접촉하는 십자형 노드들을 가지도록 제안되고 있다.
그러나, 상기 비트라인 패턴들의 십자형 노드들은 비트라인 패턴들의 형성 후에 수행되는 증착 공정에 부담을 주고 있다. 왜냐하면, 상기 증착 공정은 증착 장비를 사용하여 반도체 기판의 전면에 걸쳐서 비트라인 패턴들 사이를 충분히 채우는 절연막을 가질 수 없기 때문이다. 따라서, 상기 절연막은 비트라인 패턴들을 사이에서 십자형 노드들 주변에 보이드(Void)들을 가질 수 있다. 상기 절연막의 보이드들은 비트라인 패턴들의 십자형 노드들 주변에 커패시터들의 전기 노드인 플러그들로부터 기인된 전도성 찌꺼기들을 남기게 할 수 있다. 상기 전도성 찌꺼기들은 커패시터들에 목적하지 않은 데이타를 줄 수 있다.
본 발명이 이루고자 하는 기술적 과제는 비트라인 패턴들 사이의 중앙 영역에서 십자형 노드들의 측벽들 사이를 채우는데 적합하도록 하는 매립 스페이서를 가지는 반도체 장치들을 제공하는데 있다.
상기 기술적 과제를 구현하기 위해서, 본 발명은 매립 스페이서를 가지는 반도체 장치를 제공한다.
이 반도체 장치는 반도체 기판의 상부에 적어도 두 개가 배치된 비트라인 패 턴들을 포함한다. 상기 비트라인 패턴들은 활성 영역들과 각각 전기적으로 접속한다. 상기 비트라인 패턴들은 서로 마주보는 십자형 노드들을 단위로 해서 십자형 노드들을 평행선들 상에 복수개 갖는다. 상기 십자형 노드들은 평행선들을 따라서 서로 접촉한다. 상기 비트라인 패턴들 아래에 위치하도록 반도체 기판에 활성 영역들이 배치된다. 상기 활성 영역들은 비트라인 패턴들에 대향하여 십자형 노드들을 대각선으로 각각 지나고 그리고 십자 형상들의 각각의 주변에서 대각선으로 서로 마주보게 노출된다. 상기 비트라인 패턴들의 측벽들에 매립 스페이서가 덮인다. 상기 매립 스페이서는 비트라인 패턴들 사이의 중심 영역에서 선택된 측벽들 사이를 채우고 그리고 비트라인 패턴들 사이의 나머지 영역에서 나머지 측벽들을 따라서 위치한다. 상기 비트라인 패턴들 주변에 위치해서 매립 스페이서 및 활성 영역들과 접촉하는 기저 플러그들이 배치된다. 상기 반도체 기판 상에 위치해서 활성 영역들, 기저 플러그들, 매립 스페이서 및 비트라인 패턴들에 덮이는 층간절연막이 배치된다.
이제, 본 발명의 매립 스페이서를 가지는 반도체 장치들은 첨부된 도면들을 참조해서 보다 상세하게 설명하도록 한다.
도 1 은 본 발명의 제 1 및 제 2 실시예들에 따르는 반도체 장치들을 보여주는 배치도이고, 그리고 도 2 내지 도 5 는 각각이 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 본 발명의 제 1 실시예의 반도체 장치의 형성방법을 설명하는 단면도들이다. 도 6 은 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 본 발명의 제 2 실시예의 반도체 장치의 형성방법을 설명하는 단면도이다.
도 1 및 도 2 를 참조하면, 반도체 기판(5) 상에 소자 분리막(10)이 도 2 와 같이 배치된다. 상기 소자 분리막(10)은 절연물질을 포함한다. 상기 소자 분리막(10)은 실리콘 옥사이드일 수 있다. 상기 소자 분리막(10)은 차례로 적층된 실리콘 나이트라이드 및 실리콘 옥사이드일 수도 있다. 상기 소자 분리막(10)은 도 1 의 활성 영역(15)들을 한정하도록 배치될 수 있다. 따라서, 상기 활성 영역(15)들은 소자 분리막(10)으로 둘러싸여서 행 및 열 방향들을 따라서 반도체 기판(5)에 형성될 수 있다.
상기 활성 영역(15)들을 지나는 게이트 패턴(26)들이 도 1 과 같이 배치된다. 상기 게이트 패턴(26)들의 각각은 차례로 적층된 게이트(22) 및 게이트 캐핑 패턴(24)을 가지도록 도 2 와 같이 형성될 수 있다. 상기 게이트 캐핑 패턴(24)은 절연물질을 포함한다. 상기 게이트 캐핑 패턴(24)은 실리콘 나이트라이드일 수 있다. 상기 게이트(22)는 도핑된 폴리실리콘 또는 금속 나이트라이드일 수 있다. 상기 게이트(22)는 차례로 적층된 도핑된 폴리실리콘 및 금속 실리사이드일 수도 있다. 상기 게이트 패턴(26)들의 측벽들 상에 게이트 스페이서(28)들이 도 2 와 같이 각각 형성된다. 상기 게이트 스페이서(28)들은 게이트 캐핑 패턴(24)과 동일한 물질일 수 있다.
상기 게이트 패턴(26)들 및 게이트 스페이서(28)들을 덮도록 매립 층간절연막(34)이 도 2 와 같이 배치된다. 상기 매립 층간절연막(34)은 절연물질을 포함한다. 상기 매립 층간절연막(34)은 실리콘 옥사이드일 수 있다. 상기 매립 층간절연막(34)은 실리콘 옥사이드 격자 내 금속 및 비금속 원자들 중 적어도 하나를 가지 는 물질일 수도 있다. 상기 매립 층간절연막(34)은 하나 또는 두 개 이상의 절연막들을 포함할 수 있다.
상기 매립 층간절연막(34) 상에 포토레지스트 막이 배치된다. 상기 포토레지스트 막은 게이트 패턴(26)들 사이의 활성 영역(15)들과 대응하는 개구부들을 가지도록 형성될 수 있다. 상기 포토레지스트 막을 식각 마스크, 활성 영역(15)들을 식각 버퍼막으로 각각 사용해서 매립 층간절연막(34)을 식각하여 매립 층간절연막(34)에 접속홀(38)들이 도 1 또는 도 2 와 같이 형성된다. 상기 접속홀(38)들은 게이트 패턴(26)들 사이의 소정 영역들을 지나서 활성 영역(15)들을 노출시키도록 형성될 수 있다.
도 1 및 도 3 을 참조하면, 상기 접속홀(38)들을 형성한 후, 상기 포토레지스트 막을 반도체 기판(5)으로부터 제거한다. 상기 접속홀(38)들을 채우도록 접속홀(38)들 주변의 매립 층간절연막(34)의 상면에 비트라인 패턴(49)들이 도 1 또는 도 3 과 같이 형성된다. 상기 비트라인 패턴(49)들은 서로 마주보는 십자형 노드들을 단위로 해서 십자형 노드들을 평행선들 상에 복수개 가질 수 있다. 즉, 상기 십자형 노드들은 평행선들을 따라서 활성 영역(15)들 사이에서 분리된다. 그리고, 상기 십자형 노드들은 평행선들을 따라서 서로 접촉해서 비트라인 패턴(49)들을 구성한다. 상기 비트라인 패턴(49)들은 게이트 패턴(26)들과 직각으로 교차하도록 도 1 과 같이 형성될 수 있다.
한편, 상기 활성 영역(15)들은 비트라인 패턴(49)들에 대향하여 십자형 노드들을 대각선으로 각각 지나고 그리고 십자 형상들의 각각의 주변에서 대각선으로 서로 마주보게 도 1 과 같이 노출된다. 상기 비트라인 패턴(49)들의 각각은 차례로 적층된 비트라인(45) 및 비트라인 캐핑 패턴(47)을 도 3 과 같이 갖는다. 상기 비트라인 캐핑 패턴(47)은 절연물질을 포함한다. 상기 비트라인 캐핑 패턴(47)은 실리콘 나이트라이드일 수 있다. 상기 비트라인(45)은 차례로 적층된 베리어 패턴(41) 및 도전 패턴(43)을 갖는다. 상기 도전 패턴(43)은 텅스텐(W)일 수 있다. 상기 베리어 패턴(41)은 타이타늄(Ti) 및 타이타늄 나이트라이드(TiN)일 수 있다.
상기 비트라인 패턴(49)들의 측벽들에 매립 스페이서(51)가 도 3 과 같이 각각 배치된다. 상기 매립 스페이서(51)는 비트라인 캐핑 패턴(47)과 동일한 물질일 수 있다. 이때에, 상기 매립 스페이서(51)는 서로 이웃하는 비트라인 패턴(49)들 사이의 중심 영역에서 선택된 측벽들을 사이를 채우고 그리고 그 비트라인 패턴(49)들 사이의 나머지 영역에서 나머지 측벽들을 따라서 위치할 수 있다. 상기 선택된 측벽들 사이의 폭은 서로 이웃하는 비트라인 패턴(49)들 사이에서 소정 크기(A)를 갖도록 도 1 과 같이 형성될 수 있다.
도 1 및 도 4 를 참조하면, 상기 매립 스페이서(51) 및 비트라인 패턴(49)들을 식각 마스크로 사용해서 매립 층간절연막(34)을 식각하여 기저홀(53)들이 도 4 와 같이 형성된다. 상기 기저홀(53)들은 서로 이웃하는 비트라인 패턴(49)들 사이의 나머지 영역에서 활성 영역(15)들을 노출시키도록 형성될 수 있다. 상기 매립 스페이서(51) 및 비트라인 패턴(49)들을 덮도록 활성 영역(15)들 상에 기저막(도면에 미 도시)이 형성된다. 상기 기저막은 도전 물질을 포함한다. 상기 기저막은 도핑된 폴리실리콘일 수 있다.
상기 기저막 상에 평탄화 공정을 수행하여 비트라인 패턴(49)들을 노출시켜서 기저홀(53)들에 기저 패턴(56)들이 각각 도 4 와 같이 형성된다. 상기 비트라인 패턴(49)들 및 기저 패턴(56)들 상에 포토레지스트 막이 배치된다. 상기 포토레지스트 막에 도 1 의 마스크 패턴(57)들을 갖는 마스크를 전사시켜서 포토레지스트 패턴들을 형성한다. 상기 포토레지스트 막 및 포토레지스트 패턴들은 잘 알려진 포토 공정을 통해서 형성될 수 있다. 상기 마스크 패턴(57)들은 라인 형상을 갖는다. 상기 포토레지스트 패턴들 사이의 폭은 소정 크기(B)를 가지도록 도 1 과 같이 형성될 수 있다.
다시 도 1 및 도 4 를 참조하면, 상기 포토레지스트 패턴(57)들 및 비트라인 패턴(49)들을 식각 마스크, 활성 영역(15)들 및 소자 분리막(10)을 식각 버퍼막으로 사용해서 기저 패턴(56)들을 식각하여 제 1 기저 플러그(59)들이 도 4 와 같이 형성된다. 상기 기저 플러그(59)들은 그들(59) 사이의 폭을 소정 크기(B)를 가지도록 형성될 수 있다. 상기 제 1 기저 플러그(59)들은 활성 영역(15)들 및 소자 분리막(10) 상에 형성될 수 있다. 즉, 상기 제 1 기저 플러그(59)들은 비트라인 패턴(49)들 주변에 위치해서 매립 스페이서(51) 및 활성 영역(15)들과 접촉할 수 있다. 상기 제 1 기저 플러그(59)들의 상면은 비트라인 패턴(49)들의 상면과 실질적으로 동일한 레벨에 형성될 수 있다. 이때에, 상기 게이트 패턴(26)들은 두 개를 단위로 해서 제 1 기저 플러그(59)들 사이에 도 1 또는 도 4 와 같이 위치될 수 있다. 상기 기저 플러그(59)들을 형성한 후, 상기 포토레지스트 패턴(57)들을 반도체 기판(5)으로부터 제거한다.
상기 제 1 기저 플러그(59)들은 서로 이웃하는 비트라인 패턴(49)들 사이의 중앙 영역에서 선택된 측벽들 사이에 그 플러그(59)들에 기인된 도전물질의 찌꺼기를 형성시키지 않는다. 왜냐하면, 상기 제 1 기저 플러그(59)들은 서로 이웃하는 비트라인 패턴(49)들 사이의 중앙 영역에서 선택된 측벽들 사이의 매립 스페이서(51)를 사용하여 분리되기 때문이다. 따라서, 상기 제 1 기저 플러그(59)들은 활성 영역(15)들과 각각 대응하려고 매립 절연막(34) 상에 추가적인 포토 공정을 수행하지 않고도 형성될 수 있다. 이는 제 1 기저 플러그(59)들이 기저 패턴(56)들을 사용해서 활성 영역(15)들과 자기 정합을 할 수 있슴을 의미한다.
도 1 및 도 5 를 참조하면, 상기 제 1 기저 플러그(59)들 및 비트라인 패턴(49)들을 덮도록 활성 영역(15)들 상에 평탄화 층간절연막(62)이 도 5 와 같이 형성된다. 상기 평탄화 층간절연막(62)은 절연물질을 포함한다. 상기 평탄화 층간절연막(62)은 실리콘 옥사이드일 수 있다. 상기 평탄화 층간절연막(62)은 실리콘 옥사이드 격자 내 금속 및 비금속 원자들 중 적어도 하나를 가지는 물질일 수도 있다. 상기 평탄화 층간절연막(62)은 하나 또는 두 개 이상의 절연막들을 포함할 수 있다.
상기 평탄화 층간절연막(62) 상에 포토레지스트 막이 배치된다. 상기 포토레지스트 막은 잘 알려진 포토 공정을 통해서 형성될 수 있다. 상기 포토레지스트 막은 제 1 기저 패턴(59)들에 각각 대응하는 개구부들을 가지도록 형성될 수 있다. 상기 포토레지스트 막을 식각 마스크, 기저 플러그(59)들을 식각 버퍼막으로 각각 사용해서 평탄화 층간절연막(62)에 제 1 스토리지 홀(64)들이 도 1 또는 도 5 와 같이 형성된다. 상기 제 1 스토리지 홀(64)들은 제 1 기저 플러그(59)들을 각각 노출시키도록 형성될 수 있다. 상기 제 1 스토리지 홀(64)들을 형성한 후, 상기 포토레지스트 막을 반도체 기판(5)으로부터 제거한다.
상기 제 1 스토리지 홀(64)들을 각각 채우는 스토리지 플러그(66)들이 도 5 와 같이 형성된다. 상기 스토리지 플러그(66)들은 도전 물질을 포함한다. 상기 스토리지 플러그(66)들은 도핑된 폴리실리콘일 수 있다. 상기 스토리지 플러그(66)들과 접촉하도록 평탄화 층간절연막(62) 상에 스토리지(75)들이 도 1 또는 도 5 와 같이 배치된다. 상기 스토리지(75)들의 각각은 커패시터의 하부전극이다. 상기 스토리지(75)들은 도전 물질을 포함한다, 상기 스토리지(75)들은 도핑된 폴리실리콘일 수 있다. 이를 통해서, 상기 스토리지(75)들은 게이트 패턴(26)들, 비트라인 패턴(49)들 및 제 1 기저 플러그(59)들과 함께 본 발명의 제 1 실시예에 따른 반도체 장치(84)를 도 1 또는 도 5 과 같이 형성할 수 있다.
다음으로, 본 발명의 제 2 실시예에 따르는 반도체 장치를 나머지 도면을 참조해서 설명하기로 한다. 본 발명의 제 1 실시예와 동일한 참조부호는 동일부재를 지칭한다.
도 1 및 도 6 을 참조하면, 도 3 의 비트라인 패턴(49)들 및 매립 스페이서(51)을 덮도록 매립 층간절연막(34) 상에 평탄화 층간절연막(62)이 도 6 과 같이 배치된다. 상기 평탄화 층간절연막(62) 상에 포토레지스트 막이 형성된다. 상기 포토레지스트 막은 잘 알려진 포토 공정을 통해서 형성될 수 있다. 상기 포토레지스트 막은 비트라인 패턴(49)들의 십자형 노드들 주변에서 노출되는 활성 영역(15)들 과 대응하는 개구부들을 가지도록 형성될 수 있다.
상기 포토레지스트 막을 식각 마스크로 사용해서 평탄화 층간절연막(62) 및 매립 층간절연막(34)을 차례로 식각하여 평탄화 층간절연막(62) 및 매립 층간절연막(34)에 제 2 스토리지 홀(65)들을 도 1 또는 도 6 과 형성한다. 상기 제 2 스토리지 홀(65)들은 활성 영역(15)들을 노출시키도록 형성될 수 있다. 상기 제 2 스토리지 홀(65)들을 형성한 후, 상기 포토레지스트 막을 반도체 기판(5)으로부터 제거한다. 상기 제 2 스토리지 홀(65)들에 제 2 기저 플러그(68)들이 도 6 과 같이 각각 형성된다. 상기 제 2 기저 플러그(68)들은 도전 물질을 포함한다. 상기 제 2 기저 플러그(68)들은 도핑된 폴리실리콘일 수 있다.
다시 도 1 및 도 6 을 참조하면, 상기 제 2 기저 플러그(68)들은 서로 이웃하는 비트라인 패턴(49)들 사이의 중앙 영역에서 선택된 측벽들 사이에 그 플러그(68)들에 기인된 도전물질의 찌꺼기를 형성시키지 않는다. 왜냐하면, 상기 제 1 기저 플러그(68)들은 서로 이웃하는 비트라인 패턴(49)들 사이의 중앙 영역에서 선택된 측벽들 사이의 매립 스페이서(51)를 사용하여 분리되기 때문이다. 상기 제 2 기저 플러그(68)들의 상면은 비트라인 패턴(49)들의 상면보다 높은 레벨에 위치해서 평탄화 층간절연막(62)을 통해서 노출될 수 있다. 이때에, 상기 게이트 패턴(26)들은 두 개를 단위로 해서 제 2 기저 플러그(68)들 사이에 도 1 또는 도 6 과 같이 위치될 수 있다.
상기 제 2 기저 플러그(68)들과 접촉하도록 평탄화 층간절연막(62) 상에 스토리지(75)들이 도 1 또는 도 6 와 같이 배치된다. 상기 스토리지(75)들은 도전 물 질을 포함한다. 상기 스토리지(75)들은 도핑된 폴리실리콘일 수 있다. 이를 통해서, 상기 스토리지(75)들은 게이트 패턴(26)들, 비트라인 패턴(49)들 및 제 2 기저 플러그(68)들과 함께 본 발명의 제 2 실시예에 따른 반도체 장치(88)를 도 1 또는 도 6 과 같이 형성할 수 있다.
상술한 바와 같이, 본 발명은 매립 스페이서를 가지는 반도체 장치들을 제공한다. 이를 통해서, 본 발명은 서로 이웃하는 비트라인 패턴들 사이에서 기저 플러그의 도전성 찌꺼기를 배제시키고 그리고 비트라인 패턴들 및 기저 플러그들 사이에서 양호한 정렬 관계를 유지시켜서 반도체 장치의 전기적 특성을 향상시킬 수 있다.

Claims (6)

  1. 반도체 기판의 상부에 적어도 두 개 배치되되, 그들은 서로 마주보는 십자형 노드들을 단위로 해서 상기 십자형 노드들을 평행선들 상에 복수개 배열하고 그리고 상기 평행선들을 따라서 상기 십자형 노드들이 서로 접촉하는 비트라인 패턴들;
    상기 비트라인 패턴들 아래에 위치하도록 상기 반도체 기판에 배치되되, 그들은 상기 비트라인 패턴들에 대향하여 상기 십자형 노드들을 대각선으로 각각 지나고 그리고 상기 십자 형상들의 각각의 주변에서 대각선으로 서로 마주보게 노출되는 활성 영역들;
    상기 비트라인 패턴들의 측벽들에 덮이되, 그것은 상기 비트라인 패턴들 사이의 중심 영역에서 선택된 측벽들 사이를 채우고 그리고 상기 비트라인 패턴들 사이의 나머지 영역에서 나머지 측벽들을 따라서 위치하는 매립 스페이서;
    상기 비트라인 패턴들 주변에 위치해서 상기 매립 스페이서 및 상기 활성 영역들과 접촉하는 기저 플러그들; 및
    상기 반도체 기판 상에 위치해서 상기 활성 영역들, 상기 기저 플러그들, 상기 매립 스페이서 및 상기 비트라인 패턴들에 덮이는 층간절연막을 포함하되,
    상기 비트라인 패턴들은 상기 활성 영역들과 각각 전기적으로 접속하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 기저 플러그들의 상면은 상기 비트라인 패턴들의 상면과 실질적으로 동일한 레벨에 형성되되,
    상기 기저 플러그들은 도전 물질을 포함하는 것이 특징인 반도체 장치.
  3. 제 1 항에 있어서,
    상기 기저 플러그들의 상면은 상기 비트라인 패턴들의 상면보다 높은 레벨에 위치해서 상기 층간절연막을 통해서 노출되되,
    상기 기저 플러그들은 도전 물질을 포함하는 것이 특징인 반도체 장치.
  4. 제 1 항에 있어서,
    상기 매립 스페이서는 절연 물질을 포함하는 것이 특징인 반도체 장치.
  5. 제 1 항에 있어서,
    상기 반도체 기판 및 상기 비트라인 패턴들 사이에 위치해서 상기 활성 영역들을 지나는 게이트 패턴들을 더 포함하되,
    상기 게이트 패턴들은 두 개를 단위로 해서 상기 기저 플러그들 사이에 위치하여 상기 비트라인 패턴들과 직각으로 교차되고, 상기 게이트 패턴들 및 상기 비트라인 패턴들은 차례로 적층된 도전물질 및 절연물질인 것이 특징인 반도체 장치.
  6. 제 1 항에 있어서,
    상기 층간절연막은 하나 또는 두 개 이상의 절연막들을 포함하는 것이 특징인 반도체 장치.
KR1020060123080A 2006-12-06 2006-12-06 매립 스페이서를 가지는 반도체 장치들 KR20080051619A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060123080A KR20080051619A (ko) 2006-12-06 2006-12-06 매립 스페이서를 가지는 반도체 장치들

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060123080A KR20080051619A (ko) 2006-12-06 2006-12-06 매립 스페이서를 가지는 반도체 장치들

Publications (1)

Publication Number Publication Date
KR20080051619A true KR20080051619A (ko) 2008-06-11

Family

ID=39806582

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060123080A KR20080051619A (ko) 2006-12-06 2006-12-06 매립 스페이서를 가지는 반도체 장치들

Country Status (1)

Country Link
KR (1) KR20080051619A (ko)

Similar Documents

Publication Publication Date Title
KR100843716B1 (ko) 자기 정렬된 콘택플러그를 갖는 반도체소자의 제조방법 및관련된 소자
KR100555564B1 (ko) 스퀘어형 스토리지 전극을 채용하는 반도체 소자 및 그제조 방법
JP5678301B2 (ja) 埋め込みワードラインを備える半導体素子
US9613967B1 (en) Memory device and method of fabricating the same
US7247906B2 (en) Semiconductor devices having DRAM cells and methods of fabricating the same
US8120103B2 (en) Semiconductor device with vertical gate and method for fabricating the same
US20110195551A1 (en) Semiconductor devices having bit line interconnections with increased width and reduced distance from corresponding bit line contacts and methods of fabricating such devices
US10784265B2 (en) Semiconductor device
CN111584489B (zh) 半导体存储器件与其制作方法
KR20110030782A (ko) 반도체 소자의 제조 방법
KR20100121844A (ko) 반도체 소자 및 그 제조방법
JP2014022388A (ja) 半導体装置及びその製造方法
KR20100098134A (ko) 캐패시터 언더 비트라인 구조를 갖는 반도체 소자의 제조방법
KR20200074659A (ko) 집적회로 소자
CN111640733A (zh) 半导体器件及其接触垫版图、接触垫结构和掩模板组合
KR20090029463A (ko) 활성 영역 상에서 비트라인 패턴의 일 측부로부터 서로다른 거리들로 각각 이격되는 스토리지 노드들을 가지는반도체 장치들 및 그 형성방법들
KR20020062590A (ko) 반도체메모리장치 및 그 제조방법
JP2013168570A (ja) 半導体装置及びその製造方法
KR100819559B1 (ko) 전기 노드들 사이에 위치하고 그리고 반도체 기판 상에서그 노드들을 물리적으로 이격시키는데 적합한 게이트패턴을 가지는 반도체 집적 회로 장치들 및 그의형성방법들
KR100548996B1 (ko) 바 형태의 스토리지 노드 콘택 플러그들을 갖는 디램 셀들및 그 제조방법
KR20020090735A (ko) 반도체 메모리 소자 및 그 제조방법
KR100796644B1 (ko) 디램 소자 및 그 형성 방법
KR20140028906A (ko) 반도체 소자 및 그 제조방법
KR20220014587A (ko) 반도체 소자 및 이의 제조 방법
CN210778577U (zh) 半导体器件及其接触垫版图、接触垫结构和掩模板组合

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid