KR20140028906A - 반도체 소자 및 그 제조방법 - Google Patents

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김진수
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에스케이하이닉스 주식회사
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    • H01L21/0274—Photolithographic processes

Abstract

셀 게이트 패턴과 비트라인 패턴에 패드를 형성함으로써 콘택홀 패턴과의 오버랩 마진을 확보할 수 있는 반도체 소자 및 그 제조방법을 개시한다. 본 발명의 반도체 소자는, 셀 영역 및 주변회로 영역을 갖는 반도체기판과, 반도체기판의 셀 영역에 제1 방향으로 연장되며, 제1 방향과 수직인 제2 방향으로 상호 이격되게 배치된 셀 게이트라인들과, 셀 게이트라인 위에, 제2 방향으로 연장되면서 제1 방향으로 상호 이격되게 배치된 셀 비트라인들과, 반도체기판의 주변회로 영역에 배치되며 제1 도전층을 포함하는 주변회로 게이트스택, 및 셀 비트라인의 단부에 배치되며 제1 도전층을 포함하는 비트라인 패드를 포함하는 것을 특징으로 한다.

Description

반도체 소자 및 그 제조방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 스페이서 패터닝 기술(Spacer Patterning Technique; SPT)을 이용하여 셀 비트라인을 형성할 때 나타나는 문제점을 개선한 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 메모리 소자의 집적도가 높아지면서 디자인 룰(design rule)이 감소하게 되어 반도체 소자의 패턴도 미세화되고 있다. 반도체 소자의 극미세화 및 고집적화가 진행됨에 따라 메모리 용량의 증가에 비례하여 전체적인 칩(chip) 면적은 증가하고 있지만, 실제로 반도체 소자의 패턴이 형성되는 셀(cell) 영역의 면적은 감소하고 있다. 따라서, 원하는 메모리 용량을 확보하기 위해서는 한정된 셀 영역 내에 보다 많은 패턴이 형성되어야만 하므로, 패턴의 선폭(critical dimension)이 감소한 미세 패턴을 형성하여야 한다. 그러나 이러한 소자의 고집적화로 인해 요구되는 미세 패턴을 구현하기 위한 노광 장비의 발전은 기술의 발전을 만족시키지 못하고 있는 실정이다. 특히, 기존의 노광 장비를 이용하여 포토레지스트막을 노광 및 현상 공정을 실시하여 포토레지스트 패턴을 형성할 경우 노광 장비의 해상 능력에 한계를 가진다.
한편, 반도체 메모리 소자의 대용량화에 대한 요구가 높아지면서 집적도를 높이려는 관심이 지속적으로 높아지고 있다. 소자의 집적도를 높이기 위해 칩(chip)의 크기를 줄이거나 셀 구조를 변화시킴으로써, 보다 많은 메모리 셀들을 하나의 웨이퍼에 형성시키려는 노력을 기울이고 있다. 셀 구조를 변화시켜 집적도를 높이는 방법으로 액티브 영역들의 평면적인 배열을 변화시키거나, 또는 셀 레이아웃을 변화시키는 방법이 있다. 이러한 시도의 일환으로 액티브 영역의 레이아웃 형태를 8F2 레이아웃에서 6F2 레이아웃으로 변화시키는 방법이 있다. 일반적으로 6F2 레이아웃을 갖는 소자는, 비트라인 길이방향의 길이가 3F이고 워드라인 길이방향의 길이가 2F이며, 이를 위해 액티브 영역은 가로 방향으로 나란한 구조가 아니라 장축이 비스듬하게 배치되어 사선 구조를 갖는다. 그런데 소자의 집적도가 증가하는 속도에 비해 패턴을 형성하기 위한 공정 기술, 특히 리소그라피(lithography) 기술의 발전 속도가 느리며, 최근에는 사선 구조의 활성영역을 형성하기 위해 스페이서 패터닝 기술을 적용하고 있다. 이에 따라 활성영역은 사선 방향으로 길게 연장된 상태로 형성되고, 서로 연결된 패턴을 분리시키기 위해 컷팅(cutting) 마스크를 이용하여 사선 방향으로 길게 연장된 활성영역의 일부를 제거한다.
라인/스페이스(L/S)와 같은 1차원 패턴의 경우 더블 패터닝 기술(DPT)이나 스페이서 패터닝 기술(SPT)의 적용이 용이하지만, 셀의 끝단과 같은 2차원의 밀집 패턴의 경우 더블 패터닝 기술이나 스페이서 패터닝 기술을 적용하더라도 원하는 형상으로 구현하는 데 많은 어려움이 있다. 특히, 셀 영역에 형성되는 게이트나 비트라인의 경우 단순 라인 패턴으로, SPT를 이용하여 원하는 미세 피치(pitch)의 라인/스페이스 패턴을 형성한 후 그 라인의 끝단에 전기적 특성의 연결로인 콘택홀을 형성하여 주었다. 그러나, 반도체 소자가 급격히 미세화되어 공정이 마진이 부족해지면서 작은 패턴 위에 콘택홀이 원하는 크기로 정확하게 형성하는 것이 용이하지 않은 상황이다. 콘택홀 형성 시 셀 영역의 게이트와 비트라인, 주변회로 영역의 게이트에 한 번에 콘택홀 패턴이 형성되도록 하나의 마스크로 한 번에 뚫어주기 때문에, 주변회로 영역에 포커싱을 맞추어 노광할 경우에 셀 영역의 끝단에 콘택홀이 정확하게 형성되지 않고, 셀 영역에 포커싱을 맞추어 노광할 경우에는 주변회로 쪽에서 패턴 손실이 나타나는 경우가 자주 발생하였다. 콘택 마스크의 경우 셀 비트라인과 게이트 방향, 즉 워드라인 방향으로 오버레이(overlay)를 각각 맞추게 되면 주변회로 영역의 게이트와 오버랩 마진이 줄어들고, 주변회로 영역의 게이트에 오버레이를 맞추게 되면 셀 비트라인과 게이트와의 오버랩 마진이 줄어들게 되는 문제가 있다.
본 발명이 해결하려는 과제는, 셀 게이트 패턴과 비트라인 패턴에 패드를 형성함으로써 콘택홀 패턴과의 오버랩 마진을 확보할 수 있는 반도체 소자 및 그 제조방법을 제공하는 것이다.
본 발명의 일 관점에 따른 반도체 소자는, 셀 영역 및 주변회로 영역을 갖는 반도체기판과, 상기 반도체기판의 셀 영역에 제1 방향으로 연장되며, 제1 방향과 수직인 제2 방향으로 상호 이격되게 배치된 셀 게이트라인들과, 상기 셀 게이트라인 위에, 제2 방향으로 연장되면서 제1 방향으로 상호 이격되게 배치된 셀 비트라인들과, 상기 반도체기판의 주변회로 영역에 배치되며 제1 도전층을 포함하는 주변회로 게이트스택, 및 상기 셀 비트라인의 단부에 배치되며 상기 제1 도전층을 포함하는 비트라인 패드를 포함하는 것을 특징으로 한다.
일 예에서, 상기 셀 게이트라인은 반도체기판 내에 매몰된 매몰 게이트일 수 있다.
상기 제1 패드는 상기 셀 비트라인의 일 단부에 배치되되, 상기 인접하는 셀 비트라인의 양 단부에 교번적으로 배치될 수 있다.
상기 셀 비트라인의 하부에는 상기 반도체기판의 불순물영역과 접속되면서 제2 도전층으로 이루어진 셀 비트라인 컨택이 배치되고, 상기 주변회로 게이트 스택은 상기 제2 도전층을 포함할 수 있다.
상기 셀 비트라인은 제1 도전층을 포함하고, 상기 주변회로 게이트 스택은 상기 제2 도전층 상에 적층된 제1 도전층을 포함할 수 있다.
본 발명의 일 관점에 따른 반도체 소자의 제조방법은, 셀 영역 및 주변회로 영역의 반도체기판 상부에 제1 도전층 및 제1 하드마스크층을 형성하는 단계와, 상기 제1 하드마스크층 상에, 셀 영역의 파티션 패턴 및 주변회로 영역의 패드 패턴을 형성하는 단계와, 상기 파티션 패턴의 측면에 스페이서를 형성하는 단계와, 상기 파티션 패턴 단부 및 패드 패턴을 노출하는 컷팅 마스크 패턴을 형성하는 단계와, 상기 컷팅 마스크 패턴에 의해 노출된 영역의 상기 스페이서를 제거하여 셀 영역에만 잔류하게 하는 단계와, 상기 파티션 패턴 및 패드 패턴을 제거하는 단계와, 상기 반도체기판 상부에 제2 하드마스크층을 형성하는 단계와, 상기 제2 하드마스크층 상에, 셀 비트라인 패드를 한정하는 제1 마스크 패턴과 주변회로 게이트를 한정하는 제2 마스크 패턴을 형성하는 단계, 및 상기 제1 및 제2 마스크 패턴을 이용하여 제2 하드마스크층, 제1 하드마스크층 및 제1 도전층을 차례로 식각하여 셀 비트라인, 셀 비트라인 패드 및 주변회로 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
일 예에서, 상기 제1 파티션 패턴은 라인/스페이스 타입으로 형성하고, 상기 제2 파티션 패턴은 섬(island) 타입으로 형성할 수 있다.
상기 제1 마스크 패턴은 상기 셀 영역에 잔류하는 스페이서의 일 단부에 대응되는 영역에 형성하되, 인접하는 스페이서에 교번적으로 형성되도록 할 수 있다.
상기 제1 마스크 패턴 및 제2 마스크 패턴을 형성하는 단계는, 하나의 마스크를 사용하여 진행하는 것이 바람직하다.
상기 제1 도전층 및 제1 하드마스크층을 형성하는 단계 전에, 상기 반도체기판의 셀 영역에, 상기 비트라인과 수직인 방향으로 연장되는 셀 게이트라인들을 형성하는 단계를 더 포함할 수 있다.
상기 셀 게이트라인들을 형성하는 단계는, 반도체기판에 트렌치를 형성하는 단계와, 상기 트렌치의 내벽에 게이트절연막을 형성하는 단계와, 상기 트렌치에 도전막을 매립하는 단계와, 상기 도전막의 일부를 식각하여 리세스시키는 단계, 및 리세스된 도전막 상부에 절연막을 형성하여 상기 트렌치를 매립하는 단계를 포함할 수 있다.
상기 셀 게이트라인들을 형성하는 단계 후, 상기 셀 게이트라인 사이의 반도체기판과 접속된 비트라인 컨택을 형성하는 단계를 더 포함할 수 있다.
본 발명의 반도체 소자 및 그 제조방법에 따르면, 스페이서 패터닝 기술(SPT)을 이용하여 셀 비트라인을 형성할 때 셀 비트라인의 단부에 패드를 형성함으로써 후속 컨택 형성공정에서 공정 마진을 확보할 수 있다.
도 1a는 본 발명의 일 실시예에 따른 반도체 소자의 레이아웃이고, 도 1b는 도 1a의 B-B'선을 따른 단면도이다.
도 2 내지 도 8은 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 도면들이다.
이하, 본 발명의 일 측면에 따른 반도체 소자 및 그 제조방법의 실시예를 첨부도면을 참조하여 상세히 설명하기로 한다. 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1a는 본 발명의 일 실시예에 따른 반도체 소자의 레이아웃이고, 도 1b는 도 1a의 B-B'선을 따른 단면도이다.
도 1a 및 도 1b를 참조하면, 본 발명의 반도체 소자는, 셀 영역 및 주변회로 영역을 가지며, 소자분리막(104)에 의해 활성영역(102)이 한정된 반도체기판(100)의 셀 영역에 제1 방향으로 연장되며, 제1 방향과 수직인 제2 방향으로 상호 이격되게 배치된 셀 게이트라인들(110)과, 상기 셀 게이트라인 위에, 제2 방향으로 연장되면서 제1 방향으로 상호 이격되게 배치된 셀 비트라인들(140)과, 상기 반도체기판의 주변회로 영역에 배치된 주변회로 게이트 스택(150) 및 셀 비트라인의 단부에 배치된 비트라인 패드를 포함한다.
셀 게이트라인(110)은 반도체기판 내에 매몰된 매몰 게이트일 수 있다. 구체적으로, 상기 셀 게이트라인(110)은 반도체기판(100)에 형성된 트렌치의 일부를 채우는 게이트 도전층(112)과, 트렌치의 내벽에 형성된 게이트절연막(도시되지 않음), 그리고 상기 트렌치 상부를 채우는 캡핑층(114)을 포함한다.
셀 비트라인(140) 하부에는 반도체기판의 불순물영역과 접속되면서 제2 도전층으로 이루어진 셀 비트라인 컨택(118a)이 배치되고, 상기 주변회로 게이트 스택(150)은 상기 제2 도전층(118b)을 포함한다. 셀 비트라인(140)은 제1 도전층(122)을 포함하고, 상기 주변회로 게이트 스택(150)은 상기 제2 도전층(118b) 상에 적층된 제1 도전층(122)을 포함한다. 상기 비트라인 패드(134a)는, 도 1a에 도시된 것과 같이, 셀 비트라인의 일 단부에 배치되되, 인접하는 셀 비트라인의 양 단부에 교번적으로 배치된다.
본 발명의 반도체 소자에 따르면, 스페이서 패터닝 기술(SPT)을 이용하여 셀 비트라인을 형성함에 있어서 주변회로 게이트 패턴을 형성하는 단계에서 비트라인의 단부에 패드를 형성함으로써 후속 컨택 형성공정에서 공정 마진을 확보할 수 있다.
도 2 내지 도 8은 본 발명의 일 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 도면들로서, 도 4a, 도 5a, 도 6a 및 도 7a는 평면도들이고, 도 4b, 도 5b, 도 6b 및 도 7b는 상기 평면도의 B-B'선을 따른 단면도들이다.
도 2를 참조하면, 셀 영역과 주변회로 영역을 포함하는 반도체기판(100)에 활성영역(102)을 정의하는 소자분리막(104)을 형성하고, 소자분리막(104) 및 활성영역(102)에 매몰된 복수 개의 셀 게이트(110)를 형성한다. 미세 피치(pitch)를 갖는 매몰형 셀 게이트(110)는 스페이서 패터닝 기술(SPT)을 이용하여 형성할 수 있는데, 국내 출원번호 제2010-0096891호에 스페이서 패터닝 기술(SPT)을 이용하여 매몰 게이트를 형성하는 과정이 상세히 제시되어 있다. 매몰형 셀 게이트(110)는 트렌치의 내벽에 형성된 게이트 절연막(도시되지 않음)과, 트렌치의 일부를 채우는 도전층으로 이루어진 도전층(112)과, 트렌치의 나머지 부분을 채우도록 상기 도전층(112) 상부에 형성되는 캐핑층(114)을 포함할 수 있다. 보다 상세하게, 소자분리막(104)이 형성된 반도체기판(100) 상에 매몰형 게이트 형성을 위한 하드마스크 패턴(106)을 형성한다. 하드마스크 패턴(106)은 LP-CVD(Low Pressure-Chemical Vapor Deposition) 방식으로 산화막을 증착하여 이용하여 형성할 수 있다. 이어서, 하드마스크 패턴(106)에 의해 노출된 활성영역(102) 및 소자분리막(104)을 소정 깊이 식각하여 매몰형 게이트를 형성하기 위한 트렌치를 형성하고, 트렌치의 표면에 게이트산화막을 형성한 뒤, 도전층(112)을 형성한다. 도전층(112)은 티타늄나이트라이드(TiN) 또는 티타늄나이트라이드(TiN)와 텅스텐(W)이 적층된 구조를 포함할 수 있다. 이후 도전층(112)의 상부를 평탄화시키고, 에치백(etch back) 공정을 실시하여 도전층(112)을 활성영역(102) 표면에서 일정 깊이만큼 리세스시킨다. 다음에, 트렌치 내부에서 도전층(112)의 상부에 캐핑층(114)으로 질화막을 증착하여 매몰 게이트(110)를 형성한다.
도 3을 참조하면, 주변회로 영역의 하드마스크막(도 2의 106) 및 캐핑층(도 2의 114)을 식각하여 제거한다. 이때, 셀 영역에서 두 매몰 게이트(110) 사이의 비트라인 컨택이 형성되는 영역의 하드마스크막 및 캐핑층을 함께 제거하여 비트라인 컨택홀을 형성한다. 비트라인 컨택홀은 평면도 상에서 원형, 타원 또는 직선 형태로 형성할 수 있으며, 비트라인 컨택홀의 측벽을 보호하기 위하여 측벽에 스페이서(도시되지 않음)를 형성할 수도 있다.
이어서, 전면에 도전물질, 예를 들면 불순물이 도핑된 폴리실리콘막을 일정 두께 증착한 다음, 폴리실리콘막을 패터닝하여 셀 영역에는 비트라인 컨택 플러그(118a)를, 주변회로 영역에는 제1 게이트도전층(118b)을 형성한다. 비트라인 컨택 플러그(118a) 및 제1 게이트도전층(118b)용 폴리실리콘막을 증착하는 단계 이전에, 주변회로 영역에 게이트절연막(116)을 형성하고, 셀 영역의 비트라인 컨택홀의 바닥면에 존재하는 산화막을 습식식각을 통해 제거하는 것이 바람직하다.
도 4a 및 도 4b를 참조하면, 비트라인 컨택 플러그 및 제1 게이트도전층이 형성된 반도체기판의 상부에, 장벽층(120), 제2 게이트도전층(122), 하드마스크층(124) 및 파티션층을 차례로 형성한다. 장벽층(120)은 예를 들면 티타늄나이트라이드(TiN) 또는 티타늄(Ti)/티타늄나이트라이드(TiN) 적층막으로 형성할 수 있다. 제2 게이트도전층(122)은 예를 들면 텅스텐(W)과 같은 저저항 금속으로 형성할 수 있으며, 하드마스크층(124)은 실리콘나이트라이드로 형성할 수 있다. 파티션층은 폴리실리콘을 포함하여 형성할 수 있다.
파티션층 상에 비트라인용 파티션 패턴 형성을 위한 포토레지스트 패턴을 형성한 다음, 포토레지스트 패턴을 마스크로 파티션층을 패터닝하여 셀 영역 및 주변회로 영역에 파티션 패턴(126a, 126b)을 형성한다.
파티션 패턴(126a, 126b)은 SPT 공정을 이용하여 비트라인을 형성하기 위한 것으로, 도 4a에 도시된 바와 같이 셀 영역에서는 매몰 게이트로 이루어진 워드라인과 직교하는 라인/스페이스(L/S) 패턴으로 형성되고, 주변회로 영역은 노출되지 않도록 형성된다. 셀 영역에 형성된 파티션 패턴(126a)의 피치(pitch)는 최종적으로 형성되는 비트라인 피치의 2배가 되도록 형성하는 것이 바람직하다.
도 5a 및 도 5b를 참조하면, 파티션 패턴(126a, 126b)이 형성된 반도체기판의 상부에 스페이서 절연층을 형성한다. 스페이서 절연층은 산화막을 포함하여 형성할 수 있다. 스페이서 절연층의 두께는 후속 공정에서 형성되는 비트라인의 선폭에 영향을 미치므로, 스텝 커버리지(step coverage) 특성이 우수한 물질로 예를 들면 원자층증착(Atomic Layer Deposition) 방법으로 형성할 수 있다. 다음에, 파티션 패턴(126a, 126b)의 표면이 노출되도록 스페이서 절연층에 에치백 공정을 실시하여 파티션 패턴(126a, 126b)의 측면에 스페이서(128)를 형성한다. 스페이서(128)는 도 4a에 도시된 바와 같이 파티션 패턴(126a, 126b)을 감싸면서 형성되므로 파티션 패턴(126a, 126b)의 단부에서는 스페이서(128)가 서로 연결되어 형성된다.
도 6a 및 도 6b를 참조하면, 파티션 패턴(126a, 126b) 및 스페이서(128)가 형성된 반도체기판의 상부에 컷팅 마스크 패턴(130)을 형성한다. 컷팅 마스크 패턴(130)은 셀 영역에 형성된 파티션 패턴(126a) 단부의 연결된 스페이서를 컷팅하여 분리하기 위한 것으로, 파티션 패턴(126a)의 단부와 주변회로 영역을 노출하도록 형성된다.
도 7a 및 도 7b를 참조하면, 컷팅 마스크 패턴을 마스크로 노출된 영역의 파티션 패턴과 스페이서를 제거한다. 그 결과, 셀 영역의 반도체기판 상부에는 라인 타입의 파티션 패턴(126a)과, 파티션 패턴(126a)의 양 측에 스페이서(128)가 형성된다. 이후, 컷팅 마스크 패턴을 제거한다.
다음에, 셀 영역에 잔류하는 파티션 패턴을 제거한 후, 셀 영역 및 주변회로 영역의 반도체기판 상부에 제2 하드마스크층(132)을 형성한다. 제2 하드마스크층(132)은 스페이서(128)가 형성되어 있는 반도체기판 상부 전면에 평탄화가 용이한 물질, 예를 들면 TEOS를 LP-CVD(Low Pressure-Chemical Vapor Depositon) 방법으로 일정 두께 증착한 다음 표면을 평탄화하여 형성할 수 있다.
다음에, 제2 하드마스크층(132) 상에 주변회로 영역의 게이트전극을 한정하는 포토레지스트 패턴(134b)을 형성한다. 이때, 셀 영역에 비트라인 패드를 한정하는 포토레지스트 패턴(134a)을 함께 형성한다. 비트라인 패드를 한정하는 포토레지스트 패턴(134a)은 후속 단계에서 비트라인이 되는 스페이서(128) 상부에 형성되는데, 도 6a에 도시된 것처럼 비트라인 패드는 비트라인 양 단에 하나씩 교번적으로 배치되기 때문에, 스페이서(128)를 하나씩 건너뛰어 형성된다.
도 8을 참조하면, 포토레지스트 패턴(도 7b의 134a, 134b)을 마스크로 하부의 제2 하드마스크층(도 7b의 132)를 식각한 다음 포토레지스트 패턴을 스트립한다. 패터닝된 제2 하드마스크층과 스페이서를 식각 마스크로 하여 하부 층에 대한 식각을 실시한다. 그 결과, 셀 영역에서는 제1 하드마스크층(124), 제2 게이트도전층(122) 및 장벽층(120)이 차례로 식각되어, 비트라인 컨택(118a)과 접속된 비트라인 구조물(140)이 형성되고, 주변회로 영역에서는 제1 하드마스크층(124), 제2 게이트도전층(122), 장벽층(120), 제1 게이트도전층(118b) 및 게이트절연막(116)이 차례로 식각되어 게이트전극 구조물(150)이 형성된다.
이상에서는 도면 및 실시예를 참조하여 본 발명을 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 발명에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (12)

  1. 셀 영역 및 주변회로 영역을 갖는 반도체기판;
    상기 반도체기판의 셀 영역에 제1 방향으로 연장되며, 상기 제1 방향과 수직인 제2 방향으로 상호 이격되게 배치된 셀 게이트라인들;
    상기 셀 게이트라인 위에, 상기 제2 방향으로 연장되면서 제1 방향으로 상호 이격되게 배치된 셀 비트라인들;
    상기 반도체기판의 주변회로 영역에 배치되며 제1 도전층을 포함하는 주변회로 게이트스택; 및
    상기 셀 비트라인의 단부에 배치되며 상기 제1 도전층을 포함하는 비트라인 패드를 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서,
    상기 셀 게이트라인은 반도체기판 내에 매몰된 매몰 게이트인 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서,
    상기 비트라인 패드는,
    상기 셀 비트라인의 일 단부에 배치되되,
    상기 인접하는 셀 비트라인의 양 단부에 교번적으로 배치된 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서,
    상기 셀 비트라인의 하부에는 상기 반도체기판의 불순물영역과 접속되면서 제2 도전층으로 이루어진 셀 비트라인 컨택이 배치되고,
    상기 주변회로 게이트 스택은 상기 제1 도전층 하부에 배치된 제2 도전층을 포함하는 것을 특징으로 하는 반도체 소자.
  5. 제4항에 있어서,
    상기 셀 비트라인은 제1 도전층을 포함하고,
    상기 주변회로 게이트 스택은 상기 제2 도전층 상에 적층된 제1 도전층을 포함하는 것을 특징으로 하는 반도체 소자.
  6. 셀 영역 및 주변회로 영역의 반도체기판 상부에 제1 도전층 및 제1 하드마스크층을 형성하는 단계;
    상기 제1 하드마스크층 상에, 셀 영역 및 주변회로 영역의 파티션 패턴을 형성하는 단계;
    상기 파티션 패턴의 측면에 스페이서를 형성하는 단계;
    상기 파티션 패턴 단부 및 주변회로 영역의 파티션 패턴을 노출하는 컷팅 마스크 패턴을 형성하는 단계;
    상기 컷팅 마스크 패턴에 의해 노출된 영역의 상기 스페이서를 제거하여 셀 영역에만 잔류하게 하는 단계;
    상기 파티션 패턴들을 제거하는 단계;
    파티션 패턴이 제거된 상기 반도체기판 상부에 제2 하드마스크층을 형성하는 단계;
    상기 제2 하드마스크층 상에, 셀 비트라인 패드를 한정하는 제1 마스크 패턴과 주변회로 게이트를 한정하는 제2 마스크 패턴을 형성하는 단계; 및
    상기 제1 및 제2 마스크 패턴을 이용하여 제2 하드마스크층, 제1 하드마스크층 및 제1 도전층을 차례로 식각하여 셀 비트라인, 셀 비트라인 패드 및 주변회로 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제6항에 있어서,
    상기 셀 영역의 파티션 패턴은 라인/스페이스 타입으로 형성하고,
    상기 주변회로 영역의 파티션 패턴은 섬(island) 타입으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제6항에 있어서,
    상기 셀 비트라인 패드를 한정하는 제1 마스크 패턴은 상기 셀 영역에 잔류하는 스페이서의 일 단부 상에 형성하되, 인접하는 스페이서에 교번적으로 형성되도록 하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제6항에 있어서,
    상기 셀 비트라인 패드를 한정하는 제1 마스크 패턴과 주변회로 게이트를 한정하는 제2 마스크 패턴을 형성하는 단계는,
    하나의 포토마스크를 사용하여 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제6항에 있어서,
    상기 제1 도전층 및 제1 하드마스크층을 형성하는 단계 전에,
    상기 반도체기판의 셀 영역에, 상기 비트라인과 수직인 방향으로 연장되는 셀 게이트라인들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제10항에 있어서,
    상기 셀 게이트라인들을 형성하는 단계는,
    반도체기판에 트렌치를 형성하는 단계;
    상기 트렌치의 내벽에 게이트절연막을 형성하는 단계;
    상기 트렌치에 도전막을 매립하는 단계;
    상기 도전막의 일부를 식각하여 리세스시키는 단계; 및
    리세스된 도전막 상부에 절연막을 형성하여 상기 트렌치를 매립하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제10항에 있어서,
    상기 셀 게이트라인들을 형성하는 단계 후,
    상기 셀 게이트라인 사이의 반도체기판과 접속된 비트라인 컨택을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.


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