KR20140147434A - 패드 형성 방법, 이를 이용한 반도체 장치 제조 방법, 도전성 패드 어레이 및 이를 포함하는 반도체 장치 - Google Patents

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Abstract

도전성 패드 어레이는 복수 개의 제1 도전성 패드 열들 및 복수 개의 제2 도전성 패드 열들을 포함한다. 제1 도전성 패드 열들은 기판 상에 제2 방향을 따라 배열된 복수 개의 제1 도전성 패드들을 각각 포함하며, 제2 방향에 수직한 제1 방향을 따라 배열된다. 제2 도전성 패드 열들은 기판 상에 제2 방향을 따라 배열된 복수 개의 제2 도전성 패드들을 각각 포함하며, 제1 도전성 패드 열들 사이에 각각 배열된다. 각 제1 도전성 패드들은 제2 방향에 평행한 직선의 제1 및 제2 변들과, 제2 방향으로 오목한 나머지 제3 및 제4 변들을 가지며, 각 제2 도전성 패드들은 제2 방향에 평행한 직선의 제1 및 제2 변들과, 제2 방향으로 볼록한 나머지 제3 및 제4 변들을 갖는다.

Description

패드 형성 방법, 이를 이용한 반도체 장치 제조 방법, 도전성 패드 어레이 및 이를 포함하는 반도체 장치{METHODS OF FORMING PADS, METHODS OF MANUFACTURING SEMICONDUCTOR DEVICES USING THE SAME, CONDUCTIVE PAD ARRAYS, AND SEMICONDUCTOR DEVICES INCLUDING THE SAME}
본 발명은 패드 형성 방법, 이를 이용한 반도체 장치 제조 방법 및 이를 포함하는 반도체 장치에 관한 것으로, 보다 상세하게 본 발명은 커패시터의 랜딩 패드 어레이 형성 방법, 이를 이용한 반도체 장치 제조 방법 및 이를 포함하는 반도체 장치에 관한 것이다.
디램(Dynamic Random Access Memory: DRAM) 장치에서 커패시터의 스토리지 전극들은 벌집 구조(honeycomb structure)로 형성될 수 있으나, 하부의 콘택 플러그들과 위치가 서로 어긋날 수 있다. 이에, 상기 콘택 플러그와 상기 스토리지 전극 사이에 랜딩 패드(landing pad)를 형성하여 이들을 서로 전기적으로 연결시킬 수 있다. 그런데, 상기 스토리지 전극들과 마찬가지로 상기 랜딩 패드들 역시 벌집 구조로 형성하는 경우에는, 상기 콘택 플러그들과의 위치 차이에 의해 저항이 커질 수 있으며, 또한 미스 얼라인 발생 시 상기 랜딩 패드들과 상기 콘택 플러그들이 서로 연결되지 않을 가능성도 높다.
본 발명의 일 목적은 원하는 배열을 갖는 패드 형성 방법을 제공하는데 있다.
본 발명의 다른 목적은 상기 패드 형성 방법을 이용하여 반도체 장치를 제조하는 방법을 제공하는데 있다.
본 발명의 또 다른 목적은 상기 패드 형성 방법을 이용하여 형성된 도전성 패드 어레이를 제공하는데 있다.
본 발명의 또 다른 목적은 상기 도전성 패드 어레이를 포함하는 반도체 장치를 제공하는데 있다.
상기한 일 목적을 달성하기 위한 본 발명의 실시예들에 따른 패드 형성 방법에서, 패드막 상에 제1 마스크막을 형성한다. 상기 제1 마스크막 상에 각각이 제1 방향으로 연장되고 상기 제1 방향에 수직한 제2 방향을 따라 복수 개로 배열되는 제1 패턴들을 형성한다. 상기 제1 패턴들 및 상기 제1 마스크막 상에 제2 마스크막을 형성한다. 상기 제1 패턴들 사이의 상기 제2 마스크막 상에 제2 패턴들을 형성한다. 상기 제1 및 제2 패턴들을 식각 마스크로 사용하여 상기 제2 및 제1 마스크막들을 순차적으로 식각함으로써 제1 마스크들을 형성한다. 상기 제1 마스크들을 충분히 커버하는 평탄화막을 상기 패드막 상에 형성한다. 상기 평탄화막 상에 제3 마스크막을 형성한다. 상기 제3 마스크막 상에 각각이 상기 제2 방향으로 연장되고 상기 제1 방향을 따라 복수 개로 배열되는 제3 패턴들을 형성한다. 상기 제3 패턴들 및 상기 제3 마스크막 상에 제4 마스크막을 형성한다. 상기 제3 패턴들 사이의 상기 제4 마스크막 상에 제4 패턴들을 형성한다. 상기 제3 및 제4 패턴들을 식각 마스크로 사용하여 상기 제4 및 제3 마스크막들을 순차적으로 식각함으로써 제2 마스크들을 형성한다. 상기 제2 마스크들을 식각 마스크로 사용하여 상기 평탄화막 및 상기 제1 마스크들을 식각함으로써 각각 평탄화막 패턴 및 제3 마스크들을 형성한다. 상기 제3 마스크들을 식각 마스크로 사용하여 상기 패드막을 패터닝한다.
예시적인 실시예들에 있어서, 상기 각 제1 패턴들은 상기 제1 방향을 따라 물결 모양(wavy type)으로 연장될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 패턴들은 상기 제1 패턴들과 동일한 형상을 갖도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 각 제3 패턴들은 상기 제2 방향을 따라 직선적으로(linearly) 연장될 수 있다.
예시적인 실시예들에 있어서, 상기 제4 패턴들은 상기 제3 패턴들과 동일한 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 패턴들은 서로 동일한 물질을 포함하도록 형성될 수 있고, 상기 제3 및 제4 패턴들은 서로 동일한 물질을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 평탄화막은 상기 제1 및 제2 패턴들과 동일한 물질을 포함하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 마스크막들은 서로 동일한 물질을 포함하도록 형성될 수 있고, 상기 제3 및 제4 마스크막들은 서로 동일한 물질을 포함하도록 형성될 수 있으며, 이에 따라 상기 제1 및 제2 마스크들은 각각 단일층으로 구성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 마스크들을 형성한 이후에, 상기 제1 및 제2 패턴들을 제거할 수 있고, 상기 제2 마스크들을 형성한 이후에, 상기 제3 및 제4 패턴들을 제거할 수 있다.
상기한 다른 목적을 달성하기 위한 본 발명의 실시예들에 따른 도전성 패드 어레이는 복수 개의 제1 도전성 패드 열들 및 복수 개의 제2 도전성 패드 열들을 포함한다. 상기 제1 도전성 패드 열들은 기판 상에 제2 방향을 따라 배열된 복수 개의 제1 도전성 패드들을 각각 포함하며, 상기 제2 방향에 수직한 제1 방향을 따라 배열된다. 상기 제2 도전성 패드 열들은 상기 기판 상에 상기 제2 방향을 따라 배열된 복수 개의 제2 도전성 패드들을 각각 포함하며, 상기 제1 도전성 패드 열들 사이에 각각 배열된다. 상기 각 제1 도전성 패드들은 상기 제2 방향에 평행한 직선의 제1 및 제2 변들과, 상기 제2 방향으로 오목한 나머지 제3 및 제4 변들을 가지며, 상기 각 제2 도전성 패드들은 상기 제2 방향에 평행한 직선의 제1 및 제2 변들과, 상기 제2 방향으로 볼록한 나머지 제3 및 제4 변들을 갖는다.
예시적인 실시예들에 있어서, 상기 각 제1 도전성 패드의 제3 변은 서로 둔각을 이루는 두 개의 직선으로 구성될 수 있고, 이에 대응하는 상기 각 제1 도전성 패드의 제4 변은 상기 제3 변에 평행할 수 있으며, 상기 각 제2 도전성 패드의 제3 변은 서로 둔각을 이루는 두 개의 직선으로 구성될 수 있고, 이에 대응하는 상기 각 제2 도전성 패드의 제4 변은 상기 제3 변에 평행할 수 있다.
예시적인 실시예들에 있어서, 상기 각 제1 도전성 패드의 제3 변은 상기 제2 방향으로 오목한 곡선일 수 있고, 이에 대응하는 상기 각 제1 도전성 패드의 제4 변은 상기 제3 변에 평행할 수 있으며, 상기 각 제2 도전성 패드의 제3 변은 상기 제2 방향으로 볼록한 곡선일 수 있고, 이에 대응하는 상기 각 제2 도전성 패드의 제4 변은 상기 제3 변에 평행할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 방향으로 서로 인접하는 두 개의 상기 제1 및 제2 도전성 패드들은 서로 점대칭 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 방향을 따라 서로 인접하도록 배열된 상기 제1 및 제2 도전성 패드들은 물결 형상(wavy type)으로 배열될 수 있다.
상기한 다른 목적을 달성하기 위한 본 발명의 실시예들에 따른 도전성 패드 어레이는 복수 개의 제1 도전성 패드 열들 및 복수 개의 제2 도전성 패드 열들을 포함한다. 상기 제1 도전성 패드 열들은 기판 상에 제2 방향을 따라 배열된 복수 개의 제1 도전성 패드들을 각각 포함하며, 상기 제2 방향에 수직한 제1 방향을 따라 배열된다. 상기 제2 도전성 패드 열들은 상기 기판 상에 상기 제2 방향을 따라 배열된 복수 개의 제2 도전성 패드들을 각각 포함하며, 상기 제1 도전성 패드 열들 사이에 각각 배열된다. 상기 제1 방향을 따라 서로 인접하는 상기 제1 및 제2 도전성 패드들의 각 중심들을 이은 중심선이 상기 제1 방향과 이루는 각도의 절대값은 0도 이상 30도 미만이다.
예시적인 실시예들에 있어서, 상기 중심선이 상기 제1 방향에 대해 이루는 각도는 양의 값과 음의 값을 교대로 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 방향을 따라 서로 인접하는 상기 제1 및제2 도전성 패드들은 지그재그 형상으로 배열될 수 있다.
상기한 또 다른 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 장치 제조 방법에서, 기판 상에 각각이 제1 방향으로 연장되며 상기 제1 방향에 수직한 제2 방향으로 배열되는 복수 개의 비트 라인 구조물들을 형성한다. 상기 비트 라인 구조물들 사이에 상기 제1 방향으로 배열되어 각각이 상기 기판 상면에 접촉하는 복수 개의 제1 콘택 플러그들을 형성한다. 상기 제1 콘택 플러그들 및 상기 비트 라인 구조물들 상에 패드막을 형성한다. 상기 패드막 상에 각각이 상기 제1 방향을 따라 물결 모양으로 연장되고 상기 제2 방향을 따라 배열되는 복수 개의 제1 마스크들을 형성한다. 상기 제1 마스크들 상에 각각이 상기 제2 방향으로 연장되고 상기 제1 방향을 따라 복수 개로 배열되는 제2 마스크들을 형성한다. 상기 제2 마스크들을 식각 마스크로 사용하여 상기 제1 마스크들을 식각함으로써 제3 마스크들을 형성한다. 상기 제3 마스크들을 식각 마스크로 사용하여 상기 패드막을 패터닝함으로써 상기 제1 콘택 플러그들에 각각 접촉하는 복수 개의 랜딩 패드들을 형성한다. 상기 랜딩 패드들에 각각 접촉하는 복수 개의 커패시터들을 형성한다.
예시적인 실시예들에 있어서, 상기 비트 라인 구조물들을 형성할 때, 상기 기판 상면에 각각 접촉하는 제2 콘택 플러그들을 형성하고, 각각이 상기 제2 콘택 플러그들에 전기적으로 연결되며 상기 제1 방향으로 연장되는 복수 개의 비트 라인들을 형성하며, 상기 각 비트 라인들 상에 하드 마스크를 형성하고, 상기 각 비트 라인들 및 하드 마스크들 측벽에 비트 라인 스페이서를 형성할 수 있다.
상기한 또 다른 목적을 달성하기 위한 본 발명의 실시예들에 따른 반도체 장치는 복수 개의 비트 라인 구조물들, 복수 개의 콘택 플러그들, 랜딩 패드 어레이 및 복수 개의 커패시터들을 포함한다. 상기 비트 라인 구조물들은 기판 상에 각각이 제1 방향으로 연장되며 상기 제1 방향에 수직한 제2 방향으로 배열된다. 상기 콘택 플러그는 상기 비트 라인 구조물들 사이에 상기 제1 방향으로 배열되어 각각이 상기 기판 상면에 접촉한다. 상기 랜딩 패드 어레이는 상기 콘택 플러그들에 각각 접촉하는 복수 개의 랜딩 패드들을 포함한다. 상기 커패시터들은 상기 랜딩 패드들에 각각 접촉한다. 상기 랜딩 패드 어레이는, 상기 기판 상에 상기 제2 방향을 따라 배열된 복수 개의 제1 랜딩 패드들을 각각 포함하며, 상기 제1 방향을 따라 배열된 복수 개의 제1 랜딩 패드 열들과, 상기 기판 상에 상기 제2 방향을 따라 배열된 복수 개의 제2 랜딩 패드들을 각각 포함하며, 상기 제1 랜딩 패드 열들 사이에 각각 배열된 복수 개의 제2 랜딩 패드 열들을 구비한다. 상기 각 제1 랜딩 패드들은 상기 제2 방향에 평행한 직선의 제1 및 제2 변들과, 상기 제2 방향으로 오목한 나머지 제3 및 제4 변들을 가지며, 상기 각 제2 랜딩 패드들은 상기 제2 방향에 평행한 직선의 제1 및 제2 변들과, 상기 제2 방향으로 볼록한 나머지 제3 및 제4 변들을 갖는다.
예시적인 실시예들에 있어서, 상기 각 커패시터는, 상기 각 랜딩 패드에 접촉하는 하부 전극, 상기 하부 전극 상의 유전막 및 상기 유전막 상의 상부 전극을 포함할 수 있으며, 상면에서 보았을 때, 상기 하부 전극에 접촉하는 상기 랜딩 패드의 중심은 상기 하부 전극의 중심과 상기 하부 전극에 전기적으로 연결되는 상기 콘택 플러그의 중심 사이에 위치할 수 있다.
예시적인 실시예들에 있어서, 상기 각 커패시터는, 상기 각 랜딩 패드에 접촉하는 하부 전극, 상기 하부 전극 상의 유전막 및 상기 유전막 상의 상부 전극을 포함할 수 있으며, 상기 하부 전극들은 벌집 구조로 배열될 수 있고, 상기 제1 방향을 따라 서로 인접하도록 배열된 상기 제1 및 제2 랜딩 패드들은 물결 형상으로 배열될 수 있다.
예시적인 실시예들에 따르면, 물결 모양으로 제1 방향을 따라 연장되는 제1 포토레지스트 패턴을 사용하는 DPT 공정과, 직선적으로 제2 방향을 따라 연장되는 제2 포토레지스트 패턴을 사용하는 DPT 공정을 수행함으로써, 원하는 배열의 패턴들을 용이하게 형성할 수 있다.
도 1, 4, 8, 13, 16, 18, 21 및 24는 예시적인 실시예들에 따른 패드 형성 방법의 단계들을 설명하기 위한 평면도들이고, 도 2-3, 5-7, 9-12, 14-15, 17, 19-20 및 22-23은 상기 패드 형성 방법의 단계들을 설명하기 위한 단면도들이다.
도 25는 예시적인 실시예들에 따른 패드 어레이를 설명하기 위한 평면도이다.
도 26은 다른 예시적인 실시예에 따른 패드 어레이를 설명하기 위한 평면도이다.
도 27은 또 다른 예시적인 실시예에 따른 패드 어레이를 설명하기 위한 평면도이다.
도 28, 30, 32, 34, 36, 38, 40, 43 및 44는 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 평면도들이고, 도 29, 31, 33, 35, 37, 39, 41, 42, 45 및 46은 상기 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 47은 도 46에 도시된 반도체 장치에서, 제2 콘택 플러그들, 랜딩 패드들 및 하부 전극들 사이의 위치 관계를 설명하기 위한 평면도이다.
도 48은 다른 실시예에 따른 반도체 장치에서, 제2 콘택 플러그들, 랜딩 패드들 및 하부 전극들 사이의 위치 관계를 설명하기 위한 평면도이고, 도 49는 상기 반도체 장치의 단면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 패드 형성 방법, 이를 이용한 반도체 장치 제조 방법, 패드 어레이 및 이를 포함하는 반도체 장치에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 기판, 각 층(막), 영역, 전극, 구조물들 또는 패턴들 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 직접 기판, 각 층(막), 영역, 구조물 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴들 또는 다른 구조물이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들이 "제1", "제2" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "예비"는 각 층(막), 영역, 전극, 패턴들 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
[실시예]
도 1, 4, 8, 13, 16, 18, 21 및 24는 예시적인 실시예들에 따른 패드 형성 방법의 단계들을 설명하기 위한 평면도들이고, 도 2-3, 5-7, 9-12, 14-15, 17, 19-20 및 22-23은 상기 패드 형성 방법의 단계들을 설명하기 위한 단면도들이다.
상기 각 단면도들은 대응하는 상기 평면도들을 A-A'선, B-B'선, C-C'선, D-D'선, E-E'선 및 F-F'선으로 각각 절단한 단면들을 포함한다. 이때, A-A'선, B-B'선 및 C-C'선은 식각 대상막(100) 상면에 평행한 제2 방향을 따라 연장되고, D-D'선, E-E'선 및 F-F'선은 식각 대상막(100) 상면에 평행하고 상기 제2 방향에 실질적으로 수직한 제1 방향을 따라 연장된다.
한편, 상기 패드 형성 방법은 배선 형성 방법과 함께 수행될 수도 있다. 즉, 제1 영역(I)에서는 상기 패드 형성 방법에 따라 패드들을 형성할 수 있으며, 이와 동시에 제2 영역(II)에서는 상기 배선 형성 방법에 따라 배선들을 형성할 수 있다. 이에 따라, 상기 각 단면도들은 제2 영역(II)에서 상기 제2 방향을 따라 절단한 단면을 함께 도시하고 있다.
도 1 및 도 2를 참조하면, 식각 대상막(100) 상에 제1 막(110), 제2 막(120), 제1 마스크막(130), 제3 막(140) 및 제4 막(150)을 순차적으로 형성한 후, 제1 영역(I)에는 제1 포토레지스트 패턴(160)을 형성하고, 제2 영역(II)에는 제3 포토레지스트 패턴(165)을 형성한다.
식각 대상막(100)은 식각 공정을 통해 패터닝되어 특정한 기능을 수행하는 패턴들, 예를 들어, 패드, 배선, 마스크 등과 같은 패턴들로 변환되는 다양한 종류의 막일 수 있다. 이에 따라, 최종적으로 구현하고자 하는 패턴이 각각 패드, 배선, 마스크 등으로 사용되는 경우, 식각 대상막(100)은 각각 패드막, 배선막, 마스크막 등으로 호칭될 수도 있다. 식각 대상막(100)은 예를 들어, 텅스텐, 티타늄, 탄탈륨 등의 금속, 금속 질화물 또는 금속 실리사이드와 같은 도전성 물질이나, 혹은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등의 절연성 물질을 포함할 수 있다.
예를 들어, 제1 막(110)은 비정질 탄소막(Amorphous Carbon Layer: ACL)일 수 있고, 제2 및 제4 막들(120, 150)은 플라스마 산질화물(Plasma Enhanced Silicon Oxynitride: PE-SION)과 같은 산질화물을 포함할 수 있으며, 제1 마스크막(130)은 원자층 증착 산화물(Atomic Layer Deposition Oxide: ALD-OX)과 같은 산화물을 포함할 수 있고, 제3 막(140)은 스핀-온-하드마스크(Spin-On-Hardmask: SOH)를 포함할 수 있다.
예시적인 실시예들에 있어서, 제1 포토레지스트 패턴(160)은 상기 제1 방향으로 연장될 수 있으며, 또한 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 이때, 각 제1 포토레지스트 패턴(160)은 상기 제1 방향을 따라 물결 모양(wavy type) 혹은 파동 모양으로 연장될 수 있다. 즉, 각 제1 포토레지스트 패턴(160)은 상기 제1 방향을 따라 직선적으로(linearly) 연장되는 것이 아니라 좌우로 진동하면서 연장될 수 있으며, 이에 따라 상기 제2 방향으로 일정한 진동 폭을 가질 수 있다. 한편, 제3 포토레지스트 패턴(165)은 제2 영역(II) 전체를 커버할 수 있다.
도시하지는 않았으나, 제4 막(150)과 제1 포토레지스트 패턴(160) 또는 제4 막(150)과 제3 포토레지스트 패턴(165) 사이에는 반사 방지막이 더 형성될 수 있다.
도 3을 참조하면, 제1 영역(I)에서 제1 포토레지스트 패턴(160)을 식각 마스크로 사용하여 제4 막(150) 및 제3 막(140)을 순차적으로 식각함으로써, 각각 제4 막 패턴(152) 및 제3 막 패턴(142)을 형성할 수 있으며, 이에 따라 제1 마스크막(130) 일부가 노출될 수 있다. 앞으로는 제3 및 제4 막 패턴들(142, 152)을 함께 제1 패턴(142, 152)으로 부르기로 한다. 이때, 각 제1 패턴(142, 152)은 제1 포토레지스트 패턴(160)과 동일하게 상기 제1 방향을 따라 물결 모양으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 한편, 제2 영역(II)에서는 제3 포토레지스트 패턴(165)이 제4 막(150) 전체를 커버하고 있으므로, 제4 막(150)은 식각되지 않고 잔류할 수 있다.
이후, 제1 및 제3 포토레지스트 패턴들(160, 165)은 제거될 수 있다. 예시적인 실시예들에 있어서, 제1 및 제3 포토레지스트 패턴들(160, 165)은 애싱(ashing) 및/또는 스트립(stripping) 공정에 의해 제거될 수 있다.
도 4 및 도 5를 참조하면, 제1 영역(I)의 제1 패턴들(142, 152) 및 노출된 제1 마스크막(130)과 제2 영역(II)의 제4 막(150) 상에 제2 마스크막(170)을 형성하고, 제1 패턴들(142, 152) 사이의 제2 마스크막(170) 상에 제2 패턴(180)을 형성한다.
예시적인 실시예들에 있어서, 제2 마스크막(170)은 제1 패턴들(142, 152)의 측벽과 상면, 노출된 제1 마스크막(130) 및 제4 막(150) 상에 컨포멀하게 형성될 수 있다. 예시적인 실시예들에 있어서, 제2 마스크막(170)은 제1 마스크막(130)과 실질적으로 동일한 물질, 예를 들어 원자층 증착 산화물을 포함하도록 형성할 수 있으며, 이에 따라 제1 영역(I)에서 제1 및 제2 마스크막들(130, 170)은 서로 병합될 수 있으며, 이에 따라 도 6 이후의 도면에서는 하나의 막으로 표시하기로 한다.
예시적인 실시예들에 있어서, 제2 패턴(180)은 제1 패턴들(142, 152) 사이의 공간을 충분히 채우는 충전막을 제2 마스크막(170) 상에 형성한 후, 상기 충전막 상부를 평탄화함으로써 형성할 수 있다. 상기 충전막은 제3 막(140)과 실질적으로 동일한 물질을 포함하도록 형성될 수 있으며, 이에 따라 예를 들어, SOH를 포함할 수 있다. 상기 평탄화 공정은 에치 백(etch back) 공정 및/또는 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정을 통해 수행될 수 있으며, 이에 따라 제2 패턴(180)은 상면의 높이가 제2 마스크막(170)의 최상면의 높이와 동일하거나 낮을 수 있다.
한편, 제2 마스크막(170)이 제1 패턴들(142, 152)의 측벽과 상면, 노출된 제1 마스크막(130) 및 제4 막(150) 상에 컨포멀하게 형성됨에 따라, 제1 영역(I)에서 제1 패턴들(142, 152) 사이의 제2 마스크막(170) 상에 형성되는 제2 패턴(180)은 각 제1 패턴들(142, 152)과 실질적으로 동일하거나 유사한 형상을 갖도록 형성될 수 있다. 일 실시예에 있어서, 제2 패턴(180)의 상기 제2 방향으로의 폭은 제1 패턴(142, 152)과 상기 제2 방향으로의 폭과 실질적으로 동일할 수 있다.
도 6을 참조하면, 제1 패턴들(142, 152) 및 제2 패턴들(180)을 식각 마스크로 사용하여 제1 영역(I)의 상기 병합된 제1 및 제2 마스크막들(130, 170)과 제2 영역(II)의 제2 마스크막(170)을 식각함으로써, 제1 영역(I)에서는 제1 마스크들(172)을 형성할 수 있으며, 제2 영역(II)에서는 제2 마스크막(170)을 제거할 수 있다. 또한 상기 식각 공정에서, 제1 영역(I)에서는 각 제1 패턴(142, 152)의 제4 막 패턴(152)이 제거될 수 있으며, 제2 영역(II)에서는 제4 막(150)이 제거될 수 있다.
이에 따라, 제1 영역(I)에서는, 제2 막(120) 상에 순차적으로 적층된 제1 마스크(172) 및 제3 막 패턴(142)을 각각 포함하는 제1 구조물들과, 순차적으로 적층된 제1 마스크(172) 및 제2 패턴(180)을 포함하는 제2 구조물들이 형성될 수 있으며, 이때 상기 제1 및 제2 구조물들은 각각 제1 패턴(142, 152) 및 제2 패턴(180)과 동일하게 상기 제1 방향을 따라 물결 모양으로 연장되는 형상을 가질 수 있다. 한편, 제2 영역(II)에서는, 제2 막(120) 상에 순차적으로 적층된 제1 마스크막(130) 및 제3 막(140)이 잔류할 수 있다.
도 7을 참조하면, 제1 영역(I)에서는 제3 막 패턴들(142) 및 제2 패턴들(180)을 제거하여 하부의 제1 마스크들(172)을 노출시킬 수 있으며, 제2 영역(II)에서는 제3 막(140)을 제거하여 하부의 제1 마스크막(130)을 노출시킬 수 있다. 이때, 상기 노출된 각 제1 마스크들(172)은 상기 제1 방향을 따라 물결 모양으로 연장되는 형상을 가질 수 있으며, 상기 노출된 제1 마스크막(130)은 제2 영역(II) 전체를 커버할 수 있다. 예시적인 실시예들에 있어서, 제3 막 패턴들(142), 제2 패턴들(180) 및 제3 막(140)은 애싱 및 또는 스트립 공정을 통해 제거될 수 있다.
도 8 및 도 9를 참조하면, 제1 영역(I)에서는 제1 마스크들(172)을 충분히 커버하는 제1 평탄화막(200)을 제2 막(120) 상에 형성하고 제2 영역(II)에서는 제1 마스크막(130) 상에 제1 평탄화막(200)을 형성한 후, 제1 평탄화막(200) 상에 제5 막(210), 제3 마스크막(220), 제6 막(230) 및 제7 막(240)을 순차적으로 형성한다. 이후 제1 영역(I)에는 제2 포토레지스트 패턴(250)을 형성하고, 제2 영역(II)에는 제4 포토레지스트 패턴(255)을 형성한다.
제1 평탄화막(200)은 제3 막(140)과 실질적으로 동일한 물질을 포함하도록 형성될 수 있으며, 이에 따라 예를 들어, SOH를 포함할 수 있다. 제5 및 제7 막들(210, 240)은 제2 및 제4 막들(120, 150)과 실질적으로 동일한 물질을 포함하도록 형성될 수 있으며, 이에 따라 예를 들어, 플라스마 산질화물과 같은 산질화물을 포함할 수 있다. 제3 마스크막(220)은 제1 및 제2 마스크막들(130, 170)과 실질적으로 동일한 물질을 포함하도록 형성될 수 있으며, 이에 따라 예를 들어, 원자층 증착 산화물과 같은 산화물을 포함할 수 있다. 제6 막(230)은 제3 막(140) 및 제1 평탄화막(200)과 실질적으로 동일한 물질을 포함하도록 형성될 수 있으며, 이에 따라 예를 들어, SOH를 포함할 수 있다.
예시적인 실시예들에 있어서, 제2 포토레지스트 패턴(250)은 상기 제2 방향으로 연장될 수 있으며, 또한 상기 제1 방향을 따라 복수 개로 형성될 수 있다. 이때, 각 제2 포토레지스트 패턴(250)은 상기 제2 방향을 따라 직선적으로(linearly) 연장될 수 있다. 예시적인 실시예들에 있어서, 제2 포토레지스트 패턴들(250)은, 각 제2 포토레지스트 패턴들(250)의 상기 제1 방향으로의 폭의 대략 2 내지 4배 정도의 거리로 서로 이격되도록 형성될 수 있다. 한편, 제4 포토레지스트 패턴(255)은 형성하고자 하는 배선의 형상에 따라 임의의 형상을 가질 수 있으며, 예를 들어 상기 제1 방향으로 연장될 수 있다.
도시하지는 않았으나, 제7 막(240)과 제2 포토레지스트 패턴(250) 또는 제7 막(240)과 제4 포토레지스트 패턴(255) 사이에는 반사 방지막이 더 형성될 수 있다.
도 10을 참조하면, 도 3을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
이에 따라, 제1 영역(I)에는 제2 포토레지스트 패턴(250)을 식각 마스크로 사용하여 제7 막(240) 및 제6 막(230)을 순차적으로 식각함으로써, 각각 제7 막 패턴(242) 및 제6 막 패턴(232)을 포함하는 제3 패턴(232, 242)을 형성할 수 있으며, 제3 마스크막(220) 일부가 노출될 수 있다. 이때, 각 제3 패턴(232, 242)은 제2 포토레지스트 패턴(250)과 동일하게 상기 제2 방향을 따라 직선적으로 연장될 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다.
한편 제2 영역(II)에는, 제4 포토레지스트 패턴(255)을 식각 마스크로 사용하여 제7 막(240) 및 제6 막(230)을 순차적으로 식각함으로써, 각각 제9 막 패턴(243) 및 제8 막 패턴(233)을 포함하는 제5 패턴(233, 243)을 형성할 수 있으며, 제3 마스크막(220) 일부가 노출될 수 있다.
이후, 제2 및 제4 포토레지스트 패턴들(250, 255)은 제거될 수 있다.
도 11을 참조하면, 도 4 및 도 5를 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
이에 따라, 제1 영역(I)에서 제3 패턴들(232, 242) 및 노출된 제3 마스크막(220) 상에 제4 마스크막(260)을 형성하고, 제3 패턴들(232, 242) 사이의 제4 마스크막(260) 상에 제4 패턴(270)을 형성한다. 또한 제2 영역(II)에서, 제5 패턴들(233, 243) 및 노출된 제3 마스크막(220) 상에 제4 마스크막(260)을 형성하고, 제5 패턴들(233, 243) 사이의 제4 마스크막(260) 상에 제4 패턴(270)을 형성한다.
예시적인 실시예들에 있어서, 제4 마스크막(260)은 제3 패턴들(232, 242)의 측벽과 상면, 제5 패턴들(233, 243)의 측벽과 상면 및 상기 노출된 제3 마스크막(220) 상에 컨포멀하게 형성될 수 있다. 예시적인 실시예들에 있어서, 제4 마스크막(260)은 제3 마스크막(220)과 실질적으로 동일한 물질, 예를 들어 원자층 증착 산화물을 포함하도록 형성할 수 있으며, 이에 따라 제3 및 제4 마스크막들(220, 260)은 서로 병합될 수 있으며, 이에 따라 도 13 이후의 도면에서는 하나의 막으로 표시하기로 한다.
한편, 제4 패턴(270)은 제6 및 제8 막 패턴들(232, 233)과 실질적으로 동일한 물질을 포함하도록 형성될 수 있으며, 이에 따라 예를 들어, SOH를 포함할 수 있다. 예시적인 실시예들에 있어서, 제4 패턴(270)은 상면의 높이가 제4 마스크막(260)의 최상면의 높이와 동일하거나 낮도록 형성될 수 있으며, 제1 영역(I)에서는 각 제3 패턴들(232, 242)과 실질적으로 동일하거나 유사한 형상을 갖도록 형성될 수 있으며, 제2 영역(II)에서는 각 제5 패턴들(233, 243)과 실질적으로 동일하거나 유사한 형상을 갖도록 형성될 수 있다. 일 실시예에 있어서, 제4 패턴(270)의 상기 제1 방향으로의 폭은 제3 패턴(232, 242)의 상기 제1 방향으로의 폭과 실질적으로 동일할 수 있다.
도 12를 참조하면, 제2 영역(II)에 형성된 제4 패턴(270) 부분을 제거할 수 있다. 예시적인 실시예들에 있어서, 제1 영역(I)을 커버하는 마스크(도시되지 않음)을 형성한 후, 애싱 및/또는 스트립 공정을 수행함으로써 제2 영역(II)의 제4 패턴(270) 부분을 제거할 수 있다.
도 13 및 도 14를 참조하면, 도 6을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
이에 따라, 제1 영역(I)에서는 제3 패턴들(232, 242) 및 제4 패턴들(270)을 식각 마스크로 사용하여 상기 병합된 제3 및 제4 마스크막들(220, 260)을 식각함으로써, 제2 마스크들(262)을 형성할 수 있다. 상기 식각 공정에서, 각 제3 패턴(232, 242)의 제7 막 패턴(242)은 함께 제거될 수 있다. 한편 제2 영역(II)에서는 제5 패턴들(233, 243)을 식각 마스크로 사용하여 병합된 제3 및 제4 마스크막들(220, 260)을 식각함으로써, 제4 마스크들(263)을 형성할 수 있으며, 이때 각 제5 패턴(233, 243)의 제9 막 패턴(243)은 함께 제거될 수 있다.
이에 따라, 제1 영역(I)에는, 제5 막(210) 상에 순차적으로 적층된 제2 마스크(262) 및 제6 막 패턴(232)을 각각 포함하는 제3 구조물들과, 순차적으로 적층된 제2 마스크(262) 및 제4 패턴(270)을 각각 포함하는 제4 구조물들이 형성될 수 있으며, 이때 상기 제3 및 제4 구조물들은 각각 제3 패턴(232, 242) 및 제4 패턴(270)과 동일하게 상기 제2 방향을 따라 직선적으로 연장되는 형상을 가질 수 있다. 또한, 제2 영역(I)에는, 제5 막(210) 상에 순차적으로 적층된 제4 마스크(263) 및 제8 막 패턴(233)을 각각 포함하는 제5 구조물들이 형성될 수 있으며, 이때 상기 제5 구조물들은 제5 패턴들(233, 243)과 실질적으로 동일한 형상을 가질 수 있다.
도 15를 참조하면, 도 7을 참조로 설명한 공정과 실질적으로 동일하거나 유사한 공정을 수행한다.
이에 따라, 제1 영역(I)에서 제6 막 패턴들(232) 및 제4 패턴들(270)을 제거하여 하부의 제2 마스크들(262)을 노출시킬 수 있으며, 제2 영역(II)에서 제8막 패턴들(233)을 제거하여 하부의 제4 마스크(263)를 노출시킬 수 있다. 이때, 상기 노출된 각 제2 마스크들(262)은 상기 제2 방향을 따라 직선적으로 연장되는 형상을 가질 수 있다.
도 16 및 도 17을 참조하면, 제1 영역(I)의 제2 마스크들(262) 및 제2 영역(II)의 제4 마스크들(263)을 식각 마스크로 사용하여 제5 막(210) 및 제1 평탄화막(200)을 순차적으로 식각함으로써, 제1 영역(I)에서 각각 제5 막 패턴(212) 및 제1 평탄화막 패턴(202)을 형성하고 제2 영역(II)에서 각각 제10 막 패턴(213) 및 제2 평탄화막 패턴(203)을 형성할 수 있으며, 이에 따라 제1 영역(I)에서는 제1 마스크들(172) 일부와 제2 막(120) 일부가 노출될 수 있고, 제2 영역(II)에서는 제1 마스크막(130) 일부가 노출될 수 있다.
도 18 및 도 19를 참조하면, 제1 영역(I)에서 제2 마스크들(262) 및 상기 노출된 제1 마스크들(172) 부분을 제거하며, 이에 따라 제3 마스크들(174)이 형성될 수 있다. 즉, 상기 노출된 제1 마스크들(172) 부분이 제거됨에 따라, 상기 제1 방향을 따라 연장되는 각 제1 마스크들(172)이 복수 개의 제3 마스크들(174)로 분리될 수 있으며, 이에 따라 제3 마스크들(174)은 상기 제1 및 제2 방향들을 따라 복수 개로 형성될 수 있다. 상기 식각 공정에서, 제5 막 패턴(212)이 함께 제거될 수 있다.
한편, 제2 영역(II)에서는 제4 마스크들(263) 및 상기 노출된 제1 마스크막(130) 부분을 제거할 수 있으며, 이에 따라 제5 마스크들(133)이 형성될 수 있다. 이때, 제10 막 패턴(213)도 함께 제거될 수 있다.
도 20을 참조하면, 제1 및 제2 평탄화막 패턴들(202, 203), 제3 및 제5 마스크들(174, 133)을 충분히 커버하는 제2 평탄화막(280)을 제2 막(120) 상에 형성한 후, 제2 평탄화막(280)의 상부를 평탄화한다. 예시적인 실시예들에 있어서, 제2 평탄화막(280)은 제1 및 제2 평탄화막 패턴들(202, 203)과 실질적으로 동일한 물질, 예를 들어 SOH를 포함하도록 형성될 수 있으며, 이에 따라 이들은 제2 평탄화막(280)에 병합될 수 있다.
이후, 제2 평탄화막(280) 상에 제11 막(290)을 형성하고, 제2 영역(II)에 제5 포토레지스트 패턴(295)을 형성한다.
제11 막(290)은 예를 들어, 플라스마 실리콘 산질화물과 같은 산질화물을 포함하도록 형성될 수 있다. 예시적인 실시예들에 있어서, 제5 포토레지스트 패턴(295)의 일부는 제6 마스크(133)의 일부와 수직적으로 오버랩될 수 있다.
도 21 및 도 22를 참조하면, 제5 포토레지스트 패턴(295)을 식각 마스크로 사용하여 제11 막(290) 및 제2 평탄화막(280)을 패터닝함으로써, 제1 영역(I)에서는 제3 마스크들(174) 및 제2 막(120)이 노출될 수 있으며, 제2 영역(II)에서는 제11 막 패턴(293) 및 제3 평탄화막 패턴(283)이 형성될 수 있다. 또한, 제2 영역(II)에서는 제6 마스크들(133) 및 제2 막(120)이 노출될 수 있다. 다만, 제5 포토레지스트 패턴(295)과 오버랩된 제6 마스크(133) 부분은 노출되지 않고 제3 평탄화막 패턴(283)에 의해 커버될 수 있다.
도 23을 참조하면, 제5 포토레지스트 패턴(295) 및 제11막 패턴(293)을 제거한 후, 제3 마스크들(174), 제6 마스크들(133) 및 제3 평탄화막 패턴(283)을 식각 마스크로 사용하여 제2 막(120) 및 제1 막(110)을 패터닝함으로써, 제1 영역(I)에서는 각각 제2 막 패턴(122) 및 제1 막 패턴(112)을 형성할 수 있으며, 식각 대상막(100)의 일부가 노출될 수 있다. 또한, 제2 영역(II)에서는 제13 막 패턴(123) 및 제12 막 패턴(113)이 각각 형성될 수 있으며, 역시 식각 대상막(100) 일부가 노출될 수 있다.
도 23 및 24를 참조하면, 제1 영역(I)의 제3 마스크들(174) 및 제2 막 패턴(122)과, 제2 영역(II)의 제6 마스크들(133), 제3 평탄화막 패턴(283) 및 제13 막 패턴(123)을 제거한다. 이후, 제1 영역(I)에서 제1 막 패턴(112)을 식각 마스크로 사용하여 식각 대상막(100)의 노출된 부분을 제거하여 패드들(102)을 형성하고, 제2 영역(II)에서 제12 막 패턴(113)을 식각 마스크로 사용하여 식각 대상막(100)의 노출된 부분을 제거하여 배선들을 형성할 수 있다.
전술한 바와 같이, 패드들(102)은 물결 모양으로 상기 제1 방향을 따라 연장되는 제1 포토레지스트 패턴(160)을 사용하는 더블 패터닝 기술(Double Patterning Technology: DPT) 공정과, 직선적으로 상기 제2 방향을 따라 연장되는 제2 포토레지스트 패턴(250)을 사용하는 DPT 공정을 수행함으로써 형성될 수 있다. 즉, 제2 영역(II)의 배선 형성을 동시에 수행하지 않고 제1 영역(I)의 패드들(102)만을 형성하는 경우, 패드들(102)은 두 번의 DPT 공정만을 수행하여 형성될 수 있으며, 이때 각 패드들(102)은 식각 대상막(100) 중에서 제1 포토레지스트 패턴들(160) 및 이들 사이의 제2 패턴(180)으로 구성되는 상기 제1 마스크 구조물과, 제2 포토레지스트 패턴들(250) 및 이들 사이의 제4 패턴(270)으로 구성되는 상기 제2 마스크 구조물에 의해 공통적으로 커버되는 영역만이 잔류하여 형성된 것이다. 패드들(102)의 배열 즉, 패드 어레이(pad array)에 대해서는 이후 도 25를 참조로 보다 자세히 설명한다.
한편, 제1 영역(I)의 패드들 및 제2 영역(II)의 배선들을 함께 형성하는 경우, 포토레지스트 패턴을 사용하는 사진 식각 공정을 3번 수행함으로써 이들을 형성할 수 있다. 특히, 제2 영역(II)에 상기 배선들을 형성할 때, 제5 포토레지스트 패턴(295) 및 제6 마스크(133)에 의해 공통적으로 커버되는 식각 대상막(100) 부분뿐만 아니라 이들 중 어느 하나에 의해서만 커버되는 식각 대상막(100) 부분도 잔류시킴으로써 상기 배선들을 형성할 수 있다.
또한, 제5 포토레지스트 패턴(295)의 형상에 따라, 전술한 방법과는 다른 방법을 수행함으로써, 제2 영역(II)에 상기 배선들을 형성할 수도 있다. 예를 들어, 구현하고자 하는 배선들 중 인접하는 몇 개의 패턴들을 커버하는 큰 사이즈의 포토레지스트 패턴을 사용하여 예비 마스크를 형성한 후, 상기 마스크 일부만을 커버하는 포토레지스트 패턴을 사용하여 상기 예비 마스크를 분리시킴으로써 마스크를 형성하고, 최종적으로 상기 마스크를 통해 식각 대상막(100)을 패터닝하는 방법 등이 가능하다.
상기 패드 및 배선 형성 방법은 셀 영역과 주변회로 영역을 포함하는 디램 장치의 제조 방법에 사용될 수 있다. 즉, 제1 영역(I)의 패드 형성 방법은 상기 셀 영역의 커패시터 랜딩 패드 형성에 적용될 수 있고, 이와 동시에 제2 영역(II)의 배선 형성 방법은 상기 주변회로 영역의 비트 라인 형성에 적용될 수 있다.
도 25는 예시적인 실시예들에 따른 패드 어레이를 설명하기 위한 평면도이다.
도 25를 참조하면, 상기 패드 어레이는 제1 패드 열(first pad column)(11) 및 제2 패드 열(second pad column)(13)을 포함할 수 있으며, 각 제1 및 제2 패드 열들(11, 13)은 제1 방향을 따라 복수 개로 배열될 수 있다. 이때, 제1 및 제2 패드 열들(11, 13)은 상기 제1 방향을 따라 교대로 반복적으로 배열될 수 있다. 즉, 상기 제1 방향을 따라 제1 패드 열(11), 제2 패드 열(13), 제1 패드 열(11), 제2 패드 열(13)과 같은 순서로 배열될 수 있으며, 이에 따라 각 제2 패드 열들(13)은 인접하는 제1 패드 열들(11) 사이에 배치될 수 있다. 예시적인 실시예들에 있어서, 제1 및 제2 패드 열들(11, 13)은 상기 제1 방향을 따라 일정한 간격으로 배치될 수 있다.
각 제1 패드 열(11)은 상기 제1 방향에 실질적으로 수직한 제2 방향을 따라 배열된 복수 개의 제1 패드들(12)을 포함할 수 있으며, 마찬가지로 각 제2 패드 열(13)은 상기 제2 방향을 따라 배열된 복수 개의 제2 패드들(14)을 포함할 수 있다. 예시적인 실시예들에 있어서, 각 제1 패드 열(11) 내에서, 제1 패드들(12)은 상기 제2 방향을 따라 일정한 간격으로 배열될 수 있으며, 마찬가지로 각 제2 패드 열(13) 내에서, 제2 패드들(14)은 상기 제2 방향을 따라 일정한 간격으로 배열될 수 있다.
각 제1 패드(12)는 4개의 변을 포함할 수 있으며, 그 중에서 서로 마주보는 제1 및 제2 변들(a1, a2)은 상기 제2 방향에 평행한 직선일 수 있고, 서로 마주보는 나머지 제3 및 제4 변들(b1, b2)은 상기 제2 방향으로 오목할 수 있다. 보다 구체적으로, 각 제1 패드(12)의 제3 변(b1)은 서로 일정한 제1 각도(α)를 이루는 두 개의 직선으로 구성될 수 있고, 이에 대응하는 제1 패드(12)의 제4 변(b2)은 제3 변(b1)에 평행할 수 있다. 예시적인 실시예들에 있어서, 제1 각도(α)는 둔각일 수 있다.
한편, 상기 제1 방향으로 서로 인접하는 두 개의 제1 및 제2 패드들(12, 14)은 서로 점대칭 형상을 가질 수 있다. 이에 따라, 각 제2 패드(14) 역시 4개의 변을 포함할 수 있으며, 그 중에서 서로 마주보는 제1 및 제2 변들(c1, c2)은 상기 제2 방향에 평행한 직선일 수 있고, 서로 마주보는 나머지 제3 및 제4 변들(d1, d2)은 상기 제2 방향으로 볼록할 수 있다. 보다 구체적으로, 각 제2 패드(14)의 제3 변(d1)은 서로 일정한 제2 각도(β)를 이루는 두 개의 직선으로 구성될 수 있고, 이에 대응하는 제2 패드(14)의 제4 변(d2)은 제3 변(d1)에 평행할 수 있다. 예시적인 실시예들에 있어서, 제2 각도(β)는 둔각일 수 있으며, 제1 각도(α)와 실질적으로 동일할 수 있다.
제1 및 제2 패드들(12, 14)이 전술한 형상을 가짐에 따라, 상기 제1 방향을 따라 제1 및 제2 패드들(12, 14)은 물결 형상(wavy type) 혹은 파동 형상으로 배열될 수 있다. 즉, 제1 및 제2 패드들(12, 14)은 상기 제1 방향을 따라 지그재그(zigzag) 형상으로 배열될 수 있다.
한편, 상기 제1 방향을 따라 서로 인접하는 제1 및 제2 패드들(12, 14)의 중심들을 연결한 가상의 중심선(CL)은 상기 제1 방향과 서로 예각을 이루거나 혹은 평행할 수 있다. 이때, 제1 패드(12)의 중심과 제2 패드(14)의 중심을 연결한 중심선(CL)이 상기 제1 방향에 대해 이루는 제3 각도(A)가 양의 값을 갖는다고 가정할 경우, 제2 패드(14)의 중심과 제1 패드(12)의 중심을 연결한 중심선(CL)이 상기 제1 방향에 대해 이루는 제4 각도(B)는 음의 값을 갖는다고 할 수 있다.
하지만 전술한 방향성을 고려하지 않는 경우, 예시적인 실시예들에 있어서, 중심선(CL)이 제1 방향과 이루는 제3 각도(A) 혹은 제4 각도(B)는 0도 이상 30도 이하일 수 있다. 제3 혹은 제4 각도들(A, B)이 30도가 되는 경우, 제1 및 제2 패드들(12, 14)의 중심들은 벌집 구조 즉, 정육각형의 꼭짓점 및 중심에 위치하게 되며, 예시적인 실시예들에 따르면, 상기 제1 방향으로 서로 인접한 제1 및 제2 패드들(12, 14)은 상기 각도와 같거나 작도록 배열되어 벌집 구조 혹은 이와 다른 구조로 배열될 수 있다.
도 26은 다른 예시적인 실시예에 따른 패드 어레이를 설명하기 위한 평면도이다.
도 26을 참조하면, 상기 패드 어레이는 서로 수직한 제1 및 제2 방향들을 따라 복수 개로 배열된 제3 패드들(20)을 포함한다. 이때, 도 25를 참조로 설명한 제1 및 제2 패드들(12, 14)과는 달리, 각 제3 패드들(20)은 상기 제2 방향에 평행한 제1 및 제2 변들(e1, e2)과, 상기 제1 방향에 평행한 제3 및 제4 변들(f1, f2)을 포함할 수 있다. 즉, 제1 및 제2 패드들(12, 14)과는 달리, 각 제3 패드들(20)의 제3 및 제4 변들(f1, f2)은 상기 제2 방향을 따라 오목하거나 볼록하지 않고 편평하며, 이에 따라 각 제3 패드들(20)은 직사각 형상을 가질 수 있다.
상기 패드 어레이는, 도 1에 도시된 제1 포토레지스트 패턴(160)과는 달리 제1 방향을 따라 직선적으로 연장되는 제6 포토레지스트 패턴(도시되지 않음)을 사용함으로써 형성할 수 있다.
본 발명의 개념은 상기 제1 방향을 따라 물결 형상으로 연장되는 제1 포토레지스트 패턴들(160) 및 DPT 공정에 의해 이들 사이에 형성되는 제2 패턴(180)으로 구성되는 제1 마스크 구조물과, 상기 제2 방향을 따라 직선적으로 연장되는 제2 포토레지스트 패턴들(250) 및 DPT 공정에 의해 이들 사이에 형성되는 제4 패턴(270)으로 구성되는 제2 마스크 구조물을 식각 마스크로 사용하여, 상기 제1 및 제2 마스크 구조물들이 공통적으로 커버하는 식각 대상막(100) 영역을 패드들로 형성함으로써, 상기 패드들의 집합인 패드 어레이를 형성하는 것이다. 이때, 제1 포토레지스트 패턴(160)이 상기 제1 방향을 따라 연장되면서 상기 제2 방향으로 진동하는 정도 즉, 진동 폭을 조절함으로써, 최종적으로 형성되는 패드들(12, 14)의 배열을 조정할 수 있으며, 이는 결과적으로 각 패드들(12, 14)의 제1 및 제2 각도들(α, β) 혹은 중심선(CL)이 상기 제1 방향과 이루는 제3 및 제4 각도들(A, B)로 나타날 수 있다.
즉, 제1 포토레지스트 패턴(160)의 상기 제2 방향으로의 진동 폭이 작을수록, 각 제1 및 제2 패드들(12, 14)은 보다 큰 제1 및 제2 각도들(α, β)을 가질 수 있고, 중심선(CL)이 상기 제1 방향과 이루는 제3 및 제4 각도들(A, B)은 보다 작을 수 있다. 이에 따라, 제1 포토레지스트 패턴(160)이 상기 제2 방향으로 실질적으로 진동하지 않는 경우, 즉 상기 제6 포토레지스트 패턴을 사용하는 경우에 형성되는 제3 패드들(20)은 상기 제1 방향을 따라 지그재그 형상이 아니라 실질적으로 동일한 선상에 배치될 수 있으며, 또한 각 제3 패드들(20)은 직사각 형상을 가질 수 있다. 이때, 제1 및 제2 각도들(α, β) 혹은 제3 및 제4 각도들(A, B)은 모두 0일 될 수 있다.
도 27은 또 다른 예시적인 실시예에 따른 패드 어레이를 설명하기 위한 평면도이다.
도 27을 참조하면, 상기 패드 어레이는 제4 패드 열(15) 및 제5 패드 열(17)을 포함할 수 있으며, 각 제4 및 제5 패드 열들(15, 17)은 제1 방향을 따라 복수 개로 배열될 수 있다. 이때, 제4 및 제5 패드 열들(15, 17)은 제1 방향을 따라 교대로 반복적으로 배열될 수 있으며, 서로 일정한 간격으로 배치될 수 있다.
각 제4 패드 열(15)은 상기 제1 방향에 실질적으로 수직한 제2 방향을 따라 배열된 복수 개의 제4 패드들(16)을 포함할 수 있으며, 이와 유사하게 각 제5 패드 열(17)은 상기 제2 방향을 따라 배열된 복수 개의 제5 패드들(18)을 포함할 수 있다. 각 제4 패드 열들(15) 내에서, 제4 패드들(16)은 상기 제2 방향을 따라 일정한 간격으로 배치될 수 있으며, 마찬가지로 각 제5 패드 열들(17) 내에서, 제5 패드들(18)은 상기 제2 방향을 따라 일정한 간격으로 배치될 수 있다.
각 제4 패드(16)는 4개의 변을 포함할 수 있으며, 제1 및 제2 변들(g1, g2)은 상기 제2 방향에 평행한 직선일 수 있고, 제3 및 제4 변들(h1, h2)은 서로 평행하며 각각 상기 제2 방향으로 오목한 곡선일 수 있다.
한편, 상기 제1 방향으로 서로 인접하는 두 개의 제4 및 제5 패드들(16, 18)은 서로 점대칭 형상을 가질 수 있다. 이에 따라, 각 제5 패드(18) 역시 4개의 변을 포함할 수 있으며, 제1 및 제2 변들(i1, i2)은 상기 제2 방향에 평행한 직선일 수 있고, 제3 및 제4 변들(j1, j2)은 서로 평행하며 각각 상기 제2 방향으로 볼록한 곡선일 수 있다.
제4 및 제5 패드들(16, 18)이 전술한 형상을 가짐에 따라, 제4 및 제5 패드들(16, 18)은 상기 제1 방향을 따라 물결 형상(wavy type) 혹은 파동 형상으로 배열될 가질 수 있다. 다만, 도 25에 도시된 제1 및 제2 패드들(12, 14)과는 달리, 도 27에 도시된 각 제4 및 제5 패드들(16, 18)은 제3 및 제4 변들(h1, h2, j1, j2)이 곡선이라는 차이점이 있다.
상기 패드 어레이는, 도 1에 도시된 제1 포토레지스트 패턴(160)과는 달리 제1 방향을 따라 물결 형상으로 연장되되, 부드러운 곡선 형상으로 연장되는 제7 포토레지스트 패턴(도시되지 않음)을 사용함으로써 형성될 수 있다.
도 28, 30, 32, 34, 36, 38, 40, 43 및 44는 예시적인 실시예들에 따른 반도체 장치 제조 방법의 단계들을 설명하기 위한 평면도들이고, 도 29, 31, 33, 35, 37, 39, 41, 42, 45 및 46은 상기 반도체 장치 제조 방법의 단계들을 설명하기 위한 단면도들이다. 상기 각 단면도들은 대응하는 상기 평면도들을 G-G'선, H-H'선, K-K'선 및 L-L'선으로 각각 절단한 단면들을 포함한다. 이때, G-G'선 및 H-H'선은 기판(300) 상면에 평행한 제2 방향을 따라 연장되고, K-K'선 및 L-L'선은 기판(300) 상면에 평행하되 상기 제2 방향에 실질적으로 수직한 제1 방향을 따라 연장된다.
상기 반도체 장치 제조 방법은 도 1 내지 도 27을 참조로 설명한 패드 형성 방법을 디램 장치에서 셀 영역의 커패시터 랜딩 패드 형성에 적용한 것이다. 도시하지는 않았으나, 상기 패드 형성 방법과 동시에 수행되는 배선 형성 방법은 상기 디램 장치의 주변회로 영역의 비트 라인과 같은 각종 패턴 형성에 적용될 수 있다. 이하에서는 상기 디램 장치의 셀 영역 형성에 대해서만 설명한다.
도 28 및 도 29를 참조하면, 기판(300) 상에 제1 하드 마스크(310)를 형성하고 이를 식각 마스크로 사용하여 기판(300) 상부를 식각함으로써 제1 트렌치(305)를 형성한다. 기판(300)은 예를 들어, 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘 온 인슐레이터(Silicon On Insulator: SOI) 기판, 게르마늄 온 인슐레이터(Germanium On Insulator: GOI) 기판 등일 수 있다. 제1 하드 마스크(310)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다.
이후, 제1 트렌치(305)를 충분히 채우는 소자 분리막을 기판(300) 상에 형성하고, 기판(300) 상면이 노출될 때까지 상기 소자 분리막 상부를 평탄화함으로써, 제1 트렌치(305) 내부에 소자 분리막 패턴(320)을 형성할 수 있다. 상기 소자 분리막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.
기판(300)에서 소자 분리막 패턴(320)이 형성된 영역은 필드 영역으로 정의될 수 있고, 소자 분리막 패턴(320)이 형성되지 않은 영역은 액티브 영역으로 정의될 수 있다. 예시적인 실시예들에 있어서, 상기 액티브 영역은 복수 개의 고립된 형상으로 형성될 수 있으며, 각 액티브 영역은, 기판(300) 상면에 평행하되 상기 제1 및 제2 방향에 수직하거나 평행하지 않은 제3 방향으로 연장될 수 있다.
한편, 기판(300) 상부에 불순물을 도핑하여 불순물 영역들(도시되지 않음)을 형성할 수 있다. 상기 불순물 영역은 이후 형성되는 제1 게이트 구조물(360, 도 31 참조)과 함께 트랜지스터를 형성할 수 있으며, 이때 상기 불순물 영역은 상기 트랜지스터의 소스/드레인 영역으로 제공될 수 있다.
도 30 및 도 31을 참조하면, 제1 하드 마스크(310), 기판(300) 및 소자 분리막 패턴(320)을 부분적으로 식각하여 상기 제2 방향으로 연장되는 제2 트렌치들을 형성한다. 이때, 기판(300)과 소자 분리막 패턴(320) 사이의 식각 선택비에 따라, 상기 제2 트렌치들은 이들 영역에서 서로 다른 깊이로 형성될 수 있다. 예시적인 실시예들에 있어서, 기판(300)의 상기 각 액티브 영역들에는 2개의 상기 제2 트렌치들이 형성될 수 있다.
상기 제2 트렌치들이 형성된 기판(300)의 표면에 제1 게이트 절연막(330)을 형성한 후, 상기 각 제2 트렌치들의 하부 및 상부를 각각 채우는 제1 게이트 전극(340) 및 캐핑막 패턴(350)을 형성한다.
예시적인 실시예들에 있어서, 제1 게이트 절연막(330)은 열산화 공정 또는 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정을 통해 형성될 수 있으며, 이에 따라 제1 게이트 절연막(330)은 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.
제1 게이트 전극(340)은 상기 제2 트렌치들을 충분히 채우는 제1 게이트 전극막을 제1 게이트 절연막(330), 제1 하드 마스크(310) 및 소자 분리막 패턴(320) 상에 형성한 후, 상기 제1 게이트 전극막 상부를 CMP 공정 및/또는 에치 백 공정을 통해 제거함으로써, 상기 각 제2 트렌치들의 하부에 형성될 수 있다. 상기 제1 게이트 전극막은 예를 들어, 텅스텐, 티타늄, 탄탈륨 등과 같은 금속이나, 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물을 포함하도록 형성될 수 있다.
캐핑막 패턴(350)은 상기 제2 트렌치들을 충분히 채우는 캐핑막을 제1 게이트 전극(340), 제1 게이트 절연막(330), 제1 하드 마스크(310) 및 소자 분리막 패턴(320) 상에 형성한 후, 제1 하드 마스크(310) 및 소자 분리막 패턴(320)의 상면이 노출될 때까지 상기 캐핑막 상부를 평탄화함으로써, 상기 각 제2 트렌치들의 상부에 형성될 수 있다. 상기 캐핑막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다.
전술한 공정을 수행함으로써, 제1 게이트 절연막(330), 제1 게이트 전극(340) 및 캐핑막 패턴(350)을 포함하는 제1 게이트 구조물(360)이 상기 각 제2 트렌치들 내부에 형성될 수 있다. 예시적인 실시예들에 있어서, 제1 게이트 구조물(360)은 상기 제2 방향을 따라 연장될 수 있다.
도 32 및 도 33을 참조하면, 제1 하드 마스크(310), 소자 분리막 패턴(320) 및 캐핑막 패턴(350) 상에 제1 층간 절연막(370)을 형성한 후, 제1 층간 절연막(370) 및 제1 하드 마스크(310)를 부분적으로 식각하여, 기판(300)의 각 액티브 영역들을 노출시키는 제1 콘택 홀들(375)을 형성한다. 예시적인 실시예들에 있어서, 각 제1 콘택 홀들(375)은 각 액티브 영역들의 중앙부 상면을 노출시킬 수 있다. 한편, 제1 콘택 홀(375) 형성 공정 시, 캐핑막 패턴(350) 및 소자 분리막 패턴(320)의 일부가 함께 제거될 수도 있다.
이후, 각 제1 콘택 홀들(375)의 측벽 상에 제1 스페이서(380)를 형성한다. 제1 스페이서들(380)은 제1 콘택 홀들(375)의 측벽, 노출된 상기 액티브 영역 상면 및 제1 층간 절연막(370) 상면에 제1 스페이서막을 형성한 후, 이를 이방성 식각함으로써 형성될 수 있다. 상기 제1 스페이서막은 예를 들어, 실리콘 질화물과 같은 질화물을 사용하여 형성될 수 있다.
도 34 및 도 35를 참조하면, 각 제1 콘택 홀들(375)의 나머지 부분을 채우는 제1 콘택 플러그(412)를 노출된 상기 액티브 영역 및 제1 스페이서(380) 상에 형성한다. 이때, 제1 콘택 플러그(412)는 제1 금속막 패턴(402) 및 이를 둘러싸는 배리어막 패턴(392)을 포함할 수 있다.
제1 콘택 플러그들(412)은 기판(300)의 노출된 상기 액티브 영역들, 제1 스페이서들(380) 및 제1 층간 절연막(370) 상에 배리어막을 형성하고, 제1 콘택 홀들(375)의 나머지 부분을 충분히 채우는 제1 금속막을 형성한 후, 제1 층간 절연막(370) 상면이 노출될 때까지 상기 제1 금속막 및 상기 배리어막의 상부를 평탄화함으로써 형성할 수 있다. 상기 배리어막은 예를 들어, 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물 등과 같은 금속 질화물을 포함하도록 형성할 수 있으며, 상기 제1 금속막은 예를 들어, 텅스텐, 알루미늄, 구리 등과 같은 금속을 포함하도록 형성할 수 있다. 이와는 달리, 불순물이 도핑된 폴리실리콘을 사용하여 제1 콘택 홀들(375)을 채우는 제1 콘택 플러그들(412)을 형성할 수도 있다.
제1 콘택 플러그들(412)은 도 36 및 도 37을 참조하면, 제1 층간 절연막(370) 상에 제1 콘택 플러그들(412)에 접촉하는 제1 비트 라인(422) 및 제2 하드 마스크(432)를 순차적으로 형성한다.
제1 비트 라인(422) 및 제2 하드 마스크(432)는 제1 층간 절연막(370), 제1 콘택 플러그들(412) 및 제1 스페이서들(380) 상에 제2 금속막 및 제2 하드 마스크막을 순차적으로 형성한 후, 사진 식각 공정을 통해 상기 제2 하드 마스크막 및 상기 제2 금속막을 패터닝함으로써 형성될 수 있다. 예시적인 실시예들에 있어서, 각 제1 비트 라인(422) 및 제2 하드 마스크(432)는 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 상기 제2 금속막은 예를 들어, 텅스텐, 알루미늄, 구리 등과 같은 금속을 포함하도록 형성될 수 있으며, 상기 제2 하드 마스크막은 예를 들어 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다.
도 38 및 도 39를 참조하면, 각 제1 비트 라인(422) 및 제2 하드 마스크(432)의 측벽에 제2 스페이서(442)를 형성한다.
제2 스페이서들(442)은 제1 비트 라인들(422), 제2 하드 마스크들(432), 제1 콘택 플러그들(412) 및 제1 층간 절연막(370) 상에 제2 스페이서막을 형성한 후 이를 이방성 식각함으로써 형성될 수 있다. 상기 제2 스페이서막은 예를 들어, 실리콘 질화물과 같은 질화물을 포함하도록 형성될 수 있다. 예시적인 실시예들에 있어서, 제2 스페이서(442)는 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
제1 비트 라인(422), 제2 하드 마스크(432) 및 제2 스페이서(442)는 제1 비트 라인 구조물로 정의될 수 있다.
도 40 및 도 41을 참조하면, 상기 제1 비트 라인 구조물들을 커버하는 제2 층간 절연막(450)을 제1 층간 절연막(370) 상에 형성한 후, 제2 층간 절연막(450), 제1 층간 절연막(370) 및 제1 하드 마스크(310)를 부분적으로 식각함으로써, 기판(300)의 각 액티브 영역들 상면을 노출시키는 제2 콘택 홀들(455)을 형성할 수 있다. 제2 콘택 홀들(455) 형성 시, 소자 분리막 패턴(320) 일부도 함께 식각될 수 있다. 예시적인 실시예들에 있어서, 제2 콘택 홀들(455)은 상기 제1 비트 라인 구조물들 사이에서 상기 제1 방향을 따라 복수 개로 형성될 수 있다. 예시적인 실시예들에 있어서, 제2 콘택 홀들(455)은 상기 제1 비트 라인 구조물들에 자기 정렬(self-aligned)되도록 형성될 수 있으며, 각 액티브 영역들에는 2개의 제2 콘택 홀들(455)이 형성될 수 있다.
이후, 각 제2 콘택 홀들(455)의 하부를 채우는 제2 콘택 플러그(462)를 형성할 수 있다. 제2 콘택 플러그들(462)은 제2 콘택 홀들(455)을 충분히 채우는 제1 도전막을 노출된 상기 액티브 영역들, 상기 제1 비트 라인 구조물들 및 제2 층간 절연막(450) 상에 형성한 후, 상기 제1 도전막 상부를 제거함으로써 형성될 수 있다. 상기 제1 도전막은 예를 들어, 불순물이 도핑된 폴리실리콘을 포함하도록 형성될 수 있다.
한편, 제2 콘택 플러그들(462) 상면에 금속 실리사이드 패턴들(도시되지 않음)을 더 형성할 수 있으며, 이에 따라 제2 콘택 플러그들(462)과 후속하여 형성되는 랜딩 패드들(472, 도 44, 45 참조) 사이의 저항을 낮출 수 있다.
도 42를 참조하면, 제2 콘택 홀들(455)의 나머지 부분을 충분히 채우는 제2 도전막(470)을 제2 콘택 플러그들(462), 상기 제1 비트 라인 구조물들 및 제2 층간 절연막(450) 상에 형성한다. 제2 도전막(470)은 예를 들어, 텅스텐, 알루미늄, 구리 등과 같은 금속을 포함하도록 형성될 수 있다.
이와는 달리, 제2 콘택 홀들(455)의 나머지 부분을 충분히 채우는 제3 도전막(도시되지 않음)을 제2 콘택 플러그들(462), 상기 제1 비트 라인 구조물들 및 제2 층간 절연막(450) 상에 형성하고, 상기 제1 비트 라인 구조물들 및 제2 층간 절연막(450) 상면이 노출될 때까지 상기 제3 도전막 상부를 평탄화하여 별도의 콘택 플러그를 형성한 후, 상기 콘택 플러그, 상기 제1 비트 라인 구조물들 및 제2 층간 절연막(450) 상에 패드막 역할을 수행하는 제4 도전막(도시되지 않음)을 형성할 수도 있다. 이하에서는 콘택 플러그 및 패드막 기능을 함께 수행하는 제2 도전막(470)을 형성하는 경우에 대해서만 설명하기로 한다.
도 43을 참조하면, 도 1 내지 도 23을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행한다. 즉, 상기 제1 방향을 따라 물결 형상으로 연장되는 제1 포토레지스트 패턴(160) 및 상기 제2 방향을 따라 직선적으로 연장되는 제2 포토레지스트 패턴(250)을 각각 사용하는 더블 패터닝 공정을 두 번 수행하여 제2 도전막(470) 상부를 패터닝할 수 있다.
이에 따라, 도 44 및 도 45를 참조하면, 도 24에 도시된 패드들(102) 형상의 상부를 갖는 랜딩 패드들(472)이 형성될 수 있다. 이때, 각 랜딩 패드들(472)의 하부는 제2 콘택 플러그들(462) 상면에 각각 접촉할 수 있다.
도 46을 참조하면, 각 랜딩 패드들(472)에 접촉하는 커패시터들(530)을 형성하여 상기 반도체 장치를 완성할 수 있다.
즉, 랜딩 패드들(472)을 커버하는 제3 층간 절연막(480)을 상기 제1 비트 라인 구조물들 및 제2 층간 절연막(450) 상에 형성한 후, 랜딩 패드들(472)의 상면이 노출될 때까지 제3 층간 절연막(480) 상부를 평탄화한다. 이후, 제3 층간 절연막(480) 및 랜딩 패드들(472) 상에 식각 저지막(490) 및 몰드막(도시되지 않음)을 순차적으로 형성하고, 이들을 부분적으로 식각하여 각 랜딩 패드들(472) 상면을 노출시키는 제3 콘택 홀들(도시되지 않음)을 형성할 수 있다. 이때, 제3 층간 절연막(480) 상면 일부도 함께 노출될 수 있다. 예시적인 실시예들에 있어서, 상기 제3 콘택 홀들은 벌집 구조로 형성될 수 있다. 즉, 상기 각 제3 콘택 홀들은 상면에서 보았을 때, 정육각형의 꼭짓점 및 중심에 대응하는 위치에 각각 형성될 수 있다.
상기 제3 콘택 홀들의 측벽, 노출된 랜딩 패드들(472)의 상면, 노출된 제3 층간 절연막(480)의 상면 및 상기 몰드막 상에 하부 전극막을 형성하고, 상기 제3 콘택 홀의 나머지 부분을 충분히 채우는 희생막(도시되지 않음)을 상기 하부 전극막 상에 형성한 후, 상기 희생막 및 상기 하부 전극막의 상부를 평탄화함으로써 상기 하부 전극막을 노드 분리할 수 있다. 이후, 상기 희생막 및 상기 몰드막은 제거될 수 있다. 이에 따라, 상기 각 제3 콘택 홀들의 측벽 및 상기 노출된 랜딩 패드들(472) 상면 및 상기 노출된 제3 층간 절연막(480) 상면에는 실린더형(cylindrical) 하부 전극(500)이 형성될 수 있으며, 상기 제3 콘택 홀들의 배열에 따라 하부 전극들(500) 역시 벌집 구조로 배열될 수 있다. 이와는 달리, 상기 제3 콘택 홀들 전부를 채우는 필라형(pillar) 하부 전극이 형성될 수도 있으며, 이 경우에는 상기 제3 콘택 홀 전부를 매립하도록 상기 하부 전극막을 형성하며, 상기 희생막은 사용되지 않을 수 있다. 이하에서는 상기 실린더형 하부 전극(500)에 대해서만 설명하기로 한다.
이후, 하부 전극들(500) 및 식각 저지막(490) 상에 유전막(510)을 형성하고, 유전막(510) 상에 상부 전극(520)을 형성함으로써, 하부 전극(500), 유전막(510) 및 상부 전극(520)을 각각 포함하는 커패시터들(530)을 형성할 수 있다. 하부 및 상부 전극들(500, 520)은 불순물이 도핑된 폴리실리콘, 금속, 금속 질화물 등을 포함하도록 형성될 수 있으며, 유전막(510)은 금속 산화물, 실리콘 산화물 등을 포함하도록 형성될 수 있다.
도 47은 도 46에 도시된 반도체 장치에서, 제2 콘택 플러그들(462), 랜딩 패드들(472) 및 하부 전극들(500) 사이의 위치 관계를 설명하기 위한 평면도이다. 도 47에는 랜딩 패드들(472)의 상부 형상만이 도시되어 있다.
도 47을 참조하면, 상기 제1 비트 라인 구조물들의 제2 스페이서들(442) 사이에 상기 제1 방향을 따라 제2 콘택 플러그들(462)이 일정한 간격으로 배열되며, 각 제2 콘택 플러그들(462) 상면에 접촉하도록 랜딩 패드들(472)이 형성된다. 이때, 랜딩 패드들(472)은 상기 제1 방향을 따라 배열되면서 상기 제2 방향으로 일정한 폭으로 진동하는 물결 형상을 갖는다. 즉, 랜딩 패드들(472)은 상기 제1 방향을 따라 지그재그 형상으로 배열될 수 있다. 이에 따라, 상면에서 보았을 때, 각 랜딩 패드들(472)의 제2 중심(C2)은 대응하는 각 제2 콘택 플러그들(462)의 제1 중심(C1)과 일치하지는 않으며, 제1 중심(C1)과 제2 중심(C2) 사이에는 제1 거리(D1)만큼 차이가 나게 된다.
한편, 하부 전극들(500)은 최대 용량 확보를 위한 공간 활용 및 상호간의 간섭 측면 등을 고려하여 벌집 구조로 배열될 수 있다. 즉, 하부 전극들(500)은 정육각형의 꼭짓점 및 중심에 대응하는 위치에 배열될 수 있다. 이에 따라, 상면에서 보았을 때, 하부 전극들(500)의 위치는 그 아래의 제2 콘택 플러그들(462)의 위치와는 차이가 나게 된다. 이에, 제2 콘택 플러그들(462)과 하부 전극들(500) 사이의 원활한 전기적 연결을 위해 랜딩 패드들(472)이 형성될 수 있으며, 예시적인 실시예들에 있어서, 각 랜딩 패드들(472)의 제2 중심(C2)은 제2 콘택 플러그(462)의 제1 중심(C1)과 하부 전극(500)의 제3 중심(C3) 사이에 위치할 수 있다.
만약 랜딩 패드들(472)이 하부 전극들(500)과 같이 벌집 구조로 형성되어, 각 랜딩 패드들(472)의 제2 중심(C2)이 대응하는 하부 전극(500)의 제3 중심(C3)과 일치하도록 형성된다면, 대응하는 하부의 제2 콘택 플러그(462)와의 전기적 연결 측면에서 불리할 수 있으며, 이에 따라 높은 저항을 가질 수 있다. 하지만, 예시적인 실시예들에 따르면, 각 랜딩 패드들(472)의 제2 중심(C2)은 하부 전극(500)의 제3 중심(C3)과 제2 콘택 플러그(462)의 제1 중심(C1) 사이에 위치하므로, 상대적으로 제2 콘택 플러그(462)와의 저항을 낮출 수 있다.
이와는 달리, 각 랜딩 패드들(472)의 제2 중심(C2)이 제2 콘택 플러그(462)의 제1 중심(C1)과 일치하도록 형성된다면, 대응하는 상부의 하부 전극(500)과의 전기적 연결 측면에서 불리할 수 있으며, 이에 따라 높은 저항을 가질 수 있다. 하지만, 예시적인 실시예들에 따르면, 각 랜딩 패드들(472)의 제2 중심(C2)은 하부 전극(500)의 제3 중심(C3)과 제2 콘택 플러그(462)의 제1 중심(C1) 사이에 위치하므로, 상대적으로 하부 전극(500)과의 저항을 낮출 수 있다.
즉, 랜딩 패드(472)의 제2 중심(C2)과 제2 콘택 플러그(462)의 제1 중심(C1) 사이의 제1 거리(D1)와, 랜딩 패드(472)의 제2 중심(C2)과 하부 전극(500)의 제3 중심(C3) 사이의 제2 거리(D2)에 따라, 이들 사이의 저항이 달라질 수 있다. 그런데 예시적인 실시예들에 따르면, 제1 포토레지스트 패턴(160)의 진동 폭을 조절함으로써 랜딩 패드들(472)이 배열되는 위치를 조정할 수 있으며, 이에 따라 제1 및 제2 거리들(D1, D2)을 용이하게 조절할 수 있다. 따라서 예시적인 실시예들에 따르면, 제2 콘택 플러그들(462), 랜딩 패드들(472) 및 하부 전극들(500) 사이의 상대적인 위치를 조정함으로써, 이들 사이의 저항을 조절할 수 있다.
도 48은 다른 실시예에 따른 반도체 장치에서, 제2 콘택 플러그들(462), 랜딩 패드들(472) 및 하부 전극들(500) 사이의 위치 관계를 설명하기 위한 평면도이고, 도 49는 상기 반도체 장치의 단면도이다.
도 48 및 도 49를 참조하면, 각 랜딩 패드들(472)의 제2 중심(C2)과 대응하는 하부의 제2 콘택 플러그(462)의 제1 중심(C1) 사이의 제3 거리(D3)가 도 47에 도시된 반도체 장치에서의 제1 거리(D1)보다 작으며, 이에 따라 각 랜딩 패드들(472)의 제2 중심(C2)과 대응하는 상부의 하부 전극(500)의 제3 중심(C3) 사이의 제4 거리(D4)가 도 47에 도시된 반도체 장치에서의 제2 거리(D2)보다 크다. 이에 따라, 랜딩 패드들(472), 제2 콘택 플러그(462) 및 하부 전극(500) 사이의 저항이 도 47의 반도체 장치와는 달라질 수 있다.
한편, 전술한 바와 같이, 예시적인 실시예에 따르면, 두 번의 DPT 공정만을 수행하여 원하는 랜딩 패드 어레이의 레이아웃을 구현할 수 있다.
본 발명의 개념은 각종 패드, 마스크, 배선 등의 패턴 구조물을 갖는 다양한 반도체 장치에 널리 사용될 수 있다. 전술한 바와 같이, 수평 채널을 갖는 트랜지스터를 포함하는 디램 장치에서는, 셀 영역의 커패시터 랜딩 패드나 주변회로 영역의 비트 라인 형성에 사용될 수 있으며, 수직 채널 트랜지스터(Vertical Channel Transistor: VCT)를 포함하는 디램 장치에서는, 액티브 패턴들을 형성하는 데에도 사용될 수 있다. 즉, 기판 상에 마스크막을 형성한 후, 도 1 내지 도 26을 참조로 설명한 패드 형성 방법을 통해 상기 마스크막을 패터닝하여 복수 개의 마스크들을 형성할 수 있으며, 이를 식각 마스크로 사용하여 상기 기판 상부를 식각함으로써 돌출된 형상의 액티브 패턴들을 형성할 수 있다.
100: 식각 대상막
110, 120, 140, 150, 210, 230, 240: 제1, 제2, 제3, 제4, 제5, 제6, 제7막
112, 122, 142, 152, 212, 232: 제1, 제2, 제3, 제4, 제5, 제6 막 패턴
123: 제13 막 패턴
130, 170, 220, 260: 제1, 제2, 제3, 제4 마스크막
160, 250, 165: 제1, 제2, 제3 포토레지스트 패턴
172, 262, 174, 263, 133: 제1, 제2, 제3, 제4, 제5 마스크
180, 270: 제2, 제4 패턴 200, 280: 제1, 제2 평탄화막
202, 203, 283: 제1, 제2, 제3 평탄화막 패턴
242, 233, 243, 213, 293, 113: 제7, 제8, 제9, 제10, 제11, 제12 막 패턴
255, 295: 제4, 제5 포토레지스트 패턴 300, 700: 기판
310, 432, 820: 제1, 제2, 제3 하드 마스크
320, 710: 소자 분리막 패턴
330, 720: 제1, 제2 게이트 절연막
340, 730: 제1, 제2 게이트 전극
370, 450, 480: 제1, 제2, 제3 층간 절연막
375, 455: 제1, 제2 콘택 홀
412, 462: 제1, 제2 콘택 플러그
470: 제2 도전막 500, 880: 하부 전극
520, 900: 상부 전극 740: 게이트 마스크
770, 790, 840, 860: 제1, 제2, 제3, 제4 층간 절연막
782, 784, 800: 제1, 제2, 제3 콘택 플러그

Claims (22)

  1. 패드막 상에 제1 마스크막 형성;
    상기 제1 마스크막 상에 각각이 제1 방향으로 연장되고 상기 제1 방향에 수직한 제2 방향을 따라 복수 개로 배열되는 제1 패턴들 형성;
    상기 제1 패턴들 및 상기 제1 마스크막 상에 제2 마스크막 형성;
    상기 제1 패턴들 사이의 상기 제2 마스크막 상에 제2 패턴들 형성;
    상기 제1 및 제2 패턴들을 식각 마스크로 사용하여 상기 제2 및 제1 마스크막들을 순차적으로 식각함으로써 제1 마스크들 형성;
    상기 제1 마스크들을 충분히 커버하는 평탄화막을 상기 패드막 상에 형성;
    상기 평탄화막 상에 제3 마스크막 형성;
    상기 제3 마스크막 상에 각각이 상기 제2 방향으로 연장되고 상기 제1 방향을 따라 복수 개로 배열되는 제3 패턴들 형성;
    상기 제3 패턴들 및 상기 제3 마스크막 상에 제4 마스크막 형성;
    상기 제3 패턴들 사이의 상기 제4 마스크막 상에 제4 패턴들 형성;
    상기 제3 및 제4 패턴들을 식각 마스크로 사용하여 상기 제4 및 제3 마스크막들을 순차적으로 식각함으로써 제2 마스크들 형성;
    상기 제2 마스크들을 식각 마스크로 사용하여 상기 평탄화막 및 상기 제1 마스크들을 식각함으로써 각각 평탄화막 패턴 및 제3 마스크들 형성; 및
    상기 제3 마스크들을 식각 마스크로 사용하여 상기 패드막 패터닝을 포함하는 패드 형성 방법.
  2. 제1항에 있어서, 상기 각 제1 패턴들은 상기 제1 방향을 따라 물결 모양(wavy type)으로 연장되는 것을 특징으로 하는 패드 형성 방법.
  3. 제2항에 있어서, 상기 제2 패턴들은 상기 제1 패턴들과 동일한 형상을 갖도록 형성되는 것을 특징으로 하는 패드 형성 방법.
  4. 제2항에 있어서, 상기 각 제3 패턴들은 상기 제2 방향을 따라 직선적으로(linearly) 연장되는 것을 특징으로 하는 패드 형성 방법.
  5. 제4항에 있어서, 상기 제4 패턴들은 상기 제3 패턴들과 동일한 형상을 갖는 것을 특징으로 하는 패드 형성 방법.
  6. 제1항에 있어서, 상기 제1 및 제2 패턴들은 서로 동일한 물질을 포함하도록 형성되고, 상기 제3 및 제4 패턴들은 서로 동일한 물질을 포함하도록 형성되는 것을 특징으로 하는 패드 형성 방법.
  7. 제6항에 있어서, 상기 평탄화막은 상기 제1 및 제2 패턴들과 동일한 물질을 포함하도록 형성되는 것을 특징으로 하는 패드 형성 방법.
  8. 제1항에 있어서, 상기 제1 및 제2 마스크막들은 서로 동일한 물질을 포함하도록 형성되고, 상기 제3 및 제4 마스크막들은 서로 동일한 물질을 포함하도록 형성되어, 상기 제1 및 제2 마스크들은 각각 단일층으로 구성되는 것을 특징으로 하는 패드 형성 방법.
  9. 제1항에 있어서, 상기 제1 마스크들 형성 이후에, 상기 제1 및 제2 패턴들 제거를 더 포함하고,
    상기 제2 마스크들 형성 이후에, 상기 제3 및 제4 패턴들 제거를 더 포함하는 것을 특징으로 하는 패드 형성 방법.
  10. 기판 상에 제2 방향을 따라 배열된 복수 개의 제1 도전성 패드들을 각각 포함하며, 상기 제2 방향에 수직한 제1 방향을 따라 배열된 복수 개의 제1 도전성 패드 열들(first conductive pad columns);
    상기 기판 상에 상기 제2 방향을 따라 배열된 복수 개의 제2 도전성 패드들을 각각 포함하며, 상기 제1 도전성 패드 열들 사이에 각각 배열된 복수 개의 제2 도전성 패드 열들(second conductive pad columns)을 구비하며,
    상기 각 제1 도전성 패드들은 상기 제2 방향에 평행한 직선의 제1 및 제2 변들과, 상기 제2 방향으로 오목한 나머지 제3 및 제4 변들을 가지며,
    상기 각 제2 도전성 패드들은 상기 제2 방향에 평행한 직선의 제1 및 제2 변들과, 상기 제2 방향으로 볼록한 나머지 제3 및 제4 변들을 갖는 것을 특징으로 하는 도전성 패드 어레이(conductive pad array).
  11. 제10항에 있어서, 상기 각 제1 도전성 패드의 제3 변은 서로 둔각을 이루는 두 개의 직선으로 구성되고, 이에 대응하는 상기 각 제1 도전성 패드의 제4 변은 상기 제3 변에 평행하며,
    상기 각 제2 도전성 패드의 제3 변은 서로 둔각을 이루는 두 개의 직선으로 구성되고, 이에 대응하는 상기 각 제2 도전성 패드의 제4 변은 상기 제3 변에 평행한 것을 특징으로 하는 도전성 패드 어레이.
  12. 제10항에 있어서, 상기 각 제1 도전성 패드의 제3 변은 상기 제2 방향으로 오목한 곡선이고, 이에 대응하는 상기 각 제1 도전성 패드의 제4 변은 상기 제3 변에 평행하며,
    상기 각 제2 도전성 패드의 제3 변은 상기 제2 방향으로 볼록한 곡선이고, 이에 대응하는 상기 각 제2 도전성 패드의 제4 변은 상기 제3 변에 평행한 것을 특징으로 하는 도전성 패드 어레이.
  13. 제10항에 있어서, 상기 제1 방향으로 서로 인접하는 두 개의 상기 제1 및 제2 도전성 패드들은 서로 점대칭 형상을 갖는 것을 특징으로 하는 도전성 패드 어레이.
  14. 제10항에 있어서, 상기 제1 방향을 따라 서로 인접하도록 배열된 상기 제1 및 제2 도전성 패드들은 물결 형상(wavy type)으로 배열된 것을 특징으로 하는 도전성 패드 어레이.
  15. 기판 상에 제2 방향을 따라 배열된 복수 개의 제1 도전성 패드들을 각각 포함하며, 상기 제2 방향에 수직한 제1 방향을 따라 배열된 복수 개의 제1 도전성 패드 열들(first conductive pad columns);
    상기 기판 상에 상기 제2 방향을 따라 배열된 복수 개의 제2 도전성 패드들을 각각 포함하며, 상기 제1 도전성 패드 열들 사이에 각각 배열된 복수 개의 제2 도전성 패드 열들(second conductive pad columns)을 구비하며,
    상기 제1 방향을 따라 서로 인접하는 상기 제1 및 제2 도전성 패드들의 각 중심들을 이은 중심선이 상기 제1 방향과 이루는 각도의 절대값은 0도 이상 30도 미만인 것을 특징으로 하는 도전성 패드 어레이(conductive pad array).
  16. 제15항에 있어서, 상기 중심선이 상기 제1 방향에 대해 이루는 각도는 양의 값과 음의 값을 교대로 갖는 것을 특징으로 하는 도전성 패드 어레이.
  17. 제15항에 있어서, 상기 제1 방향을 따라 서로 인접하는 상기 제1 및제2 도전성 패드들은 지그재그 형상으로 배열된 것을 특징으로 하는 도전성 패드 어레이.
  18. 기판 상에 각각이 제1 방향으로 연장되며 상기 제1 방향에 수직한 제2 방향으로 배열되는 복수 개의 비트 라인 구조물들 형성;
    상기 비트 라인 구조물들 사이에 상기 제1 방향으로 배열되어 각각이 상기 기판 상면에 접촉하는 복수 개의 제1 콘택 플러그들 형성;
    상기 제1 콘택 플러그들 및 상기 비트 라인 구조물들 상에 랜딩 패드막 형성;
    상기 랜딩 패드막 상에 각각이 상기 제1 방향을 따라 물결 모양으로 연장되고 상기 제2 방향을 따라 배열되는 복수 개의 제1 마스크들 형성;
    상기 제1 마스크들 상에 각각이 상기 제2 방향으로 연장되고 상기 제1 방향을 따라 복수 개로 배열되는 제2 마스크들 형성;
    상기 제2 마스크들을 식각 마스크로 사용하여 상기 제1 마스크들을 식각함으로써 제3 마스크들 형성;
    상기 제3 마스크들을 식각 마스크로 사용하여 상기 랜딩 패드막을 패터닝함으로써 상기 제1 콘택 플러그들에 각각 접촉하는 복수 개의 랜딩 패드들 형성; 및
    상기 랜딩 패드들에 각각 접촉하는 복수 개의 커패시터들 형성을 포함하는 반도체 장치 제조 방법.
  19. 제18항에 있어서, 상기 비트 라인 구조물들 형성은,
    상기 기판 상면에 각각 접촉하는 제2 콘택 플러그들 형성;
    각각이 상기 제2 콘택 플러그들에 전기적으로 연결되며 상기 제1 방향으로 연장되는 복수 개의 비트 라인들 형성;
    상기 각 비트 라인들 상에 하드 마스크 형성; 및
    상기 각 비트 라인들 및 하드 마스크들 측벽에 비트 라인 스페이서 형성을 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  20. 기판 상에 각각이 제1 방향으로 연장되며 상기 제1 방향에 수직한 제2 방향으로 배열되는 복수 개의 비트 라인 구조물들;
    상기 비트 라인 구조물들 사이에 상기 제1 방향으로 배열되어 각각이 상기 기판 상면에 접촉하는 복수 개의 콘택 플러그들;
    상기 콘택 플러그들에 각각 접촉하는 복수 개의 랜딩 패드들을 포함하는 랜딩 패드 어레이; 및
    상기 랜딩 패드들에 각각 접촉하는 복수 개의 커패시터들을 포함하며,
    상기 랜딩 패드 어레이는,
    상기 기판 상에 상기 제2 방향을 따라 배열된 복수 개의 제1 랜딩 패드들을 각각 포함하며, 상기 제1 방향을 따라 배열된 복수 개의 제1 랜딩 패드 열들;
    상기 기판 상에 상기 제2 방향을 따라 배열된 복수 개의 제2 랜딩 패드들을 각각 포함하며, 상기 제1 랜딩 패드 열들 사이에 각각 배열된 복수 개의 제2 랜딩 패드 열들을 구비하고,
    상기 각 제1 랜딩 패드들은 상기 제2 방향에 평행한 직선의 제1 및 제2 변들과, 상기 제2 방향으로 오목한 나머지 제3 및 제4 변들을 가지며,
    상기 각 제2 랜딩 패드들은 상기 제2 방향에 평행한 직선의 제1 및 제2 변들과, 상기 제2 방향으로 볼록한 나머지 제3 및 제4 변들을 갖는 것을 특징으로 하는 반도체 장치.
  21. 제20항에 있어서, 상기 각 커패시터는,
    상기 각 랜딩 패드에 접촉하는 하부 전극;
    상기 하부 전극 상의 유전막; 및
    상기 유전막 상의 상부 전극을 포함하며,
    상면에서 보았을 때, 상기 하부 전극에 접촉하는 상기 랜딩 패드의 중심은 상기 하부 전극의 중심과 상기 하부 전극에 전기적으로 연결되는 상기 콘택 플러그의 중심 사이에 위치하는 것을 특징으로 하는 반도체 장치.
  22. 제20항에 있어서, 상기 각 커패시터는,
    상기 각 랜딩 패드에 접촉하는 하부 전극;
    상기 하부 전극 상의 유전막; 및
    상기 유전막 상의 상부 전극을 포함하며,
    상기 하부 전극들은 벌집 구조로 배열되고, 상기 제1 방향을 따라 서로 인접하도록 배열된 상기 제1 및 제2 랜딩 패드들은 물결 형상으로 배열된 것을 특징으로 하는 반도체 장치.
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