KR101095076B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

본 발명은 고집적 반도체 장치를 형성하기 위해 이중 패터닝 공정을 이용하는 제조 방법에 있어서 두 번의 노광 공정으로 인해 발생하는 경계 패턴이 불량을 방지하여 누설전류의 증가 혹은 누전 등을 방지하고 생산성을 높일 수 있는 반도체 장치의 제조 방법을 제공한다. 본 발명에 따른 반도체 장치의 제조 방법은 피식각층 상에 하드마스크막을 형성하는 단계, 하드마스크막 상에 제 1 라인 패턴 및 제 1 라인 패턴과 교차하는 제 2 라인 패턴을 형성하는 단계, 제 2 라인 패턴 사이에 노출된 제 1 라인 패턴에 이온주입을 수행하는 단계, 이온주입된 영역을 제외한 제 1 라인 패턴을 제거하는 단계, 제 1 라인 패턴 중 이온주입된 영역과 제 2 라인 패턴을 식각마스크로 하여 하드마스크막을 패터닝하는 단계, 및 패터닝된 상기 하드마스크막으로 상기 피식각층을 식각하는 단계를 포함한다.

Description

반도체 장치의 제조 방법{METHOD OF FABRICATING SEMICONDUCTOR APPARATUS}
본 발명은 고집적 반도체 장치의 제조방법에 관한 것으로, 특히 고집적 반도체 기억 장치를 제조함에 있어 불량을 줄이고, 제조된 고집적 반도체 기억 장치의 동작 특성을 향상시키는 방법에 관한 것이다.
일반적으로, 반도체는 전기전도도에 따른 물질의 분류 가운데 하나로 도체와 부도체의 중간영역에 속하는 물질로서, 순수한 상태에서는 부도체와 비슷하지만 불순물의 첨가나 기타 조작에 의해 전기전도도가 늘어나는 성질을 가진다. 이러한 반도체는 불순물을 첨가하고 도체를 연결하여 트랜지스터 등의 반도체 소자를 생성하는 데 사용되며, 반도체 소자를 사용하여 만들어진 여러 가지 기능을 가지는 장치를 반도체 장치라 한다. 이러한 반도체 장치의 대표적인 예로는 반도체 기억 장치를 들 수 있다.
반도체 기억 장치는 캐패시터 및 트랜지스터로 구성된 단위셀을 다수 포함하고 있으며, 이중 캐패시터는 데이터를 임시 저장하기 위해 사용되고 트랜지스터는 환경에 따라 전기전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트 라인과 캐패시터간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source), 및 드레인(drain)의 세 영역으로 구성되어 있으며, 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어지는데 바로 이 채널이 반도체의 성질을 이용한 것이다.
통상적인 트랜지스터를 반도체 기판에 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해왔다. 반도체 기억 장치의 데이터 저장용량이 증가하고 집적도는 높아지면서 각각의 단위셀의 크기는 점점 작게 제조되도록 요구되고 있다. 즉, 단위셀에 포함된 캐패시터와 트랜지스터의 디자인 규칙(Design Rule)이 감소하였다.
디자인 규칙은 기존의 노광 공정을 진행하던 장치가 패터닝할 수 있는 한계를 넘어 감소하였고, 장치의 한계를 극복하기 위한 방법 중 하나로 이중 패터닝(Double Patterning Technology, DPT) 공정이 제안되었다. 이중 패터닝 공정은 두번의 서로 다른 노광공정을 진행하되, 각각의 공정에서 형성된 패턴을 중첩시켜 더욱 조밀한 패턴을 형성하기 위한 방법이다. 즉, 반도체 기판 상에 하나의 마스크로 정의하여 형성하던 패턴을 두 개의 마스크를 중첩(overlap)하여 패턴을 형성함으로써, 한번의 노광공정으로 얻을 수 있는 해상력의 한계를 극복하고 패턴의 원하는 CD(Critical Dimension)를 확보하려는 것이다.
도 1은 일반적인 반도체 장치의 제조 방법 중 메쉬 이중 패터닝 공법을 설명하기 위한 사진도이다.
도시된 바와 같이, 좌측에 도시된 두 사진은 세로 방향의 라인 패턴(110)과 가로 방향의 라인 패턴(120)을 설명하고 있고, 두 라인 패턴(110, 120)을 오버랩시키면 우측에 도시된 콘택홀 패턴(130)을 형성할 수 있다. 이렇게 반도체 기판 상에 가로 방향의 패턴과 세로 방향의 패턴을 오버랩시켜 미세 패턴을 형성하는 방법을 통상적으로 메쉬(mesh) 이중 패터닝 공법(DPT)이라고 한다.
도 2는 일반적인 반도체 장치의 콘택홀 형성방법을 설명하는 평면도이다.
도시된 바와 같이, 반도체 기판 상에 형성되는 미세 패턴인 콘택홀은 정렬된 형태에 따라 두 가지로 나눌 수 있다. 먼저, 좌측에 설명된 형태는 어레이형(array type)을 설명한 것으로, 다수의 콘택홀 패턴이 행 및 열 방향으로 배열되어 있는 것이 특징이다. 이러한 어레이형으로 형성된 다수의 콘택홀 패턴은 8F2의 크기를 가지는 단위셀로 구성된 반도체 기억 장치에서 찾아볼 수 있다. 한편, 우측에 설명된 형태는 스테거형(staggered type)을 설명한 것으로, 다수의 콘택홀 패턴이 행방향으로 정렬된 다수의 콘택홀 패턴들이 열방향으로는 지그재그(zigzag) 형태로 엊갈려 배열되는 것이 특징이다. 스테거형으로 형성된 다수의 콘택홀 패턴은 6F2의 크기를 가지는 단위셀로 구성된 반도체 기억 장치에 사용된다.
도 1에서 설명한 메쉬 이중 패터닝 공법은 다수의 콘택홀 패턴을 어레이형으로 형성할 수 있지만, 스테거형으로 형성하는 것은 불가능하다. 이러한 메쉬 이중 패터닝 공법의 단점을 극복하기 위해, 최근 제안되는 것이 기둥 형태의 패턴을 응용한 필라 스페이스 패터닝 공법(Pillar Space Patterning Technology, 이하 '필라 SPT 공법'이라 한다.)이다.
도 3a 내지 3f는 일반적인 반도체 장치의 콘택홀 형성을 위한 필라 SPT 공법을 설명하기 위한 입체도, 평면도 및 사진도이다. 도 3a 내지 3f의 각 도면에 (a)는 입체도, (b)는 평면도, (c)는 사진도이다.
도 3a를 참조하면, 반도체 기판(302)의 상부에 피식각층(304)을 형성한다. 피식각층(304)의 상부에는 하드마스크막(306)을 증착하고, 하드마스크막(306) 상에는 반사방지막(308) 및 감광막(310)을 순차적으로 증착한다. 이후, 기둥 형태를 정의한 마스크를 사용하여 노광공정을 수행하여 감광막(310)을 다수의 기둥 패턴으로 패터닝하고 노출된 반사방지막(308)을 제거한다. 그 결과, 하드마스크막(306) 상에 감광막(310)과 반사방지막(308)으로 구성된 다수의 기둥 패턴(312)이 형성된다.
도 3b를 참조하면, 다수의 기둥 패턴(312) 및 하드마스크막(306) 상에 스페이서 절연막(314)을 증착한다.
도 3c를 참조하면, 다수의 기둥 패턴(312) 및 하드마스크막(306) 상에 증착된 스페이서 절연막(314)을 에치백(etch-back) 공정을 수행하여 제거함으로써, 다수의 기둥 패턴(312)의 측벽에 스페이서(316)만 남도록 한다.
도 3d를 참조하면, 스페이서(316)에 의해 둘러싸인 기둥 패턴(312)을 제거하여 하드마스크막(306) 상에 스페이서(316)만 남도록 한다. 이후, 스페이서(316)을 식각마스크로 사용하여 노출된 하드마스크막(306)을 패터닝함으로써, 하드마스크 패턴(318)을 형성하고 하드마스크 패턴(318) 하부에 피식각층(304)을 노출시킨다. 이후, 남아있는 스페이서(316)를 제거한다.
도 3e를 참조하면, 하드마스크 패턴(318)을 식각마스크로 하여 노출된 피식각층(304)을 식각하여 콘택홀 패턴(320)을 형성한다.
도 3f를 참조하면, 남아있는 하드마스크 패턴(318)을 제거하여, 피식각층(304)에 형성된 다수의 콘택홀 패턴(320)을 완성한다.
전술한 바와 같이, 도 3a 내지 3f에서 설명한 필라 SPT 공법은 메쉬 이중 패터닝 공법으로 형성할 수 없는 스테거형으로 배열된 다수의 콘택홀 패턴(320)을 형성할 수 있다. 하지만, 도 3f에 도시된 바와 같이, 다수의 콘택홀 패턴(320)의 크기(Critical Dimension, CD)가 일정하지 않고 차이가 크다는 문제점이 있다. 구체적으로, 기둥 패턴이 형성되어 있던 위치에 생성된 콘택홀 패턴과 이웃한 스페이서 사이에서 생성된 콘택홀 패턴의 크기가 상이하다. 콘택홀 패턴의 크기가 일정하지 않을 경우, 콘택홀 패턴에 형성되는 캐패시터 또는 콘택 등의 반도체 장치 내 구성요소들이 서로 다른 전기적 특성을 가지게 되어 반도체 장치의 동작 안정성이 떨어진다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 고집적 반도체 장치 내 미세 패턴을 형성하기 위해 사용되는 메쉬 이중 패터닝 공법과 필라 SPT 공법의 단점을 극복하여 어레이형 또는 스테거형으로 배열된 다수의 미세 패턴을 균일한 크기를 가지도록 형성할 수 있도록 하여 반도체 장치의 동작 안정성을 높일 수 있는 반도체 장치의 제조 방법을 제공한다.
본 발명은 피식각층 상에 하드마스크막을 형성하는 단계; 상기 하드마스크막 상에 제 1 라인 패턴 및 상기 제 1 라인 패턴과 교차하는 제 2 라인 패턴을 형성하는 단계; 상기 제 2 라인 패턴 사이에 노출된 상기 제 1 라인 패턴에 이온주입을 수행하는 단계; 상기 이온주입된 영역을 제외한 상기 제 1 라인 패턴을 제거하는 단계; 상기 제 1 라인 패턴 중 상기 이온주입된 영역과 제 2 라인 패턴을 식각마스크로 하여 상기 하드마스크막을 패터닝하는 단계; 및 패터닝된 상기 하드마스크막으로 상기 피식각층을 식각하는 단계를 포함하는 반도체 장치의 제조 방법을 제공한다.
바람직하게는, 상기 하드마스크막 상에 제 1 라인 패턴 및 상기 제 1 라인 패턴과 교차하는 제 2 라인 패턴을 형성하는 단계는 상기 하드마스크막 상에 폴리막을 증착하는 단계; 상기 폴리막을 식각하여 상기 제 1 라인 패턴을 형성하는 단계; 상기 제 1 라인 패턴 상에 절연막을 증착하는 단계; 및 상기 절연막을 패터닝하여 제 2 라인 패턴을 형성하는 단계를 포함한다.
바람직하게는, 상기 제 1 라인 패턴 및 상기 제 2 라인 패턴은 서로 다른 두 번의 노광공정을 통해 형성되는 것을 특징으로 한다.
바람직하게는, 상기 이온주입으로 인해 상기 폴리막이 순수 폴리영역과 도핑된 폴리영역으로 구분되어 서로 다른 식각 선택비를 가지는 것을 특징으로 한다.
바람직하게는, 상기 제 1 라인 패턴과 상기 제 2 라인 패턴 사이에 단차가 발생하는 것을 특징으로 한다.
바람직하게는, 상기 이온주입된 영역을 제외한 상기 제 1 라인 패턴을 제거하는 단계는 상기 제 1 라인 패턴 상에 형성된 상기 제 2 라인 패턴을 식각하여 평탄화하는 단계; 및 식각된 상기 제 2 라인 패턴의 하부에 노출된 상기 제 1 라인 패턴을 식각하는 단계를 포함한다.
바람직하게는, 상기 반도체 장치의 제조 방법은 상기 제 1 라인 패턴과 상기 하드마스크막 사이에 층간절연막을 형성하는 단계를 더 포함하고, 상기 층간절연막은 상기 절연막과 식각 선택비가 다른 물질로 구성되며, 상기 제 2 라인 패턴 및 상기 이온주입된 영역에 의해 순차적으로 일부 식각되는 것을 특징으로 한다.
바람직하게는, 상기 이온주입은 수직방향으로 불순물을 주입하는 것을 특징으로 한다.
바람직하게는, 상기 피식각층에는 복수의 콘택홀 패턴, 복수의 섬 형태의 패턴 및 복수의 라인 패턴 중 하나의 패턴을 형성하는 것을 특징으로 한다.
바람직하게는, 상기 피식각층에 형성된 복수의 미세 패턴은 스테거형으로 배열된 것을 특징으로 한다.
또한, 본 발명은 피식각층 상에 하드마스크막을 형성하는 단계; 상기 하드마스크막 상에 제 1 라인 패턴 및 상기 제 1 라인 패턴과 교차하는 제 2 라인 패턴을 형성하는 단계; 상기 제 2 라인 패턴 사이에 노출된 상기 제 1 라인 패턴에 이온주입을 수행하는 단계; 상기 이온주입된 영역을 제외한 상기 제 1 라인 패턴을 제거하는 단계; 상기 제 1 라인 패턴 중 상기 이온주입된 영역과 제 2 라인 패턴을 식각마스크로 하여 상기 하드마스크막을 패터닝하는 단계; 및 패터닝된 상기 하드마스크막으로 상기 피식각층을 식각하는 단계를 포함하는 반도체 장치의 제조 방법에 따라 제조되며, 스테거형으로 배열된 복수의 미세 패턴을 포함하는 반도체 장치를 제공한다.
바람직하게는, 상기 복수의 미세 패턴은 복수의 콘택홀 패턴, 복수의 섬 형태의 패턴 및 복수의 라인 패턴 중 하나인 것을 특징으로 한다.
본 발명에서 제안하는 반도체 장치의 제조 방법은 반도체 장치 내 미세 패턴이 스테거형으로 배열되는 구조에서도 사용할 수 있으며, 다수의 미세 패턴의 크기를 균일하게 할 수 있는 장점이 있다. 구체적으로, 본 발명은 스테거형으로 배열된 미세 패턴을 형성할 수 없는 기존의 메쉬 이중 패터닝 공법의 단점을 극복하여 미세 패턴의 배열 형태에 상관없이 적용이 가능하다. 또한, 본 발명은 미세 패턴의 크기를 균일하게 형성하기 어려운 필라 SPT 공법의 단점을 극복하여고 미세 패턴의 크기를 균일하게 함은 물론 기둥 패턴이 불필요하기 때문에 기둥 패턴을 형성후 제거하는 과정에서 기둥 패턴이 기울어지거나 쓰러지는 결함을 방지할 수 있다.
도 1은 일반적인 반도체 장치의 제조 방법 중 메쉬 이중 패터닝 공법을 설명하기 위한 사진도.
도 2는 일반적인 반도체 장치의 콘택홀 형성방법을 설명하는 평면도.
도 3a 내지 3f는 일반적인 반도체 장치의 콘택홀 형성을 위한 필라 SPT 공법을 설명하기 위한 입체도, 평면도 및 사진도.
도 4a 내지 4i는 본 발명의 일 실시예에 따른 반도체 장치의 형성방법을 설명하기 위한 단면도.
본 발명에 따른 반도체 장치의 제조 방법은 이중 패터닝 공정을 이용하여 미세 패턴을 형성함에 있어서, 메시 이중 패터닝 공정을 개선하여 폴리막에 이온 주입을 수행하는 과정을 추가하여 스테거형으로 배열된 미세 패턴을 형성할 수 있도록 한다. 이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 4a 내지 4i는 본 발명의 일 실시예에 따른 반도체 장치의 형성방법을 설명하기 위한 단면도 및 평면도이다.
도 4a를 참조하면, 반도체 기판(402) 상에 피식각층(404)을 증착한다. 반도체 기판(402)과 다수의 콘택홀 패턴이 형성될 피식각층(404) 사이에는 반도체 장치에 요구되는 여러 가지의 구성요소가 포함될 수 있으나, 본 발명의 핵심적인 내용이 아니므로 자세한 설명은 생략한다.
피식각층(404)의 상부에는 하드마스크막(406)을 증착하고, 하드마스크막(406) 상에는 제 1 절연막(432), 폴리막(434), 제 1 반사방지막(408) 및 제 1 감광막(410)을 순차적으로 증착한다. 이후, 라인 패턴을 정의한 제 1 마스크(미도시)를 사용하여 노광공정을 수행하여 제 1 감광막(410)을 다수의 라인 패턴으로 패터닝한다.
여기서, 노광 공정에서 사용되는 제 1 마스크는 Binary, Attenuated, Alternating, CPL 등의 형태로 형성할 수 있고, 제 1 마스크의 형성 시 환형 조명광(annular illumination light), 이중극 조명광(dipole illumination light), 사중극 조명광(quadrupole illumination light), 크로스-폴 조명광(cross-pole illumination light) 및 육중극 조명광(hexapole illumination light) 중 어느 하나를 사용할 수 있다. 아울러,노광 공정에서 사용되는 광원은 I-line, KrF, ArF, ArFi 또는 EUV 등을 사용할 수 있다.
도 4b를 참조하면, 패터닝된 제 1 감광막(410)을 식각 마스크로 사용하여 제 1 반사방지막(408) 및 폴리막(434)을 패터닝한 후, 남아있는 제 1 감광막(410)과 제 1 반사방지막(408)을 제거한다.
도 4c를 참조하면, 패터닝된 폴리막(434)의 상부에 제 2 절연막(436)을 증착한 후, 제 2 절연막(436) 상에 제 2 반사방지막(438) 및 제 2 감광막(440)을 순차적으로 형성한다. 이때, 제 2 절연막(436)은 제 1 절연막(432)과 식각 선택비가 다른 물질로 형성한다. 이후, 제 1 마스크에 정의된 라인 패턴과 수직으로 교차하는 라인 패턴을 정의하는 제 2 마스크(미도시)를 사용한 노광 공정을 수행하여 제 2 감광막(440)을 패터닝한다.
도 4d를 참조하면, 패터닝된 제 2 감광막(440)을 식각 마스크로 하여 노출된 제 2 반사방지막(438)과 제 2 절연막(436)을 식각한다. 이후, 남아있는 제 2 감광막(440)과 제 2 반사방지막(438)을 제거한다. 이 과정에서, 도 4b에서 식각되지 않고 남아있던 폴리막(434)으로 인해 단차가 발생한다.
도 4e를 참조하면, 패터닝된 제 2 절연막(436) 사이에 노출된 제 1 절연막(432)을 식각한다. 이때, 폴리막(434)이 남아있는 영역은 폴리막(434)으로 인해 제 1 절연막(432)이 제거되지 않아 단차는 더욱 커진다.
도 4f를 참조하면, 제 2 절연막(436) 사이에 노출된 폴리막(434)에 불순물을 주입하기 위한 이온 공정을 수행한다. 이때, 이온 주입 공정은 수직 방향으로 진행하여, 제 2 절연막(436) 사이에 노출된 영역은 도핑된 폴리막(442)이 되도록 하고, 제 2 절연막(436)의 하부에 폴리막(434)은 도핑되지 않도록 한다. 그 결과, 도핑된 폴리막(442)의 물성이 변화하여, 도핑된 폴리막(442)과 폴리막(434)의 식각 선택비가 달라진다.
도 4g를 참조하면, 폴리막(434)이 노출되도록 평탄화 공정을 수행한다.
도 4h를 참조하면, 도핑된 폴리막(442)과 폴리막(434) 사이에 식각 선택비의 차이를 이용하여 도핑되지 않은 폴리막(434)을 제거한다. 이후, 폴리막(434)이 젝거되면서 노출된 제 1 절연막(432)을 제거하여 하드마스크막(406)을 노출시킨다.
도 4i를 참조하면, 남아있는 도핑된 폴리막(442)과 제 2 절연막(436)을 식각 마스크로 하여 노출된 하드마스크막(406)을 식각한다. 이후, 패터닝된 하드마스크막(406)을 남기고, 도핑된 폴리막(442)과 제 2 절연막(436) 및 제 1 절연막(432)을 모두 제거한다. 그 결과, 패터닝된 하드마스크막(406)은 스테거형으로 배열된 미세 패턴인 다수의 콘택홀 패턴을 정의할 수 있다. 이후, 패터닝된 하드마스크막(406)을 식각마스크로 하여 피식각층(404)을 식각함으로써 다수의 콘택홀 패턴을 형성한다.
전술한 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 이중 패터닝 공정(Double Patterning Technology, DPT)을 개선하여 반도체 장치 내 다수의 미세 패턴을 형성할 수 있도록 한다. 특히, 반도체 장치 내 미세 패턴이 스테거형으로 배열되는 구조에서 다수의 미세 패턴의 크기를 균일하게 할 수 있다. 이러한 반도체 장치의 제조 방법은 반도체 장치의 종류(예를 들면, DRAM, FLASH, SRAM, 기타 프로세서 등)에 상관없이 적용이 가능하며, 콘택홀 패턴이 아닌 라인(line), 섬(island) 형태를 가지는 패턴을 형성할 때도 사용할 수 있다. 뿐만 아니라, 반도체 장치 내 구성요소가 아닌 테스트 패턴, 정렬키 등을 형성할 때도 적용할 수 있어, 반도체 장치의 결함을 줄일 수 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (12)

  1. 피식각층 상에 하드마스크막을 형성하는 단계;
    상기 하드마스크막 상에 제 1 라인 패턴 및 상기 제 1 라인 패턴과 교차하는 제 2 라인 패턴을 형성하는 단계;
    상기 제 2 라인 패턴 사이에 노출된 상기 제 1 라인 패턴에 이온주입을 수행하는 단계;
    상기 이온주입된 영역을 제외한 상기 제 1 라인 패턴을 제거하는 단계;
    상기 제 1 라인 패턴 중 상기 이온주입된 영역과 제 2 라인 패턴을 식각마스크로 하여 상기 하드마스크막을 패터닝하는 단계; 및
    패터닝된 상기 하드마스크막으로 상기 피식각층을 식각하는 단계
    를 포함하되,
    상기 하드마스크막 상에 제 1 라인 패턴 및 상기 제 1 라인 패턴과 교차하는 제 2 라인 패턴을 형성하는 단계는
    상기 하드마스크막 상에 폴리막을 증착하는 단계;
    상기 폴리막을 식각하여 상기 제 1 라인 패턴을 형성하는 단계;
    상기 제 1 라인 패턴 상에 절연막을 증착하는 단계; 및
    상기 절연막을 패터닝하여 제 2 라인 패턴을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 삭제
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제 1 라인 패턴 및 상기 제 2 라인 패턴은 서로 다른 두 번의 노광공정을 통해 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 이온주입으로 인해 상기 폴리막이 순수 폴리영역과 도핑된 폴리영역으로 구분되어 서로 다른 식각 선택비를 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제 1 라인 패턴과 상기 제 2 라인 패턴 사이에 단차가 발생하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 이온주입된 영역을 제외한 상기 제 1 라인 패턴을 제거하는 단계는
    상기 제 1 라인 패턴 상에 형성된 상기 제 2 라인 패턴을 식각하여 평탄화하는 단계; 및
    식각된 상기 제 2 라인 패턴의 하부에 노출된 상기 제 1 라인 패턴을 식각하는 단계를 포함하는 반도체 장치의 제조 방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 제 1 라인 패턴과 상기 하드마스크막 사이에 층간절연막을 형성하는 단계를 더 포함하고,
    상기 층간절연막은 상기 절연막과 식각 선택비가 다른 물질로 구성되며, 상기 제 2 라인 패턴 및 상기 이온주입된 영역에 의해 순차적으로 일부 식각되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 이온주입은 수직방향으로 불순물을 주입하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 피식각층에는 복수의 콘택홀 패턴, 복수의 섬 형태의 패턴 및 복수의 라인 패턴 중 하나의 패턴을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 피식각층에 형성된 복수의 미세 패턴은 스테거형으로 배열된 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제1항에 따라 제조되며, 스테거형으로 배열된 복수의 미세 패턴을 포함하는 반도체 장치.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제11항에 있어서,
    상기 복수의 미세 패턴은 복수의 콘택홀 패턴, 복수의 섬 형태의 패턴 및 복수의 라인 패턴 중 하나인 것을 특징으로 하는 반도체 장치.
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