KR100721201B1 - 6ｆ2 레이아웃을 갖는 반도체 소자의 랜딩플러그 형성방법 - Google Patents

6ｆ2 레이아웃을 갖는 반도체 소자의 랜딩플러그 형성방법 Download PDF

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Abstract

본 발명의 6F2 레이아웃을 갖는 반도체 소자의 랜딩플러그 형성방법은, 활성영역들이 대각선 방향으로 비스듬하게 배열된, 반도체 기판상에 게이트 스택들을 형성하는 단계; 게이트 스택들을 포함하는 반도체 기판 전면에 층간절연막을 형성하는 단계; 층간절연막 위에 차단영역 및 노출영역이 수직, 수평방향으로 교번 배열된 감광막 패턴을 형성하는 단계; 감광막 패턴을 마스크로 층간절연막에 랜딩플러그 콘택홀을 형성하는 단계; 랜딩플러그 콘택홀을 매립하는 도전물질층을 형성하는 단계; 도전물질층을 노드분리하여 랜딩플러그를 형성하는 단계를 포함한다.
6F2, 교번 배열, 랜딩플러그

Description

6Ｆ2 레이아웃을 갖는 반도체 소자의 랜딩플러그 형성방법{Method of fabricating landing plug in semiconductor device having 6F2 layout}
도 1은 종래 기술에 따른 6F2 레이아웃을 갖는 반도체 메모리 소자의 레이아웃도이다.
도 2a 내지 도 8은 본 발명에 따른 반도체 소자의 랜딩플러그 형성방법을 설명하기 위해 나타내보인 도면들이다.
<도면의 주요 부분에 대한 부호의 설명>
200 : 반도체 기판 212 : 게이트 스택
218 : 감광막 패턴 232 : 랜딩플러그
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는 6F2 레이아웃을 갖는 반도체 소자의 랜딩플러그 형성방법에 관한 것이다.
최근 반도체 메모리소자, 특히 디램(DRAM; Dynamic Random Access Memory)소자의 대용량화에 대한 요구가 점점 커짐에도 불구하고, 칩 크기의 증가 한계에 의 해 디램소자의 용량증가 또한 한계를 보이는 실정이다. 칩 크기가 증가하게 되면 웨이퍼당 칩의 수가 감소하여 소자의 생산성이 감소하게 된다. 따라서 최근에는 셀 레이아웃을 변화시켜 셀 면적을 감소시키고, 그에 따라 보다 많은 메모리셀을 하나의 웨이퍼에 집적시키고자 하는 노력을 기울이고 있다. 이와 같은 노력에 의해 최근에는 8F2 레이아웃에서 6F2 레이아웃으로 변화하고 있다.
도 1은 종래 기술에 따른 6F2 레이아웃을 갖는 반도체 소자의 레이아웃도이다.
도 1을 참조하면, 6F2 레이아웃을 갖는 반도체 소자의 경우, 반도체 기판 상에 소자분리영역(100)에 의해 한정되는 활성영역(102)이 비스듬하게 배치되고, 활성영역(102) 상에 게이트 스택(104)이 형성된다. 그리고 도면에 도시하지는 않았지만, 반도체 기판 전면에 층간절연막이 형성되고, 층간절연막 상에 드레인과 비트라인, 그리고 소스와 스토리지노드전극을 연결시키는 랜딩플러그 컨택(LPC; Landing Plug Contact)이 형성된다. 이를 위해 상기 층간절연막 위에 랜딩플러그 컨택홀을 형성하기 위한 감광막 패턴을 형성하는데, 라인(line) 타입의 감광막 패턴 또는 홀(hole) 타입의 감광막 패턴 가운데 하나를 이용하고 있다.
6F2 레이아웃을 갖는 반도체 소자의 경우, 활성영역(102)이 대각선으로 비스듬하게 배치되어 있어 게이트 피치보다 대략 10%정도 작고, 피치의 26도 정도 기울어진 라인 타입의 감광막 패턴을 대각선 방향으로 형성해야 한다. 그러나 이와 같 은 대각선 방향을 갖는 라인 타입의 감광막 패턴은, 포토마스크의 제작이 어렵고, 적절한 조명계가 없어 공정마진의 확보가 어렵다. 또한, 대각선 방향을 갖는 라인 타입의 감광막 패턴을 이용하여 랜딩플러그 컨택홀을 형성한다 하더라도 라인 하나가 무너지는(collapse) 결함이 발생할 경우, 전체에 영향을 미쳐 소자를 이용할 수 없게 된다. 이에 따라 홀(hole) 타입의 감광막 패턴을 이용하는 방법이 제안되었으나, 홀의 크기가 작아 패터닝 및 공정마진 확보가 어려워 원하는 랜딩플러그 컨택홀을 형성하기가 쉽지 않다. 이에 따라 감광막 패턴의 형성이 수월하면서도 공정마진이 충분한 랜딩플러그 컨택을 형성하는 방법이 필요하다.
본 발명이 이루고자 하는 기술적 과제는, 6F2 레이아웃을 갖는 반도체 소자의 랜딩플러그 콘택홀 형성을 위해 감광막 패턴을 체스판 형태로 구성하여 공정마진이 충분한 랜딩플러그 콘택홀을 형성하는 6F2 레이아웃을 갖는 반도체 소자의 랜딩플러그 형성방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 6F2 레이아웃을 갖는 반도체 소자의 랜딩플러그 형성방법은, 활성영역들이 대각선 방향으로 비스듬하게 배열된, 반도체 기판 상에 게이트 스택들을 형성하는 단계; 상기 게이트 스택들을 포함하는 반도체 기판 전면에 층간절연막을 형성하는 단계; 상기 층간절연막 위에 차단영역 및 노출영역이 수직, 수평방향으로 교번 배열된 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 마스크로 상기 층간절연막에 랜딩플러그 콘택홀을 형성하는 단계; 상기 랜딩플러그 콘택홀을 매립하는 도전물질층을 형성하는 단계; 상기 도전물질층을 노드분리하여 랜딩플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 감광막 패턴을 형성하는 단계에서는, 상기 층간절연막 위에 감광막을 도포하는 단계; 상기 감광막 상에 투광영역과 비투광영역이 수직, 수평방향으로 교번 배열된 포토마스크를 배치하는 단계; 및 상기 포토마스크 및 조명계를 이용한 노광공정을 실시하는 단계를 포함하는 것이 바람직하다.
상기 투광영역 또는 비투광영역은, x축 방향의 길이가 y축 방향의 길이보다 긴 직사각형 형태인 것이 바람직하다.
상기 투광영역은 이후 랜딩플러그 컨택홀이 형성되는 부분에 위치하고, 비투광영역은 랜딩플러그 컨택홀이 형성되는 부분을 제외한 나머지 영역에 위치하는 것이 바람직하다.
상기 조명계는 게이트 스택 방향으로 두 개의 투광영역이 형성되어 있는 다이폴 조명계인 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분 에 대해서는 동일한 도면 부호를 붙였다.
도 2a 내지 도 8은 본 발명에 따른 반도체 소자의 랜딩플러그 형성방법을 설명하기 위해 나타내보인 도면들이다. 특히 도 2b, 도 3b, 도 4b 및 도 5b는 도 2a, 도 3a, 도 4a 및 도 5a를 I-I'축을 따라 잘라내어 나타내보인 도면들이다.
먼저 도 2a 및 도 2b를 참조하면, 반도체 기판(200)에 소자분리막(202)을 형성하여 활성영역(A) 및 소자분리영역(B)을 정의한다. 이를 간략히 살펴보면, 반도체 기판(200) 상에 패드산화막패턴(미도시함) 및 패드질화막패턴(미도시함)을 형성한다. 패드산화막패턴 및 패드질화막패턴은 반도체 기판(200)의 소자분리영역(B)을 노출한다. 다음에 반도체 기판(200)의 노출부분에 대한 식각공정을 수행하여 일정 깊이를 갖는 트렌치(미도시함)를 형성한다. 다음에 트렌치가 매립되도록 전면에 절연막을 형성하고, 평탄화공정을 수행한 후 패드질화막패턴 및 패드산화막패턴을 순차적으로 제거하여 소자분리막(202)을 형성한다. 여기서 6F2 레이아웃을 갖는 반도체 소자의 경우, 소자분리막(202)에 의해 한정되는 활성영역(A)은 대각선 방향으로 비스듬하게 배치된다.
다음에 도 3a 및 도 3b를 참조하면, 활성영역(A)들이 대각선 방향으로 비스듬하게 배열된, 반도체 기판(200) 상에 게이트 스택(212)을 형성한다. 게이트 스택(212)은 절연막패턴(204), 도전막패턴(206), 금속막패턴(208) 및 하드마스크막패턴(210)이 순차적으로 적층되는 구조를 갖는다. 여기서 도전막 패턴(206)은 폴리실리콘 등의 도전성 물질을 도포하여 형성할 수 있고, 금속막패턴(208)은 텅스텐실리사 이드(WSix)막으로 형성할 수 있다. 또한, 하드마스크막패턴(210)은 나이트라이드막으로 형성할 수 있다. 그리고 게이트 스택(212) 및 반도체 기판(200) 전면에 스페이서용 질화막(214)을 형성한다.
다음에 도 4a 및 도 4b를 참조하면, 반도체 기판(200) 및 게이트스택(212)의 전면에 층간절연막(216)을 증착한 후, 층간절연막(216)을 평탄화시킨다. 여기서 층간절연막(216)은 산화막 계열의 고밀도 플라즈마 산화막(High Density Plasma Oxide Film)으로 형성할 수 있다. 또한, 층간절연막(216)의 평탄화는 화학적기계적연마(CMP: Chemical Mechanical Polishing)방법을 이용할 수 있다. 화학적기계적연마는 게이트 스택(212)의 상부에 위치한 하드마스크막패턴(210)이 노출되기 시작하면 산화막과 나이트라이드막의 선택비의 차이로 연마율이 떨어지면서 정지하게 된다.
다음에 도 5a 내지 도 5c를 참조하면, 층간절연막(216) 위에 감광막(미도시함)을 도포하고, 감광막 상에 투광영역(222)과 비투광영역(224)이 수직, 수평방향으로 교번 배열된 포토마스크(220)를 배치한다. 포토마스크(220)는 하나의 투광영역(222) 또는 비투광영역(224)은 x축 방향의 길이(d1)가 y축 방향의 길이(d2)보다 긴 직사각형 형태로 형성할 수 있다. 여기서 감광막 상에 배치되는 포토마스크(220)의 투광영역(222)은 이후 랜딩플러그 컨택홀이 형성되는 부분에 위치하고, 비투광영역(224)은 랜딩플러그 컨택홀이 형성되는 부분을 제외한 나머지 영역에 위치하도록 한다.
다음에 투광영역(222)과 비투광영역(224)이 수직, 수평방향으로 교번 배열된 포토마스크(220)를 이용하여 감광막 상에 노광 및 현상공정을 실시한다. 그러면, 빛에 노출된 부분의 감광막이 제거되면서 층간절연막(216) 위에 차단영역(225) 및 노출영역(227)이 수직, 수평방향으로 교번 배열된 감광막 패턴(218)이 형성된다. 여기서 포토마스크(220)에 빛을 조사할 때 이용하는 조명계는 한쪽 방향, 예를 들어 게이트 스택(212)의 반대 방향에 대해 해상력이 뛰어난 다이폴(dipole) 조명계를 이용하며, 본 발명에서는 도 5c에 도시한 바와 같이, y축 방향으로 두 개의 투광영역(226)이 형성되어 있는 다이폴 조명계를 이용하는 것이 바람직하다.
이와 같이 층간절연막(216) 위에 형성된 수직, 수평방향으로 교번 배열된 감광막 패턴(218)은 y축 방향, 예를 들어 활성영역(A)의 선폭 방향에 대해서는 해상력이 좋은 다이폴 조명계를 사용하여 선폭(CD; Critical Dimension)을 맞추고, x축 방향에 대해서는 감광막 패턴(218)의 가장자리가 게이트 스택(212) 위에만 걸쳐지도록 배치한다. 그러면 활성영역(A)과 충분한 접촉면적을 확보할 수 있다. 이때, x축 방향의 감광막 패턴(218)은 길어지거나 짧아져도 게이트 스택(212)이 배리어막 역할을 하여 충분한 마진을 확보할 수 있다.
다음에 도 6a 및 도 6b를 참조하면, 수직, 수평방향으로 교번 배열된 감광막 패턴(218)을 마스크로 한 식각공정을 실시하여 랜딩플러그 컨택홀(228)을 형성하고, 감광막 패턴(218)은 제거한다.
이하, 도 6a를 I-I'축을 따라 잘라내어 나타내보인 도면을 참조로 설명하기로 한다.
다음에 도 7을 참조하면, 랜딩플러그 컨택홀(228)을 포함하는 반도체 기판 (200)의 노출 표면이 모두 매립되도록 도전물질층(230)을 증착한다. 여기서 도전물질층(230)은 폴리실리콘으로 증착할 수 있다.
다음에 도 8을 참조하면, 상기 결과물에 연마공정, 예를 들어 에치백 공정 또는 화학적 기계적 연마(CMP: Chemical Mechanical Polishing)방법을 수행하여 하드마스크막 패턴(210)의 상부가 드러날 때까지 도전물질층(230)을 노드 분리하여 랜딩플러그(232)를 형성한다. 여기서 게이트 스택(212)이 있는 방향에 대해서는 상기 게이트 스택(212)을 배리어막으로 랜딩플러그(232)를 분리할 수 있고, 반대 방향에 대해서는 층간절연막(216)을 배리어막으로 이용하여 랜딩플러그(232)를 분리할 수 있다.
본 발명에 따른 6F2 레이아웃을 갖는 반도체 소자의 랜딩플러그 형성방법은, 수직, 수평방향으로 교번 배열된 감광막 패턴을 이용하여 랜딩플러그 컨택홀을 형성함으로써 종래의 경우, 대각선 방향의 라인(line) 타입의 감광막 패턴 및 홀(hole) 타입의 감광막 패턴을 이용할 경우 발생하는 결함, 예를 들어 라인이 무너지는(collapse) 현상에 의해 반도체 소자에 손상이 가해지는 결함을 개선할 수 있다. 또한, 수직, 수평방향으로 교번 배열된 감광막 패턴을 이용함으로써 활성영역과 접촉면적을 확장할 수 있어 공정마진을 확보할 수 있고, 랜딩플러그 저항을 감소시킬 수 있다.
지금까지 설명한 바와 같이, 본 발명에 따른 6F2 레이아웃을 갖는 반도체 소자의 랜딩플러그 형성방법에 의하면, 랜딩플러그 컨택홀 형성을 위한 감광막 패턴 형성시 투광영역과 비투광영역이 수직, 수평방향으로 교번 배열된 포토마스크를 이용함으로써 대각선 방향의 패턴이 없어 포토마스크를 용이하게 제작할 수 있다. 또한, 활성영역과 충분한 접촉면적을 확보할 수 있고, 이에 따라 랜딩플러그 저항을 감소시킬 수 있다.

Claims (5)

  1. 활성영역들이 대각선 방향으로 비스듬하게 배열된, 반도체 기판 상에 게이트 스택들을 형성하는 단계;
    상기 게이트 스택들을 포함하는 반도체 기판 전면에 층간절연막을 형성하는 단계;
    상기 층간절연막 위에 차단영역 및 노출영역이 수직, 수평방향으로 교번 배열된 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 마스크로 상기 층간절연막에 랜딩플러그 콘택홀을 형성하는 단계;
    상기 랜딩플러그 콘택홀을 매립하는 도전물질층을 형성하는 단계;
    상기 도전물질층을 노드분리하여 랜딩플러그를 형성하는 단계를 포함하는 6F2 레이아웃을 갖는 반도체 소자의 랜딩플러그 형성방법.
  2. 제1항에 있어서, 상기 감광막 패턴을 형성하는 단계에서는,
    상기 층간절연막 위에 감광막을 도포하는 단계;
    상기 감광막 상에 투광영역과 비투광영역이 수직, 수평방향으로 교번 배열된 포토마스크를 배치하는 단계; 및
    상기 포토마스크 및 조명계를 이용한 노광공정을 실시하는 단계를 포함하는 것을 특징으로 하는 6F2 레이아웃을 갖는 반도체 소자의 랜딩플러그 형성방법.
  3. 제2항에 있어서,
    상기 투광영역 또는 비투광영역은, x축 방향의 길이가 y축 방향의 길이보다 긴 직사각형 형태인 것을 특징으로 하는 6F2 레이아웃을 갖는 반도체 소자의 랜딩플러그 형성방법.
  4. 제2항에 있어서,
    상기 투광영역은 이후 랜딩플러그 컨택홀이 형성되는 부분에 위치하고, 비투광영역은 랜딩플러그 컨택홀이 형성되는 부분을 제외한 나머지 영역에 위치하는 것을 특징으로 하는 6F2 레이아웃을 갖는 반도체 소자의 랜딩플러그 형성방법.
  5. 제2항에 있어서,
    상기 조명계는 게이트 스택 방향으로 두 개의 투광영역이 형성되어 있는 다이폴 조명계인 것을 특징으로 하는 6F2 레이아웃을 갖는 반도체 소자의 랜딩플러그 형성방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102110600A (zh) * 2009-12-29 2011-06-29 海力士半导体有限公司 采用间隔物图案化技术制造半导体装置的方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10171095A (ja) 1996-12-12 1998-06-26 Nec Corp 露光用マスク及び半導体装置の製造方法
KR20050114031A (ko) * 2004-05-31 2005-12-05 삼성전자주식회사 트랜지스터의 리세스 채널을 위한 트렌치를 형성하는 방법및 이를 위한 레이아웃

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10171095A (ja) 1996-12-12 1998-06-26 Nec Corp 露光用マスク及び半導体装置の製造方法
KR20050114031A (ko) * 2004-05-31 2005-12-05 삼성전자주식회사 트랜지스터의 리세스 채널을 위한 트렌치를 형성하는 방법및 이를 위한 레이아웃

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102110600A (zh) * 2009-12-29 2011-06-29 海力士半导体有限公司 采用间隔物图案化技术制造半导体装置的方法
KR101096263B1 (ko) 2009-12-29 2011-12-22 주식회사 하이닉스반도체 스페이서 패터닝 기술을 이용한 반도체 소자의 형성방법

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