KR20080069428A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 포토레지스트 패턴의 쓰러짐 현상을 방지하여 이웃하는 워드라인들이 서로 붙어버리는 불량을 막을 수 있는 반도체 소자의 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은 반도체 기판상에 게이트 절연막과 게이트 도전막을 적층 형성하는 단계와, 게이트 도전막상에 워드라인용 라인 패턴들 및 이웃하는 워드라인용 라인 패턴들 사이를 연결하는 쓰러짐 방지용 라인 패턴들로 구성되는 포토레지스트 패턴을 형성하는 단계와, 포토레지스트 패턴을 마스크로 게이트 도전막과 게이트 절연막을 식각하여 워드라인들을 형성하고 이웃하는 워드라인들을 연결하는 더미 워드라인 패턴을 형성하는 단계와, 포토레지스트 패턴을 제거하는 단계와, 워드라인들 및 더미 워드라인 패턴을 포함한 전면에 층간절연막을 형성하는 단계와, 층간절연막과 더미 워드라인 패턴을 식각하여 랜딩 플러그 콘택홀을 형성하고 더미 워드라인 패턴에 의해 연결된 워드라인들을 분리하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
워드라인, 포토레지스트, 쓰러짐 방지용 라인 패턴
Description
도 1은 종래기술에 따른 워드라인 형성 공정에 사용된 포토레지스트 패턴을 나타낸 평면도.
도 2는 도 1의 A-A 절취선에 따른 단면도.
도 3 및 도 4는 도 1의 포토레지스트 패턴을 이용하여 형성된 워드라인을 나타낸 단면도.
도 5는 본 발명의 실시예에 따른 반도체 소자 제조 공정 중 워드라인 형성시에 사용된 포토레지스트 패턴을 나타낸 평면도.
도 6은 본 발명의 실시예에 따른 반도체 소자 제조 공정 중 랜드 플러그 콘택홀 형성시에 사용된 포토레지스트 패턴을 나타낸 평면도.
도 7 내지 도 11은 본 발명의 실시예에 따른 반도체 소자의 제조공정 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
20 : 반도체 기판
21 : 소자분리막
22 : 게이트 절연막
23, 24 : 게이트 도전막
25 : 게이트 하드마스크막
26 : 제 1 포토레지스트 패턴
26A : 워드라인용 라인 패턴
26B : 쓰러짐 방지용 라인 패턴
27 : 제 1 스페이서
28 : 층간절연막
29 : 제 2 포토레지스트 패턴
30 : 제 2 스페이서
31A : 랜딩 플러그 콘택
WL : 워드라인
DWL: 더미 워드라인 패턴
본 발명은 반도체 제조 기술에 관한 것으로, 특히, 고집적 반도체 소자에 사용되는 워드라인(word line) 패턴 형성방법에 관한 것이다.
최근, 반도체 소자의 극미세화 및 고집적화가 진행됨에 따라 메모리 셀 어레이 영역의 면적이 감소되고 있다. 그러나, 원하는 메모리 용량을 확보하기 위해서는 한정된 셀 영역 내에 보다 많은 패턴을 형성해야 하므로 패턴의 선폭(Critical Dimension)은 감소되고 있다. 특히, 워드라인(wordline)과 이후에 형성되는 비트라인(bitline) 및 스토리지 노드(storage node) 전극 등과 같은 도전층들 간의 전기적인 절연을 위한 층간 절연막 증착 공정과 셀프 얼라인 콘택(Self Aligned Contact) 공정에서의 공정 마진(margin)을 확보하기 위해서, 1기가(Giga)급 이상의 디램(DRAM)에서는 0.1㎛ 이하의 워드라인 선폭을 요구하고 있다. 또한, 워드라인 선폭이 감소됨에 따라 워드라인 저항이 증가되는 것을 방지하기 위해서는 워드라인을 높게 형성해야 한다.
이와 같이, 좁은 폭을 가지면서, 높이가 높은 워드라인을 형성하기 위해서는 워드라인 형성공정시 식각 마스크로 사용하는 포토레지스트 패턴(photoresist pattern)의 선폭을 줄이고 두께를 높여야 한다. 그러나, 이와 같이 포토레지스트 패턴을 형성할 경우 포토 디파인(photo define) 상태가 불량한 지역에서 포토레지스트 패턴이 쓰러지게 되고, 이에 따라 이웃하는 워드라인들이 서로 붙는 불량이 발생되게 된다.
이하, 첨부된 도면을 참조하여 종래기술의 문제점을 보다 구체적으로 설명하면 다음과 같다.
도 1은 종래기술에 따른 워드라인 형성공정에 사용된 포토레지스트 패턴을 나타낸 평면도이고, 도 2는 도 1의 A-A 절취선을 따라 도시한 단면도이고, 도 3 및 도 4는 도 1의 포토레지스트 패턴을 이용하여 형성된 워드라인을 나타낸 단면도이다.
먼저, 도 1 및 도 2에 도시된 바와 같이, 반도체 기판(10)에 STI(Shallow Trench Isolation) 공정을 이용하여 소자분리막(11)을 형성한다.
이어서, 반도체 기판(10)상에 게이트 절연막(12)을 형성하고, 게이트 절연막(12)상에 게이트 도전막(13, 14)과 게이트 하드마스크(15)를 적층 형성한다. 이때, 게이트 도전막은 폴리실리콘막(13)과 텅스텐막(14)의 적층 구조로 형성할 수 있고, 게이트 하드마스크(15)는 질화막으로 형성할 수 있다.
이어서, 게이트 하드마스크(15) 상에 포토레지스트를 도포하고 노광 및 현상 공정으로 포토레지스트를 패터닝하여 일방향으로 배열되는 라인(line) 형태의 포토레지스트 패턴(16)을 형성한다.
집적도 증가로 큰 종횡비를 갖게된 워드라인을 패터닝하기 위해서 포토레지스트 패턴(16)의 선폭을 줄이고 두께를 높임에 따라, 포토 디파인(define) 상태가 불량한 지역에서 포토레지스트 패턴(16)이 쓰러지는 현상이 발생되게 된다. 이러한 현상은 고집적화될수록 더 심해지게 된다.
이어, 도 3 및 도 4에 도시된 바와 같이, 포토레지스트 패턴(16)을 마스크로 게이트 하드마스크(15)와 게이트 도전막(14, 13)과 게이트 절연막(12)을 식각하여 워드라인(WL)을 형성한다. 이때, 도 3에 도시된 바와 같이 포토레지스트 패턴(16)이 쓰러지지 않은 지역은 정상적으로 워드라인(WL)이 형성되었으나, 도 4에 도시된 바와 같이 포토레지스트 패턴(16)이 쓰러진 지역에서는 이웃하는 워드라인(WL)들이 서로 붙어버리는 불량이 발생되었다. 이 같이, 워드라인들이 서로 붙어버리게 되면 정상적인 소자 동작이 불가능하게 되므로 수율(yield)이 저하되게 된다. 또한, 포토레지스트 패턴(16)의 쓰러짐 현상은 고집적화될수록 더 심해지게 되므로 소자의 집적도를 증가시키기 어려운 실정이다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 다음과 같은 목적들이 있다.
첫째, 본 발명은 포토레지스트 패턴이 쓰러지는 현상을 방지하여 워드라인들이 서로 붙어버림으로 인해 수율이 저하되는 문제를 해결할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
둘째, 본 발명은 소자의 집적도 향상에 기여할 수 있는 반도체 소자의 제조방법을 제공하는데 다른 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 반도체 기판상에 게이트 절연막과 게이트 도전막을 적층 형성하는 단계와, 상기 게이트 도전막상에 워드라인용 라인 패턴들 및 이웃하는 상기 워드라인용 라인 패턴들 사이를 연결하는 쓰러짐 방지용 라인 패턴들로 구성되는 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 마스크로 상기 게이트 도전막과 상기 게이트 절연막을 식각하여 워드라인들을 형성하고 이웃하는 상기 워드라인들을 연결하는 더미 워드라인 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 제거하는 단계와, 상기 워드라인들 및 더미 워드라인 패턴들을 포함한 전면에 층간절연막을 형성하는 단계와, 상기 층간절연막과 상기 더미 워드라인 패턴들을 식각하여 랜딩 플러그 콘택홀을 형성하고 상기 더미 워드라인 패턴들에 의해 연결된 상기 워드라인들을 분리하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 도면번호(참조번호)로 표시된 부분은 동일한 요소들을 나타낸다.
실시예
도 5는 본 발명의 실시예에 따른 반도체 소자 제조 공정 중 워드라인 형성시에 사용된 포토레지스트 패턴을 나타낸 평면도이고, 도 6은 본 발명의 실시예에 따른 반도체 소자 제조 공정 중 랜드 플러그 콘택홀 형성시에 사용된 포토레지스트 패턴을 나타낸 평면도이다.
그리고, 도 7a, 도 7b, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 11a 및 도 11b는 본 발명의 실시예에 따른 반도체 소자의 제조 공정 단면도로, 각 도의 a는 A-A 절취선에 따라 도시한 단면도이고, b는 B-B 절취선에 따라 도시한 단면도이다.
먼저, 도 7a 및 도 7b에 도시된 바와 같이, 반도체 기판(20)의 소정 영역에 STI(Shallow Trench Isolation) 공정을 이용하여 소자분리막(21)을 형성한다.
이어서, 반도체 기판(20)상에 게이트 절연막(22)을 형성하고, 게이트 절연막(22)상에 게이트 도전막(23, 24)과 게이트 하드마스크(25)를 적층 형성한다. 이때, 게이트 절연막(22)은 산화막으로 형성할 수 있고, 게이트 도전막은 폴리실리콘막(23)과 텅스텐막(24)의 적층 구조로 형성할 수 있고, 게이트 하드마스크(25)는 질화막으로 형성할 수 있다.
이어서, 게이트 하드마스크(25)상에 도 5에 도시된 바와 같이 워드라인용 라인 패턴(26A)들과, 이웃하는 워드라인용 라인 패턴(26A)들 사이를 연결하는 쓰러짐 방지용 라인 패턴(26B)들로 이루어진 제 1 포토레지스트 패턴(26)을 형성한다.
워드라인용 라인 패턴(26A)은 실질적인 워드라인을 형성하기 위한 부분이고, 쓰러짐 방지용 라인 패턴(26B)은 워드라인용 라인 패턴(26A)이 쓰러지는 현상을 방지하기 위한 부분으로 이웃하는 워드라인용 라인 패턴(26A)들 사이에서 그들을 서로 연결하는 라인 형태를 갖는다. 쓰러짐 방지용 라인 패턴(26B)들은 차후에 랜딩 플러그 콘택(Landing Plug Contact)이 형성될 영역(이하,' 랜딩 플러그 콘택 예정 영역'이라 함)에 배치되게 한다.
이때, 도 7b에 도시된 바와 같이 워드라인용 라인 패턴(26A)들은 그들 사이 에 형성된 쓰러짐 방지용 라인 패턴(26B)에 의해 지지되게 되므로, 워드라인용 라인 패턴(26A)들이 쓰러지는 현상은 방지되게 된다.
이어, 도 8a 및 도 8b에 도시된 바와 같이, 제 1 포토레지스트 패턴(26)을 마스크로 게이트 하드마스크(25)와 게이트 도전막(24, 23)과 게이트 절연막(22)을 식각하여 워드라인(WL)을 형성한다. 이때, 쓰러짐 방지용 라인 패턴(26B)으로 인하여, 도 8b에 나타낸 바와 같이, 워드라인(WL)들 사이에 더미 워드라인 패턴(DWL)이 형성되며, 더미 워드라인 패턴(DWL)에 의해 이웃하는 워드라인(WL)들은 서로 연결된 상태로 형성되게 된다.
이어서, 제 1 포토레지스트 패턴(26)을 제거하고 워드라인(WL) 측벽에 제 1 스페이서(27)를 형성한다. 제 1 스페이서(27)는 질화막으로 형성함이 바람직하다.
이어서, 워드라인(WL) 및 제 1 스페이서(27)를 포함한 전면에 층간절연막(28)을 형성한다. 층간절연막(28)은 산화막으로 형성함이 바람직하다.
이어, 도 6, 그리고 도 9a 및 도 9b에 도시된 바와 같이, 층간절연막(28)상에 더미 워드라인 패턴(DWL)이 포함된 랜딩 플러그 콘택(Landing Plug Contact : LPC) 예정 영역을 노출하는 개구부를 갖는 제 2 포토레지스트 패턴(29)을 형성한다.
전술한 바와 같이, 쓰러짐 방지용 라인 패턴(26A)들을 랜딩 플러그 콘택 예정 영역에 형성함에 따라 더미 워드라인 패턴(DWL) 역시 랜딩 플러그 콘택 예정 영역에 형성되게 된다. 따라서, 랜딩 플러그 콘택 예정 영역을 노출하는 개구부에 의해 더미 워드라인 패턴(DWL) 상부도 노출되게 된다.
이어, 도 10a 및 도 10b에 도시된 바와 같이, 제 2 포토레지스트 패턴(29)을 마스크로 반도체 기판(20)이 노출되도록 제 1 층간절연막(18)과 더미 워드라인 패턴(DWL)을 식각 식각하여 랜딩 플러그 콘택홀을 형성하고, 더미 워드라인 패턴(DWL)에 의해 연결된 워드라인(WL)들을 분리시킨다.
이어서, 제 2 포토레지스트 패턴(29)을 제거한 다음, 전표면상에 질화막을 증착하고 전면식각(etch back)하여 랜딩 플러그 콘택홀의 측벽에 제 2 스페이서(30)를 형성한다.
이어서, 랜딩 플러그 콘택홀을 포함한 전면에 도전막 예를 들어, 폴리실리콘막(31)을 형성한다.
이어, 도 11a 및 도 11b에 도시된 바와 같이, 게이트 하드마스크막(25)이 노출되도록 전면을 CMP(Chemical Mechanical Polishing)하여 랜딩 플러그 콘택(31A)을 형성한다.
본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 다음과 같은 효과들을 얻을 수 있다.
첫째, 본 발명에 의하면, 쓰러짐 방지용 라인 패턴을 이용하여 워드라인 형성을 위한 포토레지스트 패턴이 쓰러지는 현상을 방지하여 포토레지스트 패턴이 쓰러짐으로 인해 워드라인들이 서로 붙어버리는 불량을 방지하여 수율을 향상시킬 수 있다.
둘째, 본 발명에 의하면, 소자의 집적도를 향상시킬 수 있다.
Claims (7)
- 반도체 기판 상에 게이트 절연막과 게이트 도전막을 형성하는 단계;상기 게이트 도전막 상에 워드라인용 라인 패턴들 및 이웃하는 상기 워드라인용 라인 패턴들 사이를 연결하는 쓰러짐 방지용 더미 워드라인 패턴들로 구성되는 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴을 마스크로 상기 게이트 도전막과 상기 게이트 절연막을 식각하여 워드라인들과, 이웃하는 상기 워드라인들을 연결하는 더미 워드라인 패턴을 형성하는 단계;상기 포토레지스트 패턴을 제거하는 단계;상기 워드라인들 및 상기 더미 워드라인 패턴을 포함한 전면에 층간절연막을 형성하는 단계; 및상기 층간절연막과 상기 더미 워드라인 패턴을 식각하여 랜딩 플러그 콘택홀을 형성하고 상기 더미 워드라인 패턴에 의해 연결된 상기 워드라인들을 분리하는 단계를 포함하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 워드라인을 형성한 후에 상기 워드라인의 측벽에 스페이서를 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 랜딩 플러그 콘택홀을 형성한 후,상기 랜딩 플러그 콘택홀의 측벽에 스페이서를 형성하는 단계; 및상기 랜딩 플러그 콘택홀에 랜딩 플러그 콘택을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
- 제 3 항에 있어서,상기 스페이서를 질화막으로 형성하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 게이트 도전막상에 게이트 하드마스크막을 더 형성하는 반도체 소자의 제조방법.
- 제 5 항에 있어서,상기 게이트 하드마스크막을 질화막으로 형성하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 쓰러짐 방지 패턴들을 상기 랜딩 플러그 콘택홀이 형성되는 영역에 형성하는 반도체 소자의 제조방법.
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| KR (1) | KR20080069428A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11239311B2 (en) | 2019-10-24 | 2022-02-01 | Samsung Electronics Co., Ltd. | Semiconductor device and method of manufacturing the semiconductor device |
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2007
- 2007-01-23 KR KR1020070007126A patent/KR20080069428A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11239311B2 (en) | 2019-10-24 | 2022-02-01 | Samsung Electronics Co., Ltd. | Semiconductor device and method of manufacturing the semiconductor device |
| US11715760B2 (en) | 2019-10-24 | 2023-08-01 | Samsung Electronics Co., Ltd. | Semiconductor device |
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