JP2009239285A - 半導体素子の垂直チャネルトランジスタ及びその形成方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 123
- 238000004519 manufacturing process Methods 0.000 title abstract description 73
- 238000005530 etching Methods 0.000 claims abstract description 75
- 238000000034 method Methods 0.000 claims abstract description 70
- 150000004767 nitrides Chemical class 0.000 claims abstract description 50
- 239000000758 substrate Substances 0.000 claims abstract description 29
- 238000000059 patterning Methods 0.000 claims abstract description 9
- 230000002093 peripheral effect Effects 0.000 claims description 15
- 239000002184 metal Substances 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 239000012535 impurity Substances 0.000 description 9
- 125000006850 spacer group Chemical group 0.000 description 7
- 238000002955 isolation Methods 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 241001316062 Labeo victorianus Species 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
- H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H01L21/8232—Field-effect technology
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- H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H10B12/48—Data lines or contacts therefor
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Abstract
【課題】ワードラインの抵抗が減少され、活性ピラー間の絶縁膜のエッチング過程における窒化膜損失が最小化される垂直チャネルトランジスタの形成方法及びそのトランジスタを備えた半導体素子を提供すること。
【解決手段】基板上に、活性ピラーの各々の下部を取り囲んでいるゲート電極（８０５）を備える前記活性ピラーを形成するステップと、前記活性ピラー間のギャップ領域を埋め込むように第１絶縁膜（８０７Ａ）を前記活性ピラー上に形成するステップと、前記ゲート電極を全方向にわたって露出させ、前記ギャップ領域の底面は露出しないように、前記第１絶縁膜を部分的に取り除くステップと、残留する前記第１絶縁膜の上に前記ギャップ領域を埋め込むように導電膜を形成するステップと、前記ゲート電極を外周表面の全方向にわたって取り囲んで前記接続するワードラインを形成するために、前記導電膜をパターニングするステップと、を含む。
【選択図】図１８Ｃ
【解決手段】基板上に、活性ピラーの各々の下部を取り囲んでいるゲート電極（８０５）を備える前記活性ピラーを形成するステップと、前記活性ピラー間のギャップ領域を埋め込むように第１絶縁膜（８０７Ａ）を前記活性ピラー上に形成するステップと、前記ゲート電極を全方向にわたって露出させ、前記ギャップ領域の底面は露出しないように、前記第１絶縁膜を部分的に取り除くステップと、残留する前記第１絶縁膜の上に前記ギャップ領域を埋め込むように導電膜を形成するステップと、前記ゲート電極を外周表面の全方向にわたって取り囲んで前記接続するワードラインを形成するために、前記導電膜をパターニングするステップと、を含む。
【選択図】図１８Ｃ
Description
本発明は、半導体素子の垂直チャネルトランジスタ及びその形成方法に関し、より詳細には、ワードラインの抵抗を減少させることができる垂直チャネルトランジスタ及びその形成方法に関する。
半導体素子の集積度が増大するに伴い、ウエハ上に集積されるセルの面積が縮小している。ギガビット時代のＤＲＡＭ素子のトランジスタは４Ｆ２(Ｆ：ｍｉｎｉｍｕｍ ｆｅａｔｕｒｅ ｓｉｚｅ)程度の素子面積が要求されるため、ＤＲＡＭ素子の集積度を増大させつつ、トランジスタのチャネル長を補償してメモリセルの効率を高めるための方法として、垂直トランジスタが提案されている。
図１は、従来技術に係る垂直チャネルトランジスタを備えた半導体素子の斜視図である。
図１に示すように、従来の垂直チャネルトランジスタは、半導体基板１００から垂直に突出した複数の活性ピラー１９０を備える。この活性ピラー１９０は、ハードマスクパターン（図示せず）をエッチングマスクとして半導体基板１００をエッチングすることにより形成され、第１方向Ａ−Ａ’及び第１方向と交差する第２方向Ｂ−Ｂ’に配列される。
活性ピラー１９０間の半導体基板１００には、不純物がイオン注入されて不純物領域（図示せず）が形成される。活性ピラー１９０の上部領域及び下部領域には各々ソース領域及びドレイン領域が位置し、チャネル領域は、ソース領域とドレイン領域との間の活性ピラー１９０の内部に垂直に位置する。半導体基板１００の第２方向（Ｂ−Ｂ’）に沿って存在する素子分離用トレンチ１９１によって、不純物領域が互いに分離されてビットライン１１０が形成される。また、半導体基板１００上には活性ピラー１９０の下段側壁を囲むゲート電極（図示せず）を電気的に接続しつつ、第１方向（Ａ−Ａ’）に延長するワードライン１９３が形成される。
また、活性ピラー１９０の上にはストーリッジ電極１９５が備えられ、活性ピラー１９０とストーリッジ電極１９５との間にはコンタクトプラグ１９４が介在され得る。
図２Ａないし図７Ｃは、従来技術に係る垂直チャネルトランジスタの形成方法を説明するための図面である。特に、図２Ａ、図３Ａ、図４Ａ、図５Ａ、図６Ａ、及び図７Ａは、数段階を介して製造される半導体素子の平面図を示し、図２Ｂ、図３Ｂ、図４Ｂ、図５Ｂ、図６Ｂ、及び図７Ｂは、図２Ａ、図３Ａ、図４Ａ、図５Ａ、図６Ａ、及び図７Ａの各々におけるＡ−Ａ’方向の断面図を示し、図２Ｃ、図３Ｃ、図４Ｃ、図５Ｃ、図６Ｃ、及び図７Ｃは、図２Ａ、図３Ａ、図４Ａ、図５Ａ、図６Ａ、及び図７Ａの各々におけるＢ−Ｂ’方向の断面図を示す。
図２Ａないし図２Ｃに示すように、ハードマスク窒化膜１０１をエッチングマスクとして半導体基板１００を所定の第１の深さにエッチングして活性ピラー１９０の上段を形成する。半導体基板１００とハードマスク窒化膜１０１との間には、パッド酸化膜１０２が介在され得る。ハードマスク窒化膜１０１、パッド酸化膜１０２及び活性ピラー上段の側壁を保護するスペーサ１０３を形成する。ハードマスク窒化膜１０１及びスペーサ１０３をエッチングバリアとして、露出する半導体基板１００を所定の第１の深さよりも深い所定の第２の深さにエッチングすることで、活性ピラー１９０の下段を形成する。活性ピラー１９０の下段と活性ピラー１９０の上段とは一体に接続されている。その後、露出する半導体基板１００を等方性エッチングし、活性ピラー１９０の下段の幅を上段に比べて狭くする。
ハードマスク窒化膜１０１及びスペーサ１０３によって露出する半導体基板１００上にゲート絶縁膜１０４を形成し、活性ピラーの下段を囲むゲート電極１０５を形成する。活性ピラー１９０間の基板１００に不純物をイオン注入してビットライン用の不純物領域を形成する。
ゲート電極１０５が形成された結果物（複数の工程を含むプロセスにおいて、所定の工程が行われた状態のプロセス対象物を指す。以下同じ）の全面にエッチング阻止膜１０６を形成する。活性ピラー１９０間のギャップ領域の底面を第２方向に沿って所定の深さにエッチングして素子分離トレンチ１９１を形成する。素子分離トレンチ１９１は、不純物領域を互いに分離してビットライン１１０を形成する。結果物の構造全体の上に第１絶縁膜１０７を形成して活性ピラー１９０間のギャップ領域を埋め込む。
その後、結果物の上に第１方向に配列される活性ピラー１９０の列を露出させるライン型のマスクパターン１１２を形成する。マスクパターン１１２の第２方向のスペース幅（間隔）は活性ピラー１９０の第２方向の幅よりも狭く形成される。
図３Ａないし図３Ｃに示すように、マスクパターン１１２をエッチングマスクとして第１絶縁膜１０７をエッチングする。第１絶縁膜１０７のエッチングはゲート電極１０５の最上部（図２Ｂ及び図２Ｃに示す上部表面）から所定の高さだけ低い地点まで進行され（図３Ｂ参照）、活性ピラー１９０間のギャップ領域に第１絶縁膜１０７が残留するように進行される（図３Ｃ参照）。第１絶縁膜１０７のエッチング過程において、活性ピラー１９０の上に形成されているハードマスク窒化膜１０１が損傷する。
図４Ａないし図４Ｃに示すように、第１絶縁膜１０７のエッチング過程により露出したエッチング阻止膜１０６を取り除き、ワードライントレンチが形成される。このワードライントレンチは、活性ピラー１９０下段の側壁を囲んでいるゲート電極１０５を露出させる。このとき、図４Ａに示すように、エッチング阻止膜１０６のうち、マスクパターン１１２により露出したエッチング阻止膜１０６のみが取り除かれる。したがって、ゲート電極１０５の全方向ではなく、一部のみが露出する。このようなエッチング阻止膜１０６の除去過程において、活性ピラーの上に形成されているハードマスク窒化膜１０１がより一層損失される。
図５Ａないし図５Ｃに示すように、結果物の構造全体の上に導電膜１０８を蒸着する。
図６Ａないし図６Ｃに示すように、導電膜１０８をゲート電極１０５における最上部の高さまでエッチバックしてワードライン１０８Ａを形成する。各ワードライン１０８Ａは、隣接の活性ピラー１９０のゲート電極１０５を互いに電気的に接続させて第１方向に延長する。導電膜１０８をエッチバックする過程において、活性ピラー１９０の上に形成されているハードマスク窒化膜１０１がより一層損傷する。
図７Ａないし図７Ｃに示すように、ワードライン１０８Ａが形成された結果物の構造全体の上に第２絶縁膜１０９を蒸着して、活性ピラー１９０間のギャップ領域を埋め込む。
その後、添付図面には図示しなかったが、後続工程として、第２絶縁膜１０９及び窒化膜１０１を取り除いて活性ピラー１９０の上部を露出させる。露出した活性ピラー１９０の上にコンタクトプラグ（図１の１９４参照）及びストーリッジ電極（図１の１９５参照）を形成する工程などを順次に行う。
このような従来技術に係る垂直チャネルトランジスタは、ワードライン１０８Ａの抵抗が大きいという問題点がある。言い換えれば、第１絶縁膜１０７の選択的なエッチングにより露出する一部のエッチング阻止膜１０６のみを取り除いて形成されたワードライントレンチに導電膜１０８を形成するので、エッチング阻止膜１０６が残存する部分１５０（図６Ａ参照）では、ワードライン１０８Ａが活性ピラー１９０の下段を囲むゲート電極１０５と接続されない。すなわち、ワードライン１０８Ａの抵抗が大きくなる。
また、ワードライントレンチを形成する過程（図３Ａないし図３Ｃ参照）、エッチング阻止膜１０６の一部を取り除く過程（図５Ａないし図５Ｃ参照）、導電膜１０８をエッチバックする過程（図６Ａないし図６Ｃ参照）において、活性ピラーの上に形成されているハードマスク窒化膜１０１の相当量が損傷する。ハードマスク窒化膜１０１が損傷すれば、ハードマスク窒化膜１０１の下部の活性ピラー１９０が露出して損傷し得る。
この対策として、ハードマスク窒化膜１０１の過度な損傷による活性ピラー１９０の露出を防止するために、ハードマスク窒化膜１０１を厚く蒸着する場合、ハードマスク窒化膜の重さによって活性ピラー１９０の崩壊を招く恐れがある。また、半導体素子の集積度の向上を考慮するとき、ハードマスク窒化膜１０１の厚さを増加させるには限界がある。
本発明は上記の問題点を解決するために提案されたものであって、活性ピラーの側壁を囲むゲート電極の全方向を取り囲むワードラインを形成することによってワードラインの抵抗を減少させ、活性ピラー間に埋め込まれた絶縁膜のエッチング過程において窒化膜に対する絶縁膜のエッチング選択比を向上させることで、窒化膜の損失が最小化された垂直チャネルトランジスタの形成方法及びその垂直チャネルトランジスタを備えた半導体素子を提供することを目的とする。
前述した目的を達成するために提案された本発明に係る半導体素子の垂直チャネルトランジスタの形成方法は、基板上に、複数の活性ピラーの各々の下部を取り囲んでいるゲート電極を備える複数の前記活性ピラーを形成するステップと、前記活性ピラー間のギャップ領域を埋め込むように第１絶縁膜を前記活性ピラー上に形成するステップと、前記ゲート電極を全方向にわたって露出させ、前記活性ピラー間のギャップ領域の底面は露出しないように、前記第１絶縁膜を部分的に取り除くステップと、残留する前記第１絶縁膜の上に前記活性ピラー間のギャップ領域を埋め込むように導電膜を形成するステップと、前記ゲート電極の外周表面の全方向を取り囲んで前記ゲート電極に接続するワードラインを形成するために、前記導電膜をパターニングするステップと、を含む。
また、本発明に係る垂直チャネルトランジスタを備えた半導体素子は、基板と、該基板上に形成された複数の活性ピラーであって、各々の前記活性ピラーの下部を取り囲むゲート電極を備え、複数の列及び複数の行に配列される複数の前記活性ピラーと、前記列の方向に配列された各前記活性ピラーの前記ゲート電極の外周表面を全方向（３６０度）に取り囲んで前記ゲート電極に接続され、複数の前記列のうちの１つの方向に延長されるワードラインと、を備える。
また、本発明に係る半導体素子の垂直チャネルトランジスタの形成方法は、複数の活性ピラーの各々の下部を取り囲むゲート電極を備える複数の前記活性ピラーを備えた基板に垂直チャネルトランジスタを形成する方法であって、前記活性ピラー間のギャップ領域を埋め込むように、絶縁膜を前記活性ピラー上に形成するステップと、前記ゲート電極を全方向（３６０度）にわたって露出させ、前記活性ピラー間のギャップ領域の底面は露出しないように、前記絶縁膜を部分的に取り除くステップと、前記ゲート電極を外周表面の全方向（３６０度）にわたって取り囲んで前記ゲート電極に接続するワードラインを形成するステップと、を含む。
本発明によると、活性ピラーの側壁を囲むゲート電極の外周表面を全方向に取り囲むワードラインを形成し、ワードラインの抵抗を減少させることによって、半導体素子の特性を向上させ得る。
また、パターニングではなく、エッチバックを介して絶縁膜をエッチングし、絶縁膜とハードマスク窒化膜間のエッチングの選択比を向上させることによって、ワードラインの形成工程におけるハードマスク窒化膜の損失を最小化することができる。したがって、活性ピラーの構造的な安定性を増大させることができる。
以下、本発明に係る半導体素子の垂直チャンネルトランジスタ及びその形成方法の最も好ましい実施形態について添付の図面を参照して説明する。
また、図面において、層及び領域の厚さと間隔は、説明の便宜や明確性を期するために示したものであり、実際の物理的な厚さに比べて誇張されて図示する場合もある。また、層が他の層または基板「上」または「上部」と記載される場合、それは他の層または基板上に直接形成され得、またはそれらの間に第３の層が介在され得る。また、本明細書の全体にかけて、同じ図面符号で示された部分は同じ層を意味し、各図面の符号に英文を含む場合は、数字によって表された同一層がエッチングまたは研磨工程を介して一部が変形されたことを意味する。
図８Ａないし図１８Ｃは、本発明の好ましい一実施形態に係る半導体素子の製造方法を説明するための図面である。特に、図８Ａ、図９Ａ、図１０Ａ、図１１Ａ、図１２Ａ、図１３Ａ、図１４Ａ、図１５Ａ、図１６Ａ、図１７Ａ、及び図１８Ａは、数段階を介して製造される半導体素子の平面図を示し、図８Ｂ、図９Ｂ、図１０Ｂ、図１１Ｂ、図１２Ｂ、図１３Ｂ、図１４Ｂ、図１５Ｂ、図１６Ｂ、図１７Ｂ、及び図１８Ｂは、図８Ａ、図９Ａ、図１０Ａ、図１１Ａ、図１２Ａ、図１３Ａ、図１４Ａ、図１５Ａ、図１６Ａ、図１７Ａ、及び図１８Ａの各々におけるＡ−Ａ’方向の断面図を示し、図８Ｃ、図９Ｃ、図１０Ｃ、図１１Ｃ、図１２Ｃ、図１３Ｃ、図１４Ｃ、図１５Ｃ、図１６Ｃ、図１７Ｃ、及び図１８Ｃは、図８Ａ、図９Ａ、図１０Ａ、図１１Ａ、図１２Ａ、図１３Ａ、図１４Ａ、図１５Ａ、図１６Ａ、図１７Ａ、及び図１８Ａの各々におけるＢ−Ｂ’方向の断面図を示す。
図８Ａないし図８Ｃに示すように、ハードマスク窒化膜８０１をエッチングマスクとして、半導体基板８００を所定の第１の深さにエッチングして活性ピラーの上段を形成する。半導体基板８００とハードマスク窒化膜（ハードマスクパターンとも記す）８０１との間には、パッド酸化膜８０２が介在され得る。ハードマスク窒化膜８０１、パッド絶縁膜８０２及び活性ピラー上段の側壁を保護するスペーサ８０３を形成し、ハードマスク窒化膜８０１及びスペーサ８０３をエッチングマスクにして、露出する半導体基板８００を所定の第１の深さよりも深い所定の第２の深さにエッチングすることで、活性ピラーの下段を形成する。活性ピラーの下段は、活性ピラーの上段と一体に接続される。これによって、第１方向及び第１方向と交差する第２方向に配列される活性ピラーが形成される。半導体基板８００を等方性エッチングして活性ピラー１９０の下段の幅を上段の幅よりも狭くする。
その後、ハードマスクパターン８０１及びスペーサ８０３により露出する半導体基板８００の表面にゲート絶縁膜８０４を形成し、活性ピラーの下段を囲むゲート電極８０５を形成する。ゲート電極８０５は、一例として多結晶シリコン（Ｐｏｌｙｓｉｌｉｃｏｎ）またはメタルであり得る。
その後、活性ピラー間の基板８００に不純物をイオン注入してビットライン用の不純物領域を形成する。ゲート電極８０５が形成された結果物の全面にエッチング阻止膜８０６を形成する。活性ピラー間のギャップ領域の底面を第２方向に沿って所定の深さにエッチングして素子分離トレンチ（図示せず）を形成する。これによって、素子分離トレンチが不純物領域を互いに分離してビットライン８１０を形成する。結果物の構造全体の上に第１絶縁膜８０７を形成し、活性ピラー間のギャップ領域を埋め込む。第１絶縁膜８０７は、酸化膜であることが好ましい。
図９Ａないし図９Ｃに示すように、活性ピラー間のギャップ領域の底面が露出しないよう、第１絶縁膜８０７の一部を取り除く。ここで、残留する第１絶縁膜を「８０７Ａ」で表記する。第１絶縁膜８０７は、ゲート電極８０５の最上部（図８Ｂ及び図８Ｃに示す上部の表面）から所定の深さ（高さ方向下向きの地点）までエッチバックされてエッチング阻止膜８０６が露出する。
本発明に係る第１絶縁膜の部分的な除去過程は、別途にマスクを使用すること無しにハードマスク窒化膜８０１間の第１絶縁膜８０７を取り除くという点で、従来におけるワードライントレンチの形成過程と異なる。
ここで、第１絶縁膜８０７の部分的な除去は、別途にマスクを使用すること無しにエッチバック工程により行われるため、エッチングプロファイルを考慮する必要がない。このエッチバック工程は、ハードマスク窒化膜８０１に対して第１絶縁膜８０７のエッチング選択比が高い条件で行われる。ハードマスク窒化膜８０１の損傷を最小化する第１絶縁膜８０７のエッチング条件に対しては後述する。
図１０Ａないし図１０Ｃに示すように、残留する第１絶縁膜８０７によって覆われずに露出したエッチング阻止膜８０６の一部を取り除くことで、活性ピラーの側壁を囲むゲート電極８０５の外周表面を全方向（３６０度）にわたって所定の高さまで露出させる。他の実施形態では、ゲート電極８０５の外周表面の全体が露出し得る。ここで、残留するエッチング阻止膜を「８０６Ａ」で表記する。
図１１Ａないし図１１Ｃに示すように、結果物の構造全体の上にワードラインを形成するための導電膜８０８を蒸着する。導電膜８０８は、一例として、多結晶シリコンまたはメタルであり得、導電膜８０８は、ゲート電極８０５を外周表面の全方向（３６０度）にわたって取り囲む。他の実施形態では、導電膜はゲート電極８０５の外周表面の一部を取り囲んで形成され得る。
図１２Ａないし図１２Ｃに示すように、ハードマスク窒化膜８０１が露出するまで導電膜８０８を平坦化する。ここで、平坦化された導電膜を「８０８Ａ」で表記する。平坦化工程は、一例として、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）工程を含み得る。
図１３Ａないし図１３Ｃに示すように、平坦化された導電膜８０８Ａが形成された結果物の上に、第１方向に配列される活性ピラーの列を覆うライン型のマスクパターン８０９を形成する。マスクパターン８０９のライン幅は、活性ピラーの直径より大きいことが好ましい。
図１４Ａないし図１４Ｃに示すように、マスクパターン８０９をエッチングマスクとして、平坦化された導電膜８０８Ａをエッチングする。ここで、エッチング後の導電膜を「８０８Ｂ」で表記する。平坦化された導電膜８０８Ａのエッチング過程において、ハードマスク窒化膜８０１はマスクパターン８０９により保護されるため損傷しない。
図１５Ａないし図１５Ｃに示すように、結果物の構造全体の上に第２絶縁膜８１１を蒸着して活性ピラー間のギャップ領域を埋め込む。
図１６Ａないし図１６Ｃに示すように、第２絶縁膜８１１をゲート電極８０５の最上部の高さまでエッチバックする。第２絶縁膜８１１のエッチバックを介して、活性ピラーの上段側壁に蒸着されてエッチングされた導電膜８０８Ｂが露出する。
第２絶縁膜８１１のエッチバック過程は、ハードマスク窒化膜８０１に対して、第２絶縁膜８１１のエッチング選択比が高い条件で行われる。第２絶縁膜８１１のエッチング条件に対しては後述する。
図１７Ａないし図１７Ｃに示すように、エッチングされた導電膜８０８Ｂをゲート電極８０５の最上部の高さまでエッチバックする。これで、ゲート電極８０５の外周表面の所定の高さ領域を全方向（３６０度）にわたって取り囲み、ゲート電極８０５に接続され、第１方向に延長する導電ライン８０８Ｃが形成される。他の実施形態では、導電ライン８０８Ｃは、ゲート電極８０５の外周表面の全体を取り囲んでゲート電極８０５に接続できる。以下、導電ライン８０８Ｃをワードラインと称する。
図１８Ａないし図１８Ｃに示すように、ワードライン８０８Ｃが形成された結果物の構造全体の上に第３絶縁膜８１２を形成し、隙間を埋め込む。
その後、添付図面では図示しなかったが、後続工程において第３絶縁膜８１２及びハードマスク窒化膜８０１を取り除いて活性ピラーの上部を露出した後、露出した活性ピラーにコンタクトプラグ及びストーリッジ電極を形成する。
このような本発明の垂直チャネルトランジスタの形成方法によると、ハードマスク窒化膜８０１の損失を最小化することができる。従来技術がダマシンワードラインパターニング工程（図２Ａないし図２Ｃ参照）のためにマスクパターン１１２を用いて第１絶縁膜１０７をエッチングすることとは異なり、本発明は、別のマスクを使用すること無く、エッチバック工程によって第１絶縁膜８０７をエッチング（図９Ａないし図９Ｃ参照）するため、ハードマスク窒化膜８０１に対するエッチング選択比を向上させることができる。
例えば、第１絶縁膜８０７をプラズマエッチングする場合、Ｃ４Ｆ６、Ａｒ、及びＯ２のうちの少なくとも１つのガスを用いて、適切な圧力及びＲＦ条件でエッチングを実施する。このとき、第１絶縁膜８０７と窒化膜８０１との間のエッチング選択比、圧力、ＲＦパワー（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｐｏｗｅｒ）を考慮してエッチング条件を調節し、エッチングプロファイル及び選択比を同時に向上させることはできない。Ａｒの量を増加させることによってエッチングプロファイルを向上させることはできるものの、この場合ハードマスク窒化膜８０１に対するエッチング選択比は悪化してしまう。言い換えれば、プラズマプロセスガスのうち、Ａｒの量が増加することによってハードマスク窒化膜８０１の損失が増加する。
従来技術は、マスクを利用するパターニング方法により第１絶縁膜１０７をエッチングするため、エッチングプロファイル及び窒化膜１０１の選択比の両方を考慮しなければならない。したがって、第１絶縁膜１０７及び窒化膜１０１の選択比の向上に限界があることから、ワードラインの形成工程において相当量の窒化膜１０１が損傷する。
これとは異なり、本発明では、エッチバックにより第１絶縁膜８０７及び第２絶縁膜８１１のエッチングを行うため、エッチングプロファイルを考慮する必要がない。したがって、ハードマスク窒化膜８０１に対する第１絶縁膜８０７及び第２絶縁膜８１１のエッチング選択比を最大限に向上させる条件でエッチング工程を実施することができることから、ワードラインの形成工程で発生するハードマスク窒化膜８０１の損失を相当量減少させることができる。
特に、湿式で第１絶縁膜８０７及び第２絶縁膜８１１のエッチバックを実施する場合、ハードマスク窒化膜８０１をほとんど損傷させずにワードラインを形成することができる。
図１９Ａないし図２４Ｃは、本発明の他の実施形態に係る半導体素子の製造方法を説明するためのものであって、上記で説明した図１２Ａないし図１７Ｃに対応する工程図である。特に、図１９Ａ、図２０Ａ、図２１Ａ、図２２Ａ、図２３Ａ、及び図２４Ａは、数段階を介して製造される半導体素子の平面図を示し、図１９Ｂ、図２０Ｂ、図２１Ｂ、図２２Ｂ、図２３Ｂ、及び図２４Ｂは、図１９Ａ、図２０Ａ、図２１Ａ、図２２Ａ、図２３Ａ、及び図２４Ａの各々におけるＡ−Ａ’方向の断面図を示し、図１９Ｃ、図２０Ｃ、図２１Ｃ、図２２Ｃ、図２３Ｃ、及び図２４Ｃは、図１９Ａ、図２０Ａ、図２１Ａ、図２２Ａ、図２３Ａ、及び図２４Ａの各々におけるＢ−Ｂ’方向の断面図を示す。
図１９Ａないし図１９Ｃに示すように、導電膜（図１１Ａないし図１１Ｃの８０８と類似）は平坦化工程により所定の厚さだけ除去される。このとき、ターゲットを縮小して、ハードマスク窒化膜８０１’が露出しない程度に平坦化される。ここで、平坦化後の導電膜を「８０８’」で表記する。したがって、活性ピラーの上に蒸着されて平坦化された導電膜８０８’が維持され、後続工程でハードマスク窒化膜８０１’を保護することができる。平坦化工程は、一例としてＣＭＰ工程を含む。
図２０Ａないし図２０Ｃに示すように、平坦化された導電膜８０８’が形成された結果物の上に第１方向に配列される活性ピラーの上部を覆うライン型のマスクパターン８０９’を形成する。マスクパターン８０９’のライン幅は、活性ピラーの直径より大きく形成することが好ましい。なお、図２０Ａにおいて、活性ピラーを表す円は、隠れ線であり破線で描画されるべきであるが、便宜上実線で描画されている。
図２１Ａないし図２１Ｃに示すように、マスクパターン８０９’をエッチングマスクにして、平坦化された導電膜８０８’をエッチングする。ここで、エッチング後の導電膜を「８０８Ａ’」で表記する。平坦化された導電膜８０８’のエッチング過程において、ハードマスク窒化膜８０１’はマスクパターン８０９’により保護されるため損傷しない。
図２２Ａないし図２２Ｃに示すように、結果物の構造全体の上に第２絶縁膜８１１’を蒸着して活性ピラー間のギャップ領域を埋め込む。
図２３Ａないし図２３Ｃに示すように、第２絶縁膜８１１’をゲート電極８０５’の最上部の高さまでエッチバックする。第２絶縁膜８１１’のエッチバックを介して、活性ピラーの上段側壁に蒸着されてエッチングされた導電膜８０８Ａ’を露出させる。第２絶縁膜８１１’のエッチバック工程で、ハードマスク窒化膜８０１’は、エッチングされた導電膜８０８Ａ’によって保護されるため損傷しない。ここで、エッチング後の第２絶縁膜を「８１１Ａ’」で表記する。
図２４Ａないし図２４Ｃに示すように、エッチングされた導電膜８０８Ａ’をゲート電極８０５’の最上部の高さまでエッチバックする。これで、ゲート電極８０５’の所定の高さ領域を外周表面の全方向（３６０度）にわたって取り囲み、第１方向に延長される導電ライン８０８Ｂ’が形成され、これをワードラインと称する。他の実施形態では、導電ライン８０８Ｂ’は、ゲート電極８０５’の外周表面の全体を囲んでゲート電極８０５’に接続できる。
本発明を、好ましい実施形態にしたがって具体的に記述したが、前述した実施形態は本発明を説明するためのものであり、本発明を制限するためのものでないことを注意すべきである。また、本発明の技術分野における通常の専門家ならば本発明の技術的範囲内で多様な実施形態が可能であることを理解できるであろう。
８００ 半導体基板
８０１、８０１’ ハードマスク窒化膜（ハードマスクパターン）
８０２、８０２’ パッド酸化膜
８０３、８０３’ スペーサ
８０４、８０４’ ゲート絶縁膜
８０５、８０５’ ゲート電極
８０６、８０６Ａ、８０６’ エッチング阻止膜
８０７、８０７Ａ、８０７’ 第１絶縁膜
８０８、８０８Ａ、８０８Ｂ、８０８’、８０８Ａ’ 導電膜
８０８Ｃ、８０８Ｂ’ 導電ライン（ワードライン）
８０９、８０９’ マスクパターン
８１０、８１０’ ビットライン
８１１、８１１Ａ、８１１’、８１１Ａ’ 第２絶縁膜
８１２ 第３絶縁膜
８０１、８０１’ ハードマスク窒化膜（ハードマスクパターン）
８０２、８０２’ パッド酸化膜
８０３、８０３’ スペーサ
８０４、８０４’ ゲート絶縁膜
８０５、８０５’ ゲート電極
８０６、８０６Ａ、８０６’ エッチング阻止膜
８０７、８０７Ａ、８０７’ 第１絶縁膜
８０８、８０８Ａ、８０８Ｂ、８０８’、８０８Ａ’ 導電膜
８０８Ｃ、８０８Ｂ’ 導電ライン（ワードライン）
８０９、８０９’ マスクパターン
８１０、８１０’ ビットライン
８１１、８１１Ａ、８１１’、８１１Ａ’ 第２絶縁膜
８１２ 第３絶縁膜
Claims (20)
- 基板上に、複数の活性ピラーの各々の下部を取り囲んでいるゲート電極を備える複数の前記活性ピラーを形成するステップと、
前記活性ピラー間のギャップ領域を埋め込むように第１絶縁膜を前記活性ピラー上に形成するステップと、
前記ゲート電極を全方向にわたって露出させ、前記活性ピラー間のギャップ領域の底面は露出しないように、前記第１絶縁膜を部分的に取り除くステップと、
残留する前記第１絶縁膜の上に前記活性ピラー間のギャップ領域を埋め込むように導電膜を形成するステップと、
前記ゲート電極を外周表面の全方向にわたって取り囲んで前記ゲート電極に接続するワードラインを形成するために、前記導電膜をパターニングするステップと、
を含むことを特徴とする半導体素子の垂直チャネルトランジスタの形成方法。 - 前記導電膜をパターニングする前記ステップが、
前記導電膜が形成された結果物の上に、少なくとも１つの活性ピラーの列を覆うマスクパターンを形成するステップと、
前記マスクパターンをエッチングマスクとして前記導電膜をエッチングして前記ワードラインを形成するステップと、
を含むことを特徴とする請求項１に記載の半導体素子の垂直チャネルトランジスタの形成方法。 - 前記第１絶縁膜を部分的に取り除く前記ステップが、エッチングマスク無しで前記第１絶縁膜をエッチバックするステップを含むことを特徴とする請求項１に記載の半導体素子の垂直チャネルトランジスタの形成方法。
- 前記エッチバックする前記ステップが、湿式方式で行われることを特徴とする請求項３に記載の半導体素子の垂直チャネルトランジスタの形成方法。
- 前記第１絶縁膜を部分的に取り除く前記ステップが、エッチングプロファイルに関わらず、各々の前記活性ピラーの上に形成されたハードマスク窒化膜に対して、前記第１絶縁膜のエッチング選択比が高い条件で行なわれることを特徴とする請求項１に記載の半導体素子の垂直チャネルトランジスタの形成方法。
- 前記導電膜をパターニングする前記ステップの前に、各々の前記活性ピラーの上に形成されたハードマスクが露出するまで前記導電膜を平坦化するステップをさらに含むことを特徴とする請求項１に記載の半導体素子の垂直チャネルトランジスタの形成方法。
- 前記導電膜をパターニングする前記ステップの前に、各々の前記活性ピラーの上に形成されたハードマスクが露出しない限度内で前記導電膜を平坦化するステップをさらに含むことを特徴とする請求項１に記載の半導体素子の垂直チャネルトランジスタの形成方法。
- 前記マスクパターンのライン幅が前記活性ピラーの直径よりも大きいことを特徴とする請求項１に記載の半導体素子の垂直チャネルトランジスタの形成方法。
- 前記ワードラインを形成する前記ステップが、前記ゲート電極の上部の高さまで、パターニングされた前記導電膜をエッチバックするステップをさらに含むことを特徴とする請求項２に記載の半導体素子の垂直チャネルトランジスタの形成方法。
- パターニングされた前記導電膜をエッチバックする前記ステップが、
前記導電膜がパターニングされた結果物の構造全体の上に第２絶縁膜を形成するステップと、
前記第２絶縁膜を前記ゲート電極の上部の高さまでエッチバックするステップと、
パターニングされた前記導電膜を前記ゲート電極の高さまで、エッチバックによってエッチングするステップと、
を含むことを特徴とする請求項９に記載の半導体素子の垂直チャネルトランジスタの形成方法。 - 前記導電膜が、多結晶シリコンまたはメタルであることを特徴とする請求項１に記載の半導体素子の垂直チャネルトランジスタの形成方法。
- 前記ゲート電極が、多結晶シリコンまたはメタルであることを特徴とする請求項１に記載の半導体素子の垂直チャネルトランジスタの形成方法。
- 前記第１絶縁膜が、酸化膜であることを特徴とする請求項１に記載の半導体素子の垂直チャネルトランジスタの形成方法。
- 基板と、
該基板上に形成された複数の活性ピラーであって、各々の前記活性ピラーの下部を取り囲むゲート電極を備え、複数の列及び複数の行に配列される複数の前記活性ピラーと、
前記列の方向に配列された各前記活性ピラーの前記ゲート電極の外周表面を全方向（３６０度）にわたって取り囲んで前記ゲート電極に接続され、複数の前記列のうちの１つの方向に延長されるワードラインと、
を備えることを特徴とする垂直チャネルトランジスタを備えた半導体素子。 - 前記導電膜が、多結晶シリコンまたはメタルであることを特徴とする請求項１４に記載の垂直チャネルトランジスタを備えた半導体素子。
- 前記ゲート電極が、多結晶シリコンまたはメタルであることを特徴とする請求項１４に記載の垂直チャネルトランジスタを備えた半導体素子。
- 複数の活性ピラーの各々の下部を取り囲むゲート電極を備える複数の前記活性ピラーを備えた基板に垂直チャネルトランジスタを形成する方法であって、
前記活性ピラー間のギャップ領域を埋め込むように、絶縁膜を前記活性ピラー上に形成するステップと、
前記ゲート電極を全方向（３６０度）にわたって露出させ、前記活性ピラー間のギャップ領域の底面は露出しないように、前記絶縁膜を部分的に取り除くステップと、
前記ゲート電極を外周表面の全方向（３６０度）にわたって取り囲んで前記ゲート電極に接続するワードラインを形成するステップと、
を含むことを特徴とする半導体素子の垂直チャネルトランジスタの形成方法。 - 前記絶縁膜を部分的に取り除くステップが、エッチングマスク無しで前記絶縁膜をエッチバックするステップを含むことを特徴とする請求項１７に記載の半導体素子の垂直チャネルトランジスタの形成方法。
- 前記エッチバックする前記ステップが、湿式方式で行なわれることを特徴とする請求項１８に記載の半導体素子の垂直チャネルトランジスタの形成方法。
- 前記絶縁膜を部分的に取り除く前記ステップが、エッチングプロファイルに関わらず、各々の前記活性ピラーの上に形成されたハードマスク窒化膜に対して、前記絶縁膜のエッチング選択比が高い条件で行なわれることを特徴とする請求項１７に記載の半導体素子の垂直チャネルトランジスタの形成方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080027425A KR100956601B1 (ko) | 2008-03-25 | 2008-03-25 | 반도체 소자의 수직 채널 트랜지스터 및 그 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2009239285A true JP2009239285A (ja) | 2009-10-15 |
Family
ID=41115780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009074304A Pending JP2009239285A (ja) | 2008-03-25 | 2009-03-25 | 半導体素子の垂直チャネルトランジスタ及びその形成方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US7785960B2 (ja) |
| JP (1) | JP2009239285A (ja) |
| KR (1) | KR100956601B1 (ja) |
| CN (1) | CN101546731B (ja) |
| TW (1) | TW200941595A (ja) |
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-
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- 2009-01-21 TW TW098102279A patent/TW200941595A/zh unknown
- 2009-03-20 CN CN2009101294637A patent/CN101546731B/zh not_active Expired - Fee Related
- 2009-03-25 JP JP2009074304A patent/JP2009239285A/ja active Pending
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| US7785960B2 (en) | 2010-08-31 |
| TW200941595A (en) | 2009-10-01 |
| US7851842B2 (en) | 2010-12-14 |
| KR100956601B1 (ko) | 2010-05-11 |
| CN101546731B (zh) | 2011-10-12 |
| KR20090102153A (ko) | 2009-09-30 |
| CN101546731A (zh) | 2009-09-30 |
| US20100283102A1 (en) | 2010-11-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A02 | Decision of refusal |
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