KR101087877B1 - 고집적 반도체 장치의 제조 방법 및 반도체 장치 - Google Patents

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Abstract

본 발명은 수직형 트랜지스터를 포함하는 반도체 장치를 제조함에 있어서 기둥 형태의 채널 영역을 보호하여 반도체 장치의 동작 특성을 안정화할 수 있는 제조 방법 및 그에 따라 제조된 반도체 장치를 제공한다. 본 발명에 따른 반도체 장치의 제조 방법은 반도체 기판 상에 기둥 형태의 패턴을 형성하는 단계, 패턴의 감싸는 도전층을 증착하는 단계, 이온주입 공정을 통해 도전층의 일부를 성질 변환시켜 산화막을 형성하는 단계, 및 식각 선택비 차이를 이용하여 산화막을 제거하는 단계를 포함한다.
반도체, 수직형 트랜지스터

Description

고집적 반도체 장치의 제조 방법 및 반도체 장치{METHOD OF FABRICATING HIGH INTEGRATED SEMICONDUCTOR APPARATUS AND SEMICONDUCTOR APPARATUS FABRICATED THEREBY}
본 발명은 고집적 반도체 장치의 제조방법에 관한 것으로, 특히 수직형 트랜지스터를 포함하는 반도체 장치의 집적도를 향상시키고 동작 특성 및 수율을 개선할 수 있는 제조 방법에 관한 기술이다.
일반적으로, 반도체는 전기전도도에 따른 물질의 분류 가운데 하나로 도체와 부도체의 중간영역에 속하는 물질로서, 순수한 상태에서는 부도체와 비슷하지만 불순물의 첨가나 기타 조작에 의해 전기전도도가 늘어나는 성질을 가진다. 이러한 반도체는 불순물을 첨가하고 도체를 연결하여 트랜지스터 등의 반도체 소자를 생성하는 데 사용되며, 반도체 소자를 사용하여 만들어진 여러 가지 기능을 가지는 장치를 반도체 장치라 한다. 이러한 반도체 장치의 대표적인 예로는 반도체 기억 장치를 들 수 있다.
반도체 기억 장치는 캐패시터 및 트랜지스터로 구성된 단위셀을 다수 포함하고 있으며, 이중 캐패시터는 데이터를 임시 저장하기 위해 사용되고 트랜지스터는 환경에 따라 전기전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트 라인과 캐패시터간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source), 및 드레인(drain)의 세 영역으로 구성되어 있으며, 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어지는데 바로 이 채널이 반도체의 성질을 이용한 것이다.
반도체 기판에 통상적인 트랜지스터를 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해왔다. 이 경우 게이트 아래 소스와 드레인 사이가 트랜지스터의 채널 영역이 된다. 이러한 수평 채널 영역을 가지는 트랜지스터는 일정 면적의 반도체 기판을 차지하고 있으며, 복잡한 반도체 기억 장치의 경우 내부에 포함된 다수의 트랜지스터로 인하여 전체 면적을 줄이는 데 어려움이 발생한다.
반도체 기억 장치의 전체 면적을 줄이면 하나의 웨이퍼당 생산가능한 반도체 기억 장치의 수를 증가시킬 수 있어 생산성이 향상된다. 반도체 기억 장치의 전체 면적을 줄이기 위해 여러 가지 방법들이 제안되고 있는데 이중 어느 하나가 수평 채널 영역을 가지던 종래의 수평형 트랜지스터를 대신하여 수직 채널 영역을 가지는 수직형 트랜지스터(vertical transistor)를 사용하는 것이다.
도 1a~ 도 1f는 일반적인 수직형 트랜지스터를 포함하는 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 특히, 수직형 트랜지스터가 반도체 기억 장치 내 각각의 단위셀에 포함된 셀 트랜지스터로서 사용되는 경우를 예로 들어 설명하 고 있다.
도 1a를 참조하면, 수직형 트랜지스터를 형성하기 위해 실리콘으로 구성된 반도체 기판(102) 상에 패드 산화막(104)을 형성한 뒤, 패드 산화막(104) 상부에 하드마스크 질화막(106)을 증착한다. 이후, 수직형 트랜지스터의 채널 영역을 정의하는 마스크를 사용하는 노광 공정을 통해 하드마스크 질화막(106)을 패터닝한 후 패터닝된 하드마스크 질화막(106)을 이용하여 패드 산화막(104) 및 반도체 기판(102)을 식각하여 기둥(pillar) 형태의 채널 영역을 형성한다.
도 1b를 참조하면, 반도체 기판(102) 상의 구조물 전면에 게이트 산화막(108)과 게이트 전극 물질인 도전층(110)을 순차적으로 증착한다. 도전층(110)의 일례로 TiN을 사용할 수 있다.
도 1c를 참조하면, 일반적인 반도체 기억 장치에 포함되는 게이트 패턴의 측벽에 스페이서를 형성하는 과정과 유사하게 에치백(etch-back) 공정등을 통해 하드마스크 질화막(106)의 상부와 반도체 기판(102)에 형성된 기둥 형태의 채널 영역 사이에 증착되어 있던 도전층(140)을 제거한다. 이후, 기둥 형태의 채널 영역 사이에 노출된 반도체 기판(102)에 이온주입 공정을 통해 불순물을 주입하여 매립된 비트 라인(112)을 형성한다.
도 1d에 도시된 바와 같이, 반도체 기판(102) 상부에 형성된 구조물을 충분히 덮을 정도의 높이로 절연물질을 증착한 후 적정 높이까지 화학적 기계적 연마공정(CMP)을 수행하여 평탄화함으로써 층간절연막(114)을 형성한다.
도 1e를 참조하면, 건식 식각법으로 에치백 공정을 수행하여 층간절연 막(114)의 상부를 제거하여 도전층(110)의 일부를 노출시킨다. 이때, 층간절연막(114)은 패드 산화막(104)이 형성된 높이보다 더 낮게 남도록 식각되며, 기둥 형태의 채널 영역을 감싸는 도전층(110)의 일부가 노출되도록 한다. 이때, 층간절연막(114)이 제거되는 깊이에 따라 최종적으로 형성되는 수직형 트랜지스터의 게이트 길이가 결정된다.
도 1f를 참조하면, 에치백 공정으로 인해 노출된 도전층(110)을 제거한 후 남아있는 층간절연막(114)을 제거한다. 층간절연막(114)에 의해 보호되어 식각되지 않고 남은 도전층(110)은 수직형 트랜지스터의 게이트로서 사용된다.
이하에서는 전술한 과정에 따라 수직형 트랜지스터를 제조하는 데 있어 발생할 수 있는 문제점을 설명한다.
도 1e에서 설명한 층간절연막(114)의 상부를 식각하기 위한 에치백 공정시 층간절연막(114) 만이 제거되는 것이 아니라 기둥 형태의 채널 영역 상부에 있는 하드마스크 질화막(106)이 손실된다. 특히, 도 1e에서 설명한 층간절연막(114)의 상부를 식각하기 위한 에치백 공정은 건식 식각으로 수행되기 때문에 하드마스크 질화막(106)의 손실이 가장 많이 일어날 수 있다. 이에 앞서, 매립형 비트 라인(112)을 형성하기 위해 수행되는 도 1c에서 설명한 에치백 공정에서도 식각 방지막의 역활을 하는 하드마스크 질화막(106)의 일부가 이미 손실된다. 또한, 도시되지 않았지만 워드 라인을 형성하기 위한 후속 공정에서도 하드마스크 질화막(106)은 식각 방지막의 역활을 해야한다. 하지만, 워드 라인을 형성하기 전 도 1e에서 수행되는 에치백 공정 후 상당한 양의 하드마스크 질화막(106)이 이미 손실되었다 면, 워드 라인을 형성하기 위한 후속 공정에서 기둥 형태의 채널 영역이 손실될 수 있다. 기둥 형태의 채널 영역에 일부 손실이 발생하는 경우 수직형 트랜지스터의 소스/드레인 일측에 접합에 문제가 발생하여 누설 전류의 증가 등의 단점이 발생한다.
전술한 문제점을 극복하기 위해, 후속 공정에서 손실되는 정도를 보상하기 위해 하드마스크 질화막(106)의 두께를 충분히 두껍게 증착하여 패터닝을 하는 방법이 있다. 하지만, 하드마스크 질화막(106)의 두께를 두껍게 형성할 경우, 기둥 형태의 채널 영역과 하드마스크 질화막(106)을 합할 경우 높은 종횡비로 인하여 패턴이 쉽게 쓰러지는 문제가 야기되므로, 하드마스크 질화막(106)의 두께를 두껍게 하는 것은 한계가 있다.
또 다른 해결 방법으로서 도 1e에서 설명한 층간절연막(114)의 상부를 식각하기 위한 에치백 공정을 습식식각으로 수행하여 하드마스크 질화막(106)의 손실을 줄이는 방법을 제안할 수 있다. 하지만, 습식식각으로 에치백 공정을 진행할 경우 층간절연막(114)의 식각되는 정도를 조절하기 어렵기 때문에 각각의 기둥 형태의 채널 영역을 감싸는 도전층(110)이 노출되는 정도가 달라질 수 있다. 이 경우, 다수의 트랜지스터의 게이트 길이가 달라지기 때문에, 균일한 동작 특성을 요구하는 다수의 셀 트랜지스터로서 수직형 트랜지스터를 형성하기 위한 방법으로는 바람직하지 않다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 수직형 트랜지스터를 포함하는 반도체 장치를 제조함에 있어서 게이트 형성시 이온주입 공정을 통해 도전층의 막질을 변형시켜 습식 식각을 통해 선택적으로 제거함으로써 기둥 형태의 채널 영역을 보호하여 반도체 장치의 동작 특성을 안정화할 수 있는 제조 방법 및 그에 따라 제조된 반도체 장치를 제공한다.
본 발명은 반도체 기판 상에 기둥 형태의 패턴을 형성하는 단계, 상기 패턴의 감싸는 도전층을 증착하는 단계, 이온주입 공정을 통해 상기 도전층의 일부를 성질 변환시켜 산화막을 형성하는 단계 및 식각 선택비 차이를 이용하여 상기 산화막을 제거하는 단계를 포함하는 반도체 장치의 제조 방법을 제공한다.
바람직하게는, 상기 반도체 장치의 제조 방법은 상기 산화막을 제거한 후 상기 패턴 사이에 노출된 상기 반도체 기판에 불순물을 주입하여 비트 라인을 형성하는 단계를 더 포함한다.
바람직하게는, 상기 반도체 장치의 제조 방법은 상기 비트 라인의 형성 전 상기 패턴 및 상기 도전층 상에 산화막을 증착하는 단계를 더 포함한다.
바람직하게는, 상기 반도체 기판 상에 기둥 형태의 패턴을 형성하는 단계는 상기 반도체 기판 상에 패드 산화막을 증착하는 단계, 상기 패드 산화막 상에 하드마스크 질화막을 증착하는 단계, 노광공정을 통해 상기 하드마스크 질화막을 패터 닝하는 단계 및 패터닝된 하드마스크 질화막을 이용하여 상기 패드 산화막 및 상기 반도체 기판의 일부를 식각하는 단계를 포함한다.
바람직하게는. 상기 패턴과 상기 도전층 사이에는 게이트 산화막이 형성된 것을 특징으로 한다.
바람직하게는, 상기 이온주입 공정은 수직으로 산소 이온을 주입하는 제 1 이온주입 공정과 일정 경사도를 가지고 회전하면서 상기 산소 이온을 주입하는 제 2 이온주입 공정으로 이루어지는 것을 특징으로 한다.
바람직하게는, 상기 제 2 이온주입 공정의 상기 일정 경사도에 의해 게이트의 길이가 결정되는 것을 특징으로 한다.
바람직하게는, 상기 산화막을 제거하는 단계는 습식 식각(wet etch)으로 진행되는 것을 특징으로 한다.
또한, 본 발명은 수직형 트랜지스터의 채널 영역을 감싸는 게이트의 길이를 결정하는 단계, 상기 게이트의 길이가 결정된 후 반도체 기판에 불순물을 주입하여 비트 라인을 형성하는 단계를 포함하는 반도체 기억 장치의 제조 방법을 제공한다.
바람직하게는, 상기 게이트의 길이를 결정하는 단계는 상기 채널 영역을 감싸는 도전층을 증착하는 단계, 이온주입 공정을 통해 상기 도전층의 일부를 성질 변환시켜 산화막을 형성하는 단계 및 식각 선택비 차이를 이용하여 상기 산화막을 제거하는 단계를 포함한다.
바람직하게는, 상기 도전층은 TiN이며, 상기 산화막은 TiON인 것을 특징으로 한다.
바람직하게는, 상기 채널 영역은 반도체 기판의 일부를 식각하여 기둥 형태로 형성된 패턴인 것을 특징으로 한다.
바람직하게는, 상기 이온주입 공정은 수직으로 산소 이온을 주입하는 제 1 이온주입 공정과 일정 경사도를 가지고 회전하면서 상기 산소 이온을 주입하는 제 2 이온주입 공정으로 이루어지는 것을 특징으로 한다.
바람직하게는, 상기 산화막을 제거하는 단계는 습식 식각(wet etch)으로 진행되는 것을 특징으로 한다.
바람직하게는, 상기 반도체 장치의 제조 방법은 상기 비트 라인의 형성 전 상기 채널 영역 및 상기 게이트 상에 산화막을 증착하는 단계를 더 포함한다.
본 발명은 종래의 수직형 트랜지스터의 게이트 형성 시 수행된 건식 식각으로 인해 워드 라인 형성 시 채널 영역에 손상이 발생하는 단점을 극복하기 위해, 게이트 형성을 이온주입 공정과 습식 식각으로 대체하여 후속 공정시 채널 영역이 손상되지 않도록 하는 장점이 있다.
또한, 본 발명은 수직형 트랜지스터의 게이트의 크기를 이온주입 공정 시 이온이 주입되는 경사각을 조정하여 결정할 수 있어, 수직형 트랜지스터를 이용해 셀 트랜지스터를 형성할 경우 종래에 비해 보다 균일하고 정확한 동작 특성을 가지는 반도체 장치의 제조가 가능하다.
본 발명은 고집적 반도체 장치의 제조를 위해 기둥 형태의 수직형 트랜지스 터를 형성하는 과정에서 발생하는 문제점을 해결하기 위해 건식 식각이 아닌 이온주입 공정과 습식식각을 통해 게이트를 형성한다. 이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 2a~ 도 2g는 본 발명의 일 실시예에 따른 수직형 트랜지스터를 포함하는 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 수직형 트랜지스터를 형성하기 위해 실리콘으로 구성된 반도체 기판(202) 상에 패드 산화막(204)을 형성한 뒤, 패드 산화막(204) 상부에 하드마스크 질화막(206)을 증착한다. 이후, 수직형 트랜지스터의 채널 영역을 정의하는 마스크를 사용하는 노광 공정을 통해 하드마스크 질화막(206)을 패터닝한 후 패터닝된 하드마스크 질화막(206)을 이용하여 패드 산화막(204) 및 반도체 기판(202)을 식각하여 기둥(pillar) 형태의 채널 영역을 형성한다.
도 2b를 참조하면, 반도체 기판(202) 상의 구조물 전면에 게이트 산화막(208)과 게이트 전극 물질인 도전층(210)을 순차적으로 증착한다. 도전층(210)의 일례로 TiN을 사용할 수 있다.
도 2c를 참조하면, 이온주입 공정을 통해 도전층(210)의 일부를 성질 변환킨다. 여기서, 이온주입 공정은 수직으로 산소 이온을 주입하는 제 1 이온주입 공정과 일정 경사도를 가지고 회전하면서 상기 산소 이온을 주입하는 제 2 이온주입 공정으로 이루어진다. 제 1 이온주입 공정은 기둥 형태의 채널 영역 사이에 증착된 도전층(210)을 제거하여 이웃한 채널 영역 사이에 연결된 게이트를 분리시키고 채널 영역 하부에 비트라인을 형성하기 위해 수행된다. 반면, 제 2 이온주입 공정은 각 채널 영역을 감싸는 게이트의 길이를 결정하기 위해 수행된다.
도 2d를 참조하면, 이온주입 공정으로 인해 도전층(210)의 일부가 산화막(211)으로 변경된 것을 알 수 있다. 도전층(210)이 TiN으로 형성된 경우, 산화막(211)은 TiON이 된다. 전술한 이온주입 공정은 수직으로 산소 이온을 주입할 뿐만 아니라 경사도를 가지고 회전하면서 산소 이온을 주입하기 때문에, 기둥 형태의 채널 영역의 사이 뿐만 아니라 기둥 형태의 채널 영역의 일정 높이 이상에 증착되어 있던 도전층(210)이 산화막(211)으로 변경된다. 특히, 이온주입 공정 중 일정한 경사도를 가지고 90도씩 회전하면서 산소 이온을 주입하기 때문에, 기둥 형태의 채널 영역을 감싸는 도전층(210)에 균일하게 이온을 주입하는 것이 가능하다. 이를 통해, 종래에서 사용했던 에치백 공정을 통해 식각 정도를 제어하는 것보다 더욱 균일하게 정확하게 수직형 트랜지스터의 게이트 길이를 확정할 수 있다.
도 2e에 도시된 바와 같이, 도전층(210)과 산화막(211)의 식각 선택비 차이를 이용하여 습식 식각을 통해 산화막(211)을 제거한다. 이때, 제거되지 않은 도전층(210)은 수직형 트랜지스터의 게이트가 된다.
수직형 트랜지스터의 게이트를 형성하기 위해 층간 절연막을 증착한 뒤 건식 식각법으로 에치백 공정을 수행하였던 종래와 달리, 본 발명에서는 이온주입 공정을 통해 도전층의 막질을 변경시킨 후 습식 식각을 통해 막질이 변경된 부분을 선택적으로 제거한다. 이 경우, 기둥 형태의 채널 영역을 보호하는 하드마스크 질화막(206)이 소실되는 것을 줄일 수 있어, 게이트 형성 후 워드 라인 형성시 수행되는 식각 공정등에 의해 기둥 형태의 채널 영역에 손상이 되는 것을 방지할 수 있 다.
도 2f를 참조하면, 기둥 형태의 채널 영역 및 게이트로 사용디는 도전층(210)의 상부에 버퍼 산화막(213)을 추가로 증착한다. 이때, 버퍼 산화막(213)은 습식 식각으로 산화막(211)을 제거할 때 게이트 산화막(208)에 발생할 수 있는 손상을 복구하기 위해 증착하는 것이다. 또한, 버퍼 산화막(213)은 비트라인 형성을 위한 후속 공정에서 불순물을 주입하는 공정으로부터 기둥 형태의 채널 영역을 보호할 수 있다.
도 2g를 참조하면, 기둥 형태의 채널 영역 사이에 노출된 반도체 기판(202)에 이온주입 공정을 통해 불순물을 주입하여 매립된 비트 라인(212)을 형성한다. 종래에는 수직형 트랜지스터의 게이트를 완성하기 전 매립된 비트 라인을 형성하였던 반면, 본 발명에서는 게이트의 길이를 결정한 후 분순물을 주입하여 비트 라인(212)을 형성하는 차이가 있다.
전술한 바와 같이, 종래의 수직형 트랜지스터의 게이트 형성 시 수행된 건식 식각으로 인해 워드 라인 형성 시 채널 영역에 손상이 발생하는 단점을 극복하기 위해, 본 발명에 따른 반도체 장치의 제조 방법은 게이트 형성을 이온주입 공정과 습식 식각으로 대체함으로써 후속 공정시 채널 영역이 손상되지 않도록 한다. 따라서, 기둥 형태의 채널 영역을 보호하기 위해 하드마스크 질화막(206)의 두께를 두껍게 증착하지 않아도 되고, 기둥 형태로 패터닝한 후 높은 종횡비로 인해 패턴이 무너질 수 있는 단점을 예방할 수 있다. 아울러, 본 발명에서는 수직형 트랜지스터의 게이트의 크기를 이온주입 공정 시 이온이 주입되는 경사각을 조정하여 결정한 다. 이로 인해, 다수의 수직형 트랜지스터를 이용해 셀 트랜지스터를 형성하는 경우, 각각의 수직형 트랜지스터의 동작 특성을 균일하게 할 수 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1a~ 도 1f는 일반적인 수직형 트랜지스터를 포함하는 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 2a~ 도 2g는 본 발명의 일 실시예에 따른 수직형 트랜지스터를 포함하는 반도체 장치의 제조 방법을 설명하기 위한 단면도.

Claims (15)

  1. 반도체 기판 상에 기둥 형태의 패턴을 형성하는 단계;
    상기 패턴의 감싸는 도전층을 증착하는 단계;
    이온주입 공정을 통해 상기 도전층의 일부를 성질 변환시켜 산화막을 형성하는 단계;
    식각 선택비 차이를 이용하여 상기 산화막을 제거하는 단계; 및
    상기 패턴 사이에 노출된 상기 반도체 기판에 불순물을 주입하여 비트 라인을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 비트 라인의 형성 전 상기 패턴 및 상기 도전층 상에 산화막을 증착하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 반도체 기판 상에 기둥 형태의 패턴을 형성하는 단계는
    상기 반도체 기판 상에 패드 산화막을 증착하는 단계;
    상기 패드 산화막 상에 하드마스크 질화막을 증착하는 단계;
    노광공정을 통해 상기 하드마스크 질화막을 패터닝하는 단계; 및
    패터닝된 하드마스크 질화막을 이용하여 상기 패드 산화막 및 상기 반도체 기판의 일부를 식각하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 패턴과 상기 도전층 사이에는 게이트 산화막이 형성된 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 이온주입 공정은 수직으로 산소 이온을 주입하는 제 1 이온주입 공정과 일정 경사도를 가지고 회전하면서 상기 산소 이온을 주입하는 제 2 이온주입 공정으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 삭제
  8. 제1항에 있어서,
    상기 산화막을 제거하는 단계는 습식 식각(wet etch)으로 진행되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
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