KR100979240B1 - 반도체 소자 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 버티컬 필라 트랜지스터(Vertical Pillar Transistor)를 갖는 소자에서 매몰 비트라인의 저항을 감소시킬 수 있는 반도체 소자 및 그의 제조방법을 개시한다. 개시된 본 발명의 반도체 소자는, 실리콘 기판 내에 제1방향을 따라 배열된 버티컬 필라 트랜지스터들의 드레인 영역들과 콘택되도록 형성된 매몰 비트라인을 포함하는 반도체 소자에 있어서, 상기 매몰 비트라인은 에피실리콘으로 이루어진 것을 특징으로 한다.

Description

반도체 소자 및 그의 제조방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는, 버티컬 필라 트랜지스터(Vertical Pillar Transistor)를 갖는 소자에서 매몰 비트라인의 저항을 감소시킬 수 있는 반도체 소자 및 그의 제조방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라, 평면적으로 각 단위 셀이 차지하는 면적이 감소하게 되었다. 또한, 단위 셀 면적의 감소에 대응하여 트랜지스터, 비트라인(bit line), 워드라인(word line) 및 캐패시터(capacitor)를 한정된 면적에 형성하기 위한 다양한 방법이 연구되고 있다.
그 중 하나의 방법으로서, 소오스 영역 및 드레인 영역을 활성 영역 내에 상,하로 배치시켜서 수직 채널을 형성하도록 한 버티컬 필라 트랜지스터(Vertical Pillar Transistor)를 갖는 반도체 소자가 제안되었다.
상기 버티컬 필라 트랜지스터는, 활성 영역을 구성하는 실리콘 필라의 측벽에 게이트를 형성하고, 상기 게이트를 중심으로 하여 실리콘 필라의 상측 부분에 소오스 영역을 형성하고, 상기 실리콘 필라 아래의 실리콘 기판 부분에 드레인 영 역을 형성하는 것에 의해 구현된다.
이러한 버티컬 필라 트랜지스터를 갖는 반도체 소자는 셀 구성(cell scheme)을 기존의 8F2에서 4F2로 감소시킴으로써 넷 다이(net die)를 획기적으로 증가시킬 수 있으며, 또한, 서라운딩 게이트(surrounding gate)를 만들어서 게이트 구동력을 향상시킬 수 있는 이점을 갖는다. 특히, 상기 버티컬 필라 트랜지스터를 갖는 반도체 소자는 트랜지스터의 면적을 감소시키더라도 채널 길이는 감소하지 않으므로, 특성 및 신뢰성을 높일 수 있는 이점을 갖는다.
한편, 도시하고 설명하지는 않았지만, 이와 같은 버티컬 필라 트랜지스터를 갖는 반도체 소자는 비트라인을 실리콘 기판 내에 N형 불순물을 이온주입하여 매몰 형태로 형성하고 있다. 이 때문에, 상기 매몰 비트라인(buried bit line)의 저항은 텅스텐으로 구성되는 기존의 평면형 채널 트랜지스터를 갖는 반도체 소자에서의 비트라인 저항과 비교해서 수천 배 증가하며, 이로 인해, 상기 버티컬 필라 트랜지스터를 갖는 반도체 소자에서는 전류 감소, RC 딜레이 증가 및 전류 구동 능력 저하 등의 문제가 발생하고 있다.
그러므로, 상기 버티컬 필라 트랜지스터를 갖는 반도체 소자의 경우, 비트라인의 저항을 낮추는 것이 반드시 이루어져야 할 과제이다.
본 발명은 비트라인의 저항을 낮출 수 있는 반도체 소자의 제조방법을 제공한다.
또한, 본 발명은 비트라인의 저항을 낮추는 것을 통해 특성 및 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공한다.
일 견지에서, 본 발명에 따른 반도체 소자는, 실리콘 기판 내에 제1방향을 따라 배열된 버티컬 필라 트랜지스터(Vertical Pillar Transistor)들의 드레인 영역들과 콘택되도록 형성된 매몰 비트라인을 포함하는 반도체 소자에 있어서, 상기 매몰 비트라인은 에피실리콘으로 이루어지고, 상기 제1방향을 따라 배열된 버티컬 필라 트랜지스터들 사이의 매몰 비트라인 부분 상에는 도전 패턴이 형성된 것을 특징으로 한다.
상기 에피실리콘으로 이루어진 매몰 비트라인은 100∼3000Å 두께를 갖는다.
삭제
상기 도전 패턴은 에피실리콘으로 이루어진다.
상기 에피실리콘으로 이루어진 도전 패턴은 100∼2000Å의 높이 및 100∼2000Å의 폭을 갖는다.
상기 에피실리콘으로 이루어진 도전 패턴은 불순물이 도핑된다.
또한, 본 발명에 따른 반도체 소자는, 다수의 실리콘 필라를 갖는 실리콘 기판; 상기 실리콘 필라의 저부 표면 내에 매립되게 형성된 게이트; 상기 게이트 상측의 실리콘 필라 부분에 형성된 소오스 영역; 상기 게이트 하측의 실리콘 기판 부분 내에 형성된 드레인 영역; 상기 게이트와 소오스/드레인 영역을 포함하는 버티컬 필라 트랜지스터들 중 제1방향을 따라 배열된 버티컬 필라 트랜지스터들의 드레인 영역들과 콘택되도록 상기 실리콘 기판 내에 형성되며, 에피실리콘으로 이루어진 매몰 비트라인; 상기 제1방향을 따라 배열된 버티컬 필라 트랜지스터들 사이의 매몰 비트라인 부분 상에 형성된 도전 패턴; 상기 제1방향과 수직하는 제2방향을 따라 배열된 매몰 비트라인들 사이와 이에 인접한 매몰 비트라인 부분 및 상기 도전 패턴 상에 형성된 제1절연막; 상기 제1절연막 상에 상기 제2방향을 따라 배열된 버티컬 필라 트랜지스터들의 게이트들을 연결시키도록 형성된 워드라인; 및 상기 워드라인을 포함한 버티컬 필라 트랜지스터들 사이에 매립된 제2절연막;을 포함하는 것을 특징으로 한다.
상기 에피실리콘으로 이루어진 매몰 비트라인은 100∼3000Å 두께를 갖는다.
삭제
상기 도전 패턴은 에피실리콘으로 이루어진다.
상기 에피실리콘으로 이루어진 도전 패턴은 100∼2000Å의 높이 및 100∼2000Å의 폭을 갖는다.
상기 에피실리콘으로 이루어진 도전 패턴은 불순물이 도핑된다.
다른 견지에서, 본 발명에 따른 반도체 소자의 제조방법은, 제1방향을 따라 배열된 버티컬 필라 트랜지스터들의 드레인 영역들과 콘택되도록 실리콘 기판 내에 에피실리콘을 성장시켜 매몰 비트라인을 형성하는 단계; 및 상기 제1방향을 따라 배열된 버티컬 필라 트랜지스터들 사이의 매몰 비트라인 부분 상에 도전 패턴을 형성하는 단계;를 포함하는 것을 특징으로 한다.
상기 에피실리콘으로 이루어진 매몰 비트라인은 100∼3000Å 두께를 갖도록 형성한다.
삭제
상기 도전 패턴은 에피실리콘으로 형성한다.
상기 에피실리콘으로 이루어진 도전 패턴은 100∼2000Å의 높이 및 100∼2000Å의 폭을 갖도록 형성한다.
상기 에피실리콘으로 이루어진 도전 패턴은 불순물이 도핑되도록 형성한다.
또한, 본 발명에 따른 반도체 소자의 제조방법은, 실리콘 기판을 식각하여 다수의 실리콘 필라를 형성하는 단계; 상기 실리콘 필라들 사이의 실리콘 기판 부분을 식각하여 제1방향을 따라 연장하는 트렌치를 형성하는 단계; 상기 트렌치 내에 에피실리콘을 성장시켜 매몰 비트라인을 형성하는 단계; 상기 실리콘 필라의 저부 표면을 등방성 식각하는 단계; 상기 등방성 식각된 실리콘 필라 저부에 매립되게 게이트를 형성하는 단계; 상기 게이트 하측의 실리콘 기판 부분 내에 드레인 영역을 형성하는 단계; 상기 제1방향과 수직하는 제2방향을 따라 이웃하는 매몰 비트라인들이 서로 분리되도록 상기 매몰 비트라인을 식각하는 단계; 상기 분리된 매몰 비트라인들 사이와 이에 인접한 매몰 비트라인 부분 상에 제1절연막을 형성하는 단계; 상기 분리된 매몰 비트라인들 사이 및 그 상에 제1절연막을 매립하는 단계; 상기 제1절연막 상에 제2방향을 따라 배열된 게이트들을 연결하도록 워드라인을 형성하는 단계; 상기 워드라인을 포함한 상기 실리콘 필라들 사이에 제2절연막을 매립하는 단계; 및 상기 게이트 상측의 실리콘 필라 부분에 버티컬 필라 트랜지스터가 구성되도록 소오스 영역을 형성하는 단계;를 포함하는 것을 특징으로 한다.
상기 실리콘 필라를 형성하는 단계는, 상기 실리콘 기판 상에 상기 실리콘 필라 형성 영역을 가리는 하드마스크를 형성하는 단계; 상기 실리콘 기판을 식각하여 제1홈을 형성하는 단계; 상기 제1홈 및 하드마스크의 측벽 상에 스페이서를 형성하는 단계; 및 상기 하드마스크 및 스페이서를 식각 마스크로 이용해서 상기 제1 홈 저면의 실리콘 기판 부분을 식각하여 제2홈을 형성하는 단계;를 포함한다.
상기 에피실리콘으로 이루어진 매몰 비트라인은 100∼3000Å 두께를 갖도록 형성한다.
상기 본 발명에 따른 반도체 소자의 제조방법은, 상기 버티컬 필라 트랜지스터들 사이의 매몰 비트라인 부분 상에 도전 패턴을 형성하는 단계를 더 포함한다.
상기 도전 패턴은 에피실리콘으로 형성한다.
상기 에피실리콘으로 이루어진 도전 패턴은 100∼2000Å의 높이 및 100∼2000Å의 폭을 갖도록 형성한다.
상기 에피실리콘으로 이루어진 도전 패턴은 불순물이 도핑되도록 형성한다.
본 발명은 매몰 비트라인을 에피실리콘으로 형성함으로써 상기 매몰 비트라인의 저항을 감소시킬 수 있으며, 또한, 버티컬 필라 트랜지스터들 사이의 비트라인 부분에 에피실리콘으로 이루어진 도전 패턴을 더 형성해 줌으로써 상기 매몰 비트라인의 저항을 더욱 낮출 수 있다.
따라서, 본 발명은 낮은 저항의 매몰 비트라인을 구현할 수 있으므로, 소자 특성 및 신뢰성을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1은 본 발명의 실시예에 따른 버티컬 필라 트랜지스터를 갖는 반도체 소 자의 평면도이고, 도 2a는 도 1의 X-X'선에 따른 단면도이며, 도 2b는 도 1의 Y-Y'선에 따른 단면도이다.
도 1, 도 2a 및 도 2b를 참조하면, 실리콘 기판(100)에 매트릭스 형태로 다수의 실리콘 필라(110)가 구비되어 있고, 각 실리콘 필라(110)에는 게이트(114)와 소오스 영역(116) 및 드레인 영역(118)을 포함하는 버티컬 필라 트랜지스터(120)가 구현되어 있다. 제1방향으로 배열된 버티컬 필라 트랜지스터들(120)의 드레인 영역들(118)과 콘택되도록 매몰 비트라인(130)이 형성되어 있으며, 상기 제1방향과 수직하는 제2방향을 따라 배열된 버티컬 필라 트랜지스터들(120)의 게이트들(110)을 연결시키도록 워드라인(140)이 형성되어 있다.
여기서, 상기 버티컬 필라 트랜지스터(120)는 실리콘 필라(110)의 저부 표면 내에 매립되게 형성된 게이트(114)와, 상기 게이트(114) 상측의 실리콘 필라(110) 부분에 형성된 소오스 영역(116) 및 상기 게이트(114) 하측의 실리콘 기판(100) 부분 내에 형성된 드레인 영역(118)을 포함한다. 상기 게이트(114)는 산화막 등으로 이루어진 게이트 절연막(112)과 폴리실리콘막 등으로 이루어진 게이트 도전막(113)을 포함한다.
상기 매몰 비트라인(130)은 선택적 에피택셜 성장(Selective Epitaxial Growth) 공정에 따라 성장된 에피실리콘으로 이루어진다. 본 발명에 따른 에피실리콘으로 이루어진 매몰 비트라인(130)은 100∼3000Å 두께를 갖는다. 아울러, 상기 매몰 비트라인(130)은 제2방향을 따라 이웃하여 배치되는 다른 매몰 비트라인(130)과 제1절연막(134)에 의해 절연 및 분리된다.
계속해서, 상기 버티컬 필라 트랜지스터(120)들 사이의 매몰 비트라인(130) 부분 상에 도전 패턴(132)이 더 형성되어 있다. 상기 도전 패턴(132)은 상기 매몰 비트라인(130)의 저항을 더욱 감소시키기 위한 것으로서, 바람직하게, 선택적 에피택셜 성장 공정에 따라 소정 도전형의 불순물, 예를 들어, N형의 불순물이 도핑된 에피실리콘으로 형성된다. 이때, 상기 에피실리콘으로 이루어진 도전 패턴(132)은 100∼2000Å의 높이 및 100∼2000Å의 폭을 갖는다. 또한, 상기 N형의 불순물은 상기 에피실리콘의 성장 시에 인-시튜(in-situ)로 도핑되거나, 또는, 상기 에피실리콘의 성장 후에 도핑된다.
또한, 상기 워드라인(140)을 포함한 버티컬 필라 트랜지스터들(120) 사이에는 제2절연막(136)이 매립되어 있으며, 이에 따라, 이웃하는 버티컬 필라 트랜지스터(120)들간 분리 및 절연이 이루어진다.
이와 같은 본 발명의 버티컬 필라 트랜지스터를 갖는 반도체 소자는 상기 매몰 비트라인이 에피실리콘으로 구성되기 때문에, N형 불순물의 이온주입을 통해 구성되는 종래의 그것과 비교해서, 저항을 현저하게 낮출 수 있다.
더욱이, 본 발명의 버티컬 필라 트랜지스터를 갖는 반도체 소자는 이웃하는 버티컬 필라 트랜지스터들 사이에 배치되는 매몰 비트라인 부분에 도핑된 에피실리콘으로 이루어진 도전 패턴을 더 형성해 줌으로써, 상기 매몰 비트라인의 저항을 더욱 낮출 수 있다.
그러므로, 본 발명의 버티컬 필라 트랜지스터를 갖는 반도체 소자는 종래의 그것 보다 매우 낮은 저항의 매몰 비트라인을 구성하기 때문에 특성 및 신뢰성을 향상시킬 수 있다.
도 3a 내지 도 3g는 도 1의 X-X'선에 대응하는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이고, 도 4a는 도 3c에 대응하는 도 1의 Y-Y'선에 대응하는 단면도이며, 도 4b는 도 3g에 대응하는 도 1의 Y-Y'선에 대응하는 단면도로서, 이들을 설명하면 다음과 같다.
도 3a를 참조하면, 실리콘 기판(100) 상에 패드 산화막(101)과 패드 질화막(102)을 차례로 형성한 후, 상기 패드 질화막(102)과 패드 산화막(101)을 식각하여 상기 실리콘 기판(100)의 일부분, 즉, 실리콘 필라 형성 영역을 가리는 하드마스크(103)를 형성한다. 상기 하드마스크(103)를 식각 마스크로 이용해서 상기 하드마스크(103)에 의해 가려지지 않고 노출된 실리콘 기판(100) 부분을 식각하여 소정 깊이의 제1홈(H1)을 형성한다.
상기 제1홈(H1)의 표면을 포함한 하드마스크(103) 상에 제1산화막(104)과 제1질화막(105)을 차례로 형성한 후, 상기 제1질화막(105)과 제1산화막(104)을 에치백하여 상기 제1홈(H1)과 하드마스크(103)의 측벽에 제1스페이서(106)를 형성한다. 그런다음, 상기 제1스페이서(106)를 포함한 하드마스크(103)을 식각 마스크로 이용해서 상기 제1홈(H1) 저면의 실리콘 기판(100) 부분을 식각하여 제2홈(H2)을 형성하고, 이를 통해, 상기 제1홈(H1)과 제2홈(H2)에 의해 정의되고 매트릭스 형태로 배열되는 다수의 실리콘 필라(110)를 형성한다.
도 3b를 참조하면, 상기 제2홈(H2)과 제1스페이서(106) 및 하드마스크(103) 상에 제2산화막(107)과 제2질화막(108)을 차례로 형성한 후, 이들을 에치백하여 상 기 제2홈(H2)의 측벽과 제1스페이서(106) 상에 제2스페이서(109)를 형성한다. 상기 제2스페이서(109) 및 하드마스크(103)를 식각 마스크로 이용해서 상기 제2홈(H2) 저면의 실리콘 기판(100) 부분을 식각하여 제1방향으로 연장하는 트렌치(T)를 형성한다. 상기 트렌치(T)는 매몰 비트라인이 형성될 영역을 정의하는 것으로서, 100∼3000Å 깊이를 갖도록 형성한다.
도 3c 및 도 4a를 참조하면, 상기 트렌치(T)를 매립하도록 선택적 에피택셜 성장(Selective Epitaxial Growth) 공정에 따라 에피실리콘을 성장시키고, 이를 통해, 상기 트렌치(T) 내에 에피실리콘으로 이루어지고 제1방향으로 연장하는 매몰 비트라인(130)을 형성한다. 상기 에피실리콘은 상기 트렌치(T)를 매립하는 두께, 바람직하게, 100∼3000Å 정도의 두께로 성장시키며, 따라서, 상기 에피실리콘으로 이루어진 매몰 비트라인(130)은 100∼3000Å 두께를 갖도록 형성된다.
상기 제1방향을 따라 배열된 실리콘 필라(110)들 사이의 상기 매몰 비트라인(130) 부분 상에 에피실리콘으로 이루어진 도전 패턴(132)을 형성한다. 상기 도전 패턴(132) 물질인 에피실리콘은 선택적 에피택셜 성장 공정에 따라 형성하며, 바람직하게, 소정 도전형의 불순물, 즉, N형의 불순물을 도핑하여 형성한다. 이때, 상기 N형 불순물의 도핑은 에피실리콘의 성장 시에 인-시튜로 수행하거나, 또는, 상기 에피실리콘의 성장 후에 수행한다. 상기 에피실리콘으로 이루어진 도전 패턴(132)은 매몰 비트라인(130)의 저항을 낮추기 위한 것으로서, 바람직하게, 100∼2000Å의 높이 및 100∼2000Å의 폭을 갖도록 형성한다.
여기서, 본 발명의 매몰 비트라인(130)은 에피실리콘으로 형성되기 때문에 불순물 이온주입을 통해 형성된 종래의 그것에 비해 현저하게 낮은 저항을 갖는다. 또한, 본 발명은 상기 실리콘 필라(110)들 사이의 상기 매몰 비트라인(130) 부분에, 다시말해, 버티컬 필라 트랜지스터들 사이의 매몰 비트라인(130) 부분에 도핑된 에피실리콘으로 이루어진 도전 패턴(132)을 형성해주기 때문에 종래의 매몰 비트라인에 비해 더욱 감소된 저항을 갖는다.
도 3d를 참조하면, 공지의 공정에 따라 상기 제2스페이서를 제거한다. 그런다음, 상기 제2스페이서가 제거되어 노출된 제2홈(H2) 측벽의 상기 실리콘 필라(110)의 저부 표면을 등방성 식각하고, 이를 통해, 상기 실리콘 필라(102)의 저부 표면에 움푹 패인 반구형의 제3홈(H3)을 형성한다. 이때, 상기 반구형 제3홈(H3)은 환형 모양을 갖도록 형성된다.
도 3e를 참조하면, 상기 반구형 제3홈(H3)이 형성된 실리콘 기판(100)의 결과물 상에 산화막 등으로 이루어진 게이트 절연막(112)과 폴리실리콘막 등으로 이루어진 게이트 도전막(113)을 차례로 형성한 후, 상기 게이트 도전막(113)과 게이트 절연막(112)을 에치백하여 상기 제3홈(H3) 내에 매립된 형태의 게이트(114)를 형성한다. 여기서, 상기 게이트(114)는 상기 제3홈(H3) 내에 매립된 형태, 즉, 상기 실리콘 필라(102)의 저부를 감싸는 환형으로 형성된다.
상기 게이트(114)가 형성된 실리콘 기판(100)의 결과물에 대해 소정 도전형의 불순물, 예를 들어, N형 불순물의 이온주입을 수행하여 상기 게이트(114) 하측의 실리콘 기판(100) 부분 내에 드레인 영역(118)을 형성한다. 상기 드레인 영역(118)은 상기 매몰 비트라인(130)과 콘택되도록 형성된다. 이때, 상기 드레인 영 역(118)을 형성하기 위한 N형 불순물의 이온주입은 경사 이온주입 방식으로 수행될 수 있으며, 상기 매몰 비트라인(130) 내에도 함께 이루어지게 된다.
도 3f를 참조하면, 제2방향을 따라 이웃하는 매몰 비트라인들(130)이 서로 분리되도록 상기 매몰 비트라인(130)을 식각한다. 그런다음, 상기 분리된 매몰 비트라인들(130) 사이와 이에 인접한 매몰 비트라인(130) 부분 상에 제1절연막(134)을 형성한다. 이때, 상기 제1절연막(134)은, 도 4b에 도시된 바와 같이, 제1방향을 따라 배열된 실리콘 필라(110)들 사이의 상기 매몰 비트라인(130) 부분 상에 형성된 도전 패턴(132) 상에도 함께 형성된다.
다음으로, 상기 제1절연막(134) 상에 도전막, 예를 들어, 폴리실리콘막을 증착한 후, 이를 식각하여 상기 제1방향에 수직하는 제2방향을 따라 배열된 환형의 게이트들(110)을 연결시키는 워드라인(140)을 형성한다.
도 3g 및 도 4b를 참조하면, 상기 워드라인(140)이 형성된 실리콘 기판(100)의 결과물 상에 상기 실리콘 필라(110)들 사이를 매립하도록 제2절연막(136)을 증착한 후, 상기 하드마스크가 노출될 때까지 상기 제2절연막(136)의 표면을 제거한다. 상기 제2절연막(136) 표면의 제거는, 바람직하게, CMP 공정으로 수행한다.
상기 실리콘 필라(110)가 노출되도록 하드마스크를 제거한다. 이때, 단면상으로 볼 때, 상기 실리콘 필라(110)의 위쪽에 있는 제2절연막(136) 부분이 함께 제거된다. 그 다음, 상기 게이트(114) 상측의 노출된 실리콘 필라(110) 부분에 소정 도전형의 불순물, 예를 들어, N형의 불순물을 이온주입하여 소오스 영역(116)을 형성하고, 이를 통해, 상기 게이트(114)와 소오스 영역(116) 및 드레인 영역(118)을 포함하는 버티컬 필라 트랜지스터(120)를 형성한다.
이후, 도시하지는 않았으나, 상기 버티컬 필라 트랜지스터(120)의 소오스 영역(116)과 콘택되는 스토리지 노드 콘택의 형성 공정을 포함한 일련의 후속 공정들 을 차례로 진행하여 본 발명에 따른 버티컬 필라 트랜지스터를 갖는 반도체 소자의 제조를 완성한다.
전술한 바와 같이, 본 발명은 매몰 비트라인을 에피실리콘으로 형성하며, 또한, 이웃하는 버티컬 필라 트랜지스터들 사이에 배치되는 매몰 비트라인 부분에 도핑된 에피실리콘으로 이루어진 도전 패턴을 더 형성해 줌으로써, 상기 매몰 비트라인의 저항을 불순물 이온주입을 통해 형성한 종래의 그것 보다 현저하게 낮출 수 있다.
따라서, 본 발명은 매우 낮은 저항의 매몰 비트라인을 포함하는 버티컬 필라 트랜지스터를 갖는 반도체 소자를 구현할 수 있는 바, 소자 특성 및 신뢰성을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 본 발명의 실시예에 따른 버티컬 필라 트랜지스터를 갖는 반도체 소자를 도시한 평면도이다.
도 2a는 도 1의 X-X'선에 따른 단면도이다.
도 2b는 도 1의 Y-Y'선에 따른 단면도이다.
도 3a 내지 도 3g는 도 1의 X-X'선에 대응하는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 4a는 도 3c에 대응하는 도 1의 Y-Y'선에 대응하는 단면도이다.
도 4b는 도 3g에 대응하는 도 1의 Y-Y'선에 대응하는 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 실리콘 기판 101 : 패드 산화막
102 : 패드 질화막 103 : 하드마스크
104 : 제1산화막 105 : 제1질화막
106 : 제1스페이서 107 : 제2산화막
108 : 제2질화막 109 ; 제2스페이서
110 : 실리콘 필라 112 : 게이트 절연막
113 : 게이트 도전막 114 : 게이트
116 : 소오스 영역 118 : 드레인 영역
120 : 버티컬 필라 트랜지스터 130 : 매몰 비트라인
132 : 도전 패턴 134 : 제1절연막
136 : 제2절연막 140 : 워드라인
H1 : 제1홈 H2 : 제2홈
H3 : 제3홈 T : 트렌치

Claims (25)

  1. 실리콘 기판 내에 제1방향을 따라 배열된 버티컬 필라 트랜지스터(Vertical Pillar Transistor)들의 드레인 영역들과 콘택되도록 형성된 매몰 비트라인을 포함하는 반도체 소자에 있어서,
    상기 매몰 비트라인은 에피실리콘으로 이루어지고,
    상기 제1방향을 따라 배열된 버티컬 필라 트랜지스터들 사이의 매몰 비트라인 부분 상에는 도전 패턴이 형성된 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서, 상기 에피실리콘으로 이루어진 매몰 비트라인은 100∼3000Å 두께를 갖는 것을 특징으로 하는 반도체 소자.
  3. 삭제
  4. 제 1 항에 있어서, 상기 도전 패턴은 에피실리콘으로 이루어진 것을 특징으로 하는 반도체 소자.
  5. 제 4 항에 있어서, 상기 에피실리콘으로 이루어진 도전 패턴은 100∼2000Å의 높이 및 100∼2000Å의 폭을 갖는 것을 특징으로 하는 반도체 소자.
  6. 제 4 항에 있어서, 상기 에피실리콘으로 이루어진 도전 패턴은 불순물 도핑이 이루어진 것을 특징으로 하는 반도체 소자.
  7. 다수의 실리콘 필라를 갖는 실리콘 기판;
    상기 실리콘 필라의 저부 표면 내에 매립되게 형성된 게이트;
    상기 게이트 상측의 실리콘 필라 부분에 형성된 소오스 영역;
    상기 게이트 하측의 실리콘 기판 부분 내에 형성된 드레인 영역;
    상기 게이트와 소오스/드레인 영역을 포함하는 버티컬 필라 트랜지스터들 중 제1방향을 따라 배열된 버티컬 필라 트랜지스터들의 드레인 영역들과 콘택되도록 상기 실리콘 기판 내에 형성되며, 에피실리콘으로 이루어진 매몰 비트라인;
    상기 제1방향을 따라 배열된 버티컬 필라 트랜지스터들 사이의 매몰 비트라인 부분 상에 형성된 도전 패턴;
    상기 제1방향과 수직하는 제2방향을 따라 배열된 매몰 비트라인들 사이와 이에 인접한 매몰 비트라인 부분 및 상기 도전 패턴 상에 형성된 제1절연막;
    상기 제1절연막 상에 상기 제2방향을 따라 배열된 버티컬 필라 트랜지스터들의 게이트들을 연결시키도록 형성된 워드라인; 및
    상기 워드라인을 포함한 버티컬 필라 트랜지스터들 사이에 매립된 제2절연막;
    을 포함하는 것을 특징으로 하는 반도체 소자.
  8. 제 7 항에 있어서, 상기 에피실리콘으로 이루어진 매몰 비트라인은 100∼3000Å 두께를 갖는 것을 특징으로 하는 반도체 소자.
  9. 삭제
  10. 제 7 항에 있어서, 상기 도전 패턴은 에피실리콘으로 이루어진 것을 특징으로 하는 반도체 소자.
  11. 제 10 항에 있어서, 상기 에피실리콘으로 이루어진 도전 패턴은 100∼2000Å의 높이 및 100∼2000Å의 폭을 갖는 것을 특징으로 하는 반도체 소자.
  12. 제 10 항에 있어서, 상기 에피실리콘으로 이루어진 도전 패턴은 불순물이 도핑된 것을 특징으로 하는 반도체 소자.
  13. 제1방향을 따라 배열된 버티컬 필라 트랜지스터들의 드레인 영역들과 콘택되도록 실리콘 기판 내에 에피실리콘을 성장시켜 매몰 비트라인을 형성하는 단계; 및
    상기 제1방향을 따라 배열된 버티컬 필라 트랜지스터들 사이의 매몰 비트라인 부분 상에 도전 패턴을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제 13 항에 있어서, 상기 에피실리콘으로 이루어진 매몰 비트라인은 100∼3000Å 두께를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 삭제
  16. 제 13 항에 있어서, 상기 도전 패턴은 에피실리콘으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  17. 제 16 항에 있어서, 상기 에피실리콘으로 이루어진 도전 패턴은 100∼2000Å의 높이 및 100∼2000Å의 폭을 갖도록 형성하는 것을 특징으로 하는 반도체 소자으 제조방법.
  18. 제 16 항에 있어서, 상기 에피실리콘으로 이루어진 도전 패턴은 불순물이 도핑되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  19. 실리콘 기판을 식각하여 다수의 실리콘 필라를 형성하는 단계;
    상기 실리콘 필라들 사이의 실리콘 기판 부분을 식각하여 제1방향을 따라 연장하는 트렌치를 형성하는 단계;
    상기 트렌치 내에 에피실리콘을 성장시켜 매몰 비트라인을 형성하는 단계;
    상기 실리콘 필라의 저부 표면을 등방성 식각하는 단계;
    상기 등방성 식각된 실리콘 필라 저부에 매립되게 게이트를 형성하는 단계;
    상기 게이트 하측의 실리콘 기판 부분 내에 드레인 영역을 형성하는 단계;
    상기 제1방향과 수직하는 제2방향을 따라 이웃하는 매몰 비트라인들이 서로 분리되도록 상기 매몰 비트라인을 식각하는 단계;
    상기 분리된 매몰 비트라인들 사이 및 이에 인접한 매몰 비트라인 부분 상에 제1절연막을 형성하는 단계;
    상기 제1절연막 상에 제2방향을 따라 배열된 게이트들을 연결하도록 워드라인을 형성하는 단계;
    상기 워드라인을 포함한 상기 실리콘 필라들 사이에 제2절연막을 매립하는 단계; 및
    상기 게이트 상측의 실리콘 필라 부분에 버티컬 필라 트랜지스터가 구성되도록 소오스 영역을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  20. 제 19 항에 있어서, 상기 실리콘 필라를 형성하는 단계는,
    상기 실리콘 기판 상에 상기 실리콘 필라 형성 영역을 가리는 하드마스크를 형성하는 단계;
    상기 실리콘 기판을 식각하여 제1홈을 형성하는 단계;
    상기 제1홈 및 하드마스크의 측벽 상에 스페이서를 형성하는 단계; 및
    상기 하드마스크 및 스페이서를 식각 마스크로 이용해서 상기 제1홈 저면의 실리콘 기판 부분을 식각하여 제2홈을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  21. 제 19 항에 있어서, 상기 에피실리콘으로 이루어진 매몰 비트라인은 100∼3000Å 두께를 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  22. 제 19 항에 있어서, 상기 버티컬 필라 트랜지스터들 사이의 매몰 비트라인 부분 상에 도전 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  23. 제 22 항에 있어서, 상기 도전 패턴은 에피실리콘으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  24. 제 23 항에 있어서, 상기 에피실리콘으로 이루어진 도전 패턴은 100∼2000Å의 높이 및 100∼2000Å의 폭을 갖도록 형성하는 것을 특징으로 하는 반도체 소자으 제조방법.
  25. 제 23 항에 있어서, 상기 에피실리콘으로 이루어진 도전 패턴은 불순물이 도핑되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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