CN115605020A - 在Si支柱上具有SiGe层的半导体装置 - Google Patents

在Si支柱上具有SiGe层的半导体装置 Download PDF

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Abstract

本公开涉及一种在Si支柱上具有SiGe层的半导体装置。一种方法包含：在硅衬底上外延生长SiGe层；蚀刻所述SiGe层及所述硅衬底以形成覆盖有所述SiGe层的有源区；第一次蚀刻形成于所述有源区的第一区上的所述SiGe层而不蚀刻形成于所述有源区的第二区上的所述SiGe层以形成第一沟槽；以及第二次蚀刻在所述第一沟槽的内壁上剩余的所述SiGe层。

Description

在Si支柱上具有SiGe层的半导体装置
技术领域
本公开大体上涉及半导体装置。明确来说，本公开涉及在Si支柱上具有SiGe层的半导体装置。
背景技术
DRAM的单元电容器及位线经由单元接触插塞及位线接触插塞分别连接到单元晶体管的源极/漏极区。扩大单元接触插塞与单元晶体管的源极/漏极区之间的接触范围的方法的实例是增加其中形成单元晶体管的每一硅支柱的平面大小而不增加硅支柱的布置间距的方法。然而，当每一硅支柱的平面大小增加而不增加硅支柱的布置间距时，存在特定硅支柱的位线接触插塞与其邻近硅支柱的单元接触插塞接触的风险。
发明内容
在一个方面中，本公开提供一种设备，其包括：有源区，其被STI区包围；第一接触插塞，其耦合到所述有源区的第一区；第二接触插塞，其耦合到所述有源区的第二区；以及SiGe层，其直接耦合到所述有源区的所述第二区及所述第二接触插塞。
在另一方面中，本公开提供一种方法，其包括：在硅衬底上外延生长SiGe层；蚀刻所述SiGe层及所述硅衬底以形成覆盖有所述SiGe层的有源区；第一次蚀刻形成于所述有源区的第一区上的所述SiGe层而不蚀刻形成于所述有源区的第二区上的所述SiGe层以形成第一沟槽；以及第二次蚀刻在所述第一沟槽的内壁上剩余的所述SiGe层。
在另一方面中，本公开提供一种方法，其包括：蚀刻硅衬底以形成有源区；在所述有源区上外延生长SiGe层；第一次蚀刻形成于所述有源区的第一区上的所述SiGe层而不蚀刻形成于所述有源区的第二区上的所述SiGe层以形成第一沟槽；以及第二次蚀刻在所述第一沟槽的内壁上剩余的所述SiGe层。
附图说明
图1A是根据本公开的半导体装置的示意性横截面，其对应于图3A到图10A中分别展示的线A-A；
图1B是根据本公开的半导体装置的示意性横截面，其对应于图3A到图10A中分别展示的线B-B；
图2是用于解释根据本公开的半导体装置的制造过程的示意性横截面；
图3A是用于解释根据本公开的半导体装置的制造过程的部分示意性平面图，且图3B是沿着图3A中分别展示的线A-A的示意性横截面；
图4A是用于解释根据本公开的半导体装置的制造过程的部分示意性平面图，且图4B是沿着图4A中分别展示的线A-A的示意性横截面；
图5A是用于解释根据本公开的半导体装置的制造过程的部分示意性平面图，且图5B是沿着图5A中分别展示的线A-A的示意性横截面；
图6A是用于解释根据本公开的半导体装置的制造过程的部分示意性平面图，且图6B是沿着图6A中分别展示的线A-A的示意性横截面；
图7A是用于解释根据本公开的半导体装置的制造过程的部分示意性平面图，且图7B是沿着图7A中分别展示的线A-A的示意性横截面；
图8A是用于解释根据本公开的半导体装置的制造过程的部分示意性平面图，且图8B是沿着图8A中分别展示的线A-A的示意性横截面；
图9A是用于解释根据本公开的半导体装置的制造过程的部分示意性平面图，且图9B是沿着图9A中分别展示的线A-A的示意性横截面；
图10A是用于解释根据本公开的半导体装置的制造过程的部分示意性平面图，且图10B是沿着图10A中分别展示的线A-A的示意性横截面；
图10C、10D及10F是沿着图10A中展示的线B-B的示意性横截面；
图10E是对应于图10D的示意性平面图；
图11A是用于解释根据本公开的半导体装置的制造过程的示意性横截面，其对应于图3A到图10A中分别展示的线A-A；
图11B、11C、12A及12B是用于解释根据本公开的半导体装置的制造过程的示意性横截面，其对应于图3A到图10A中分别展示的线B-B；
图13是对应于图1A及1B的示意性平面图；
图14A及14C是用于解释根据本公开的半导体装置的修改的制造过程的部分示意性平面图，且图14B及14D是沿着图14A及14C中分别展示的线A-A的示意性横截面；
图14E是根据本公开的第一修改的半导体装置的示意性横截面；及
图15是根据本公开的第二修改的半导体装置的示意性横截面。
具体实施方式
下文将参考附图详细地解释本发明的各个实施例。以下详细描述参考通过图解展示特定方面及可实践本发明的实施例的附图。足够详细地描述这些实施例以使所属领域的技术人员能实践本发明。可利用其它实施例，且可在不背离本发明的范围的情况下做出结构、逻辑及电改变。本文中公开的各个实施例不必相互排斥，因为一些所公开实施例可与一或多个其它所公开实施例组合以形成新实施例。
图1A是根据本公开的半导体装置的示意性横截面。图1B是根据本公开的半导体装置的示意性横截面。根据本公开的半导体装置是例如DRAM的半导体存储器装置，且包含图1A中所展示的存储器单元晶体管10及单元电容器12。存储器单元晶体管10形成于被STI区4划分的硅衬底2的有源区6中。有源区6由p型单晶硅制成。在有源区6中提供两个栅极沟槽20。每一栅极沟槽20的内壁被由氧化硅制成的栅极绝缘膜22覆盖。栅极电极30在栅极绝缘膜22上嵌入于每一栅极沟槽20中。栅极电极30包含定位于栅极沟槽20的下部中的下栅极电极32及定位于下栅极电极32上的上栅极电极34。下栅极电极32由具有大功函数的导电材料制成，例如氮化钛或钨。上栅极电极34由具有比下栅极电极32的功函数更小的功函数的导电材料制成，例如多晶硅。举例来说，栅极电极30的顶部被由氧化硅或氮化硅制成的栅帽绝缘膜24覆盖。
处于比栅极电极30更高的水平高度下的有源区6的区用作源极/漏极区8B及8C。源极/漏极区8B及8C由n型单晶硅制成。源极/漏极区8B经由位线触点40连接到位线42。源极/漏极区8C经由单元触点44连接到单元电容器12。鉴于位线触点40无需SiGe层14与源极/漏极区8B直接接触，故SiGe层14介入于单元触点44与源极/漏极区8C之间。即，SiGe层14夹置于源极/漏极区8C与单元触点44之间。SiGe层14直接耦合到源极/漏极区8C及单元触点44。位线触点40嵌入于提供于有源区6及栅帽绝缘膜24中的沟槽52中。位线触点40与栅极电极30部分重叠。单元触点44嵌入于绝缘膜54中。如图1B中展示，沟槽52的平面位置与STI区4部分重叠。因此，STI区4从沟槽52的内壁的部分暴露。
接着，描述根据本实施例的半导体装置的制造方法。
首先，如图2中展示，SiGe层14外延生长于硅衬底2的表面上。接着，如图3A及3B中展示，使STI区4形成于硅衬底2中。被STI区4包围的区是有源区6。有源区6呈支柱的形式，且其表面被SiGe层14覆盖。接着，栅极沟槽20形成于硅衬底2及STI区4中。向一个有源区6指派两个栅极沟槽20。接着，如图4A及4B中展示，执行热氧化，借此在每一栅极沟槽20的内壁上形成栅极绝缘膜22。接着，如图5A及5B中展示，将例如由氮化钛或钨制成的下栅极电极32沉积于整个表面上以嵌入栅极沟槽20。接着，如图6A及6B中展示，下栅极电极32被回蚀。因此，下栅极电极32保持于每一栅极沟槽20的底部上。接着，如图7A及7B中展示，将例如由多晶硅制成的上栅极电极34沉积于整个表面上以嵌入栅极沟槽20。接着，如图8A及8B中展示，上栅极电极34被回蚀。因此，上栅极电极34保持于每一栅极沟槽20中的下栅极电极32上。
接着，如图9A及9B中展示，将例如由氮化硅制成的栅帽绝缘膜24形成于整个表面上以嵌入栅极沟槽20。接着，如图10A及10B中展示，使沟槽52形成于将连接到位线触点40的有源区6的部分中。在图10A中，为便于理解图式，省略栅帽绝缘膜24。在为了形成沟槽52而进行蚀刻时，由硅制成的有源区6的蚀刻速率及SiGe层14的蚀刻速率可彼此相同。沟槽52提供于有源区6的中心部分，即将连接到位线触点40的部分中。在图10C中展示的区段中，理想的是，SiGe层14被完全移除到预定深度区。然而，在其中有源区6的大小较大的情况下，SiGe层14的部分可保留在沟槽52的内壁上，如图10D中所展示。当在有源区6与栅帽绝缘膜24的剩余部分之间出现重叠时出现这种现象，如在图10E中用参考符号P展示。因此，在其中有源区6的大小较大的情况下，可能很容易出现这种现象。因此，在本实施例中，SiGe层14被选择性地蚀刻，使得沟槽52中剩余的SiGe层14被移除，如图10F中展示。此蚀刻在SiGe层14的蚀刻速率高于硅的蚀刻速率的条件下执行。因此，有可能选择性地蚀刻沟槽52中的SiGe层14而不会损坏有源区6。
接着，如图11A及11B中展示，将位线触点40嵌入于沟槽52中，且接着，使位线42形成于位线触点40上。此处，即使在如参考图10D描述的SiGe层14的部分保留在沟槽52的内壁上的情况下，沟槽52中剩余的SiGe层14也被移除，如图10E及10F中展示，且因此获得图11C中展示的结构。接着，如图12A中展示，将位线42用作掩模来蚀刻位线触点40，借此使位线触点40与其邻近位线触点40分离。在其中在位线触点40被蚀刻之前的结构是图11C中展示的结构的情况下，图12B中展示的结构通过蚀刻位线触点40来获得。此后，以此方式获得的结构被绝缘膜54完全覆盖，且接着，形成单元触点44及单元电容器12。因此，获得图1A及1B中展示的结构。单元触点44的平面位置在图13中展示。即使在如在图13中用参考符号P展示那样在源区6与栅帽绝缘膜24的剩余部分之间出现重叠的情况下，SiGe层14也不会保留在此部分处。如上文描述，根据本公开的制造过程，形成用于嵌入位线触点40的沟槽52且此后针对SiGe层14执行选择性蚀刻。因此，即使当SiGe层14如图10D中展示那样保持于沟槽52中时，剩余SiGe层14也被移除。因此，有可能防止沟槽52中剩余的SiGe层14与单元触点44之间彼此接触。
在上文描述的实例中，SiGe层14外延生长于硅衬底2上且此后STI区4形成。然而，如图14A及14B中展示，硅衬底2可以支柱的形式处理，而不会在硅衬底2上外延生长SiGe层14，且此后SiGe层14可在STI区4的形成之前外延生长于支柱形有源区6的表面上。此后，如图14C及14D中展示，形成STI区4及栅极沟槽20。同样在此情况下，通过选择性地移除沟槽52中剩余的SiGe层14，有可能防止SiGe层14及单元触点44之间彼此接触，如参考图10D描述。因此，获得图14E中展示的最终结构。在图14E中展示的实例中，SiGe层14覆盖STI区4与有源区6之间的边界。此外，如图15中展示，在单元触点44形成之前，有源区6的表面上剩余的SiGe层14可被移除且可用多晶硅层16取代。此结构可消除在硅与SiGe层14之间的界面处产生的变形。
尽管已在某些优选实施例及实例的上下文中公开本发明，但所属领域的技术人员将理解，本发明超出明确公开的实施例延伸到本发明的其它替代实施例及/或用途及其明显修改及等效物。另外，所属领域的技术人员将基于本公开容易地明白本发明范围内的其它修改。还应考虑到，可对实施例的特定特征及方面进行各种组合或子组合，且其仍落入本发明的范围内。应理解，所公开实施例的各种特征及方面可彼此组合或替代以形成所公开发明的变化模式。因此，希望本发明的至少一些公开内容的范围不应受上文描述的特定公开的实施例限制。

Claims (22)

1.一种设备，其包括：
有源区，其被STI区包围；
第一接触插塞，其耦合到所述有源区的第一区；
第二接触插塞，其耦合到所述有源区的第二区；以及
SiGe层，其直接耦合到所述有源区的所述第二区及所述第二接触插塞。
2.根据权利要求1所述的设备，其中所述SiGe层夹置于所述有源区的所述第二区与所述第二接触插塞之间。
3.根据权利要求1所述的设备，其中所述SiGe层覆盖所述有源区与所述STI区之间的边界。
4.根据权利要求1所述的设备，其中所述有源区的所述第一区与所述第一接触插塞在它们之间未插入SiGe层的情况下彼此耦合。
5.根据权利要求4所述的设备，其进一步包括耦合到所述第二接触插塞的单元电容器。
6.根据权利要求5所述的设备，其进一步包括耦合到所述第一接触插塞的位线。
7.根据权利要求6所述的设备，其进一步包括字线，所述字线嵌入于布置于所述有源区的所述第一区与所述第二区之间的栅极沟槽中使得所述第一区用作单元晶体管的源极/漏极区中的一者且所述第二区用作所述单元晶体管的源极/漏极区中的另一者。
8.根据权利要求7所述的设备，其进一步包括：
第三接触插塞，其耦合到所述有源区的第三区；及
另一SiGe层，其布置于所述有源区的所述第三区与所述第三接触插塞之间。
9.根据权利要求8所述的设备，其进一步包括：
另一单元晶体管，其耦合到所述第三接触插塞；及
另一字线，其嵌入于布置于所述有源区的所述第一区与所述第三区之间的另一栅极沟槽中使得所述第一区用作另一单元晶体管的源极/漏极区中的一者且所述第三区用作所述另一单元晶体管的源极/漏极区中的另一者。
10.一种方法，其包括：
在硅衬底上外延生长SiGe层；
蚀刻所述SiGe层及所述硅衬底以形成覆盖有所述SiGe层的有源区；
第一次蚀刻形成于所述有源区的第一区上的所述SiGe层而不蚀刻形成于所述有源区的第二区上的所述SiGe层以形成第一沟槽；以及
第二次蚀刻在所述第一沟槽的内壁上剩余的所述SiGe层。
11.根据权利要求10所述的方法，其中所述第二次蚀刻在所述SiGe层的蚀刻速率大于所述有源区的蚀刻速率的条件下执行。
12.根据权利要求11所述的方法，其中所述第一次蚀刻在所述SiGe层的所述蚀刻速率与所述有源区的所述蚀刻速率基本上相同的条件下执行。
13.根据权利要求12所述的方法，其进一步包括在所述第一次蚀刻之前形成包围所述有源区的STI区。
14.根据权利要求13所述的方法，其中所述STI区的部分通过所述第一次蚀刻移除使得所述STI区被暴露于所述第一沟槽的所述内壁上。
15.根据权利要求10所述的方法，其进一步包括：
在所述第一次蚀刻之前在所述有源区的所述第一区与所述第二区之间形成栅极沟槽；
在所述第一次蚀刻之前在所述栅极沟槽中嵌入字线；
在所述第二次蚀刻之后在所述第一区上形成第一接触插塞；以及
在所述第二次蚀刻之后在所述第二区上形成第二接触插塞。
16.根据权利要求15所述的方法，其中所述形成所述第二接触插塞经执行使得所述第二接触插塞与覆盖所述第二区的所述SiGe层接触。
17.根据权利要求15所述的方法，其进一步包括：
在所述形成所述第二接触插塞之前移除覆盖所述第二区的所述SiGe层；及
用多晶硅覆盖所述第二区，
其中所述形成所述第二接触插塞经执行使得所述第二接触插塞与所述多晶硅接触。
18.根据权利要求15所述的方法，其进一步包括：
形成耦合到所述第一接触插塞的位线；及
形成耦合到所述第二接触插塞的单元电容器。
19.一种方法，其包括：
蚀刻硅衬底以形成有源区；
在所述有源区上外延生长SiGe层；
第一次蚀刻形成于所述有源区的第一区上的所述SiGe层而不蚀刻形成于所述有源区的第二区上的所述SiGe层以形成第一沟槽；以及
第二次蚀刻在所述第一沟槽的内壁上剩余的所述SiGe层。
20.根据权利要求19所述的方法，其中所述二次蚀刻在所述SiGe层的蚀刻速率大于所述有源区的蚀刻速率的条件下执行。
21.根据权利要求20所述的方法，其中所述第一次蚀刻在所述SiGe层的所述蚀刻速率与所述有源区的所述蚀刻速率基本上相同的条件下执行。
22.根据权利要求19所述的方法，其进一步包括：
在所述第一次蚀刻之前在所述有源区的所述第一区与所述第二区之间形成栅极沟槽；
在所述第一次蚀刻之前在所述栅极沟槽中嵌入字线；
在所述第二次蚀刻之后在所述第一区上形成第一接触插塞；以及
在所述第二次蚀刻之后在所述第二区上形成第二接触插塞。
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