KR100979360B1 - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 써라운드 게이트와 일정간격 이격시켜 벌브형 트렌치를 형성하고, 벌브형 트렌치에 매립 비트라인을 형성함으로써 워드라인과 매립 비트라인이 전기적으로 쇼트(short)되는 현상을 방지할 수 있는 기술을 개시한다. 이를 위해, 본 발명은 반도체 기판 상부에 형성된 수직형 필러와, 수직형 필러 외측에 형성된 써라운드 게이트 및 써라운드 게이트와 이격되어 형성된 매립 비트라인을 포함하는 것을 특징으로 한다.
수직형 필러, 써라운드 게이트, 매립 비트라인

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 써라운드 게이트와 일정간격 이격시켜 벌브형 트렌치를 형성하고, 벌브형 트렌치에 매립 비트라인을 형성함으로써 워드라인과 매립 비트라인이 전기적으로 쇼트(short)되는 현상을 방지할 수 있는 반도체 소자 및 그 제조방법에 관한 기술이다.
최근 디램(DRAM)과 같은 반도체 소자의 경우, 제한된 영역에 더 많은 트랜지스터를 넣어 그 집적도를 높이는 기술이 요구되고 있다. 이를 위하여, 작은 면적에 메모리 셀 소자를 넣는 것이 가능한 수직형 트랜지스터 기술이 제안되었다. 메모리 소자의 경우, 수직형 트랜지스터는 수직형 채널을 둘러싸는 써라운드 전극(Surrounding gate) 구조를 제공한다.
이러한 써라운드 전극을 4F2에 형성하기 위해 채널 영역을 선택적 등방성 식각하여 채널 영역을 소스/드레인 영역에 비해 더 가늘게 만들어 우수한 소자 특성을 얻을 수 있다. 결국, 수직형 트랜지스터는 효과적으로 제한된 면적을 사용할 수 있다. 한편, 수직형 트랜지스터는 더 작은 크기의 트랜지스터를 손쉽게 만들 수 있 을 것이라는 기대되어 디램(DRAM)뿐만 아니라 다양한 분야의 트랜지스터로 각광을 받고 있다.
메모리와 같은 반도체 소자의 제조에 있어서, 한정된 영역에 더 많은 소자를 형성하기 위하여 집적도의 증가를 요구하고 있다. 이러한 집적도 향상을 위하여 트랜지스터를 수직형 구조로 형성하는 수직형 트랜지스터 기술이 시도되고 있다. 수직형 트랜지스터 기술은 작은 면적에 메모리 셀 소자를 넣는 것을 의미한다. 이러한 수직형 트랜지스터는 수직형 채널 구조를 둘러싸는 써라운드(Surrounding gate) 전극 구조를 포함한다.
통상의 수직형 트랜지스터 제조방법을 설명하면 다음과 같다. 먼저, 활성영역을 정의하는 마스크를 이용한 사진 식각 공정으로 반도체 기판을 식각하여 수직형 필러를 형성한다. 그 다음, 수직형 필러를 감싸는 써라운드 게이트를 형성하고, 써라운드 게이트 하측에 매립 비트라인(Buried bitline)을 형성한다. 이때, 매립 비트라인은 써라운드 게이트 사이의 반도체 기판에 불순물을 주입하여 형성하는 것으로, 써라운드 게이트와 매립 비트라인은 서로 인접하여 형성된다.
따라서, 써라운드 게이트를 전기적으로 연결하기 위한 다마신 워드라인 공정시 수반되는 식각 공정은 식각 타겟을 정확히 조절하여 다마신 워드라인이 적어도 써라운드 게이트의 저부보다 높게 형성되도록 해야한다.
그러나, 다마신 워드라인 공정시 수반되는 과도 식각에 의해 식각 타겟을 조절하기 어렵게 되어 후속 공정으로 형성되는 워드라인과 매립 비트라인 간에 전기적으로 쇼트가 유발되는 문제점이 있다.
본 발명은 써라운드 게이트와 일정간격 이격시켜 벌브형 트렌치를 형성하고, 벌브형 트렌치에 매립 비트라인을 형성함으로써 워드라인과 매립 비트라인이 전기적으로 쇼트(short)되는 현상을 방지할 수 있는데 그 목적이 있다.
본 발명에 따른 반도체 소자는 반도체 기판 상부에 형성된 수직형 필러; 상기 수직형 필러 외측에 형성된 써라운드 게이트; 및 상기 써라운드 게이트와 이격되어 형성된 매립 비트라인을 포함하는 것을 특징으로 한다.
여기서, 상기 매립 비트라인은 상기 써라운드 게이트 하측부로부터 500~2000Å 만큼 이격된 것과, 상기 매립 비트라인은 도핑된 폴리실리콘층인 것을 특징으로 한다.
그리고, 본 발명에 따른 반도체 소자의 제조방법은 반도체 기판 상부에 수직형 필러를 형성하는 단계; 상기 수직형 필러 외측에 써라운드 게이트를 형성하는 단계; 상기 써라운드 게이트 사이의 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치 저부를 식각하여 벌브형 트렌치를 형성하는 단계; 상기 벌브형 트렌치 및 상기 트렌치의 일부에 비트라인용 물질막을 형성하는 단계; 및 상기 비트라인용 물질막 및 상기 반도체 기판을 식각하여 분리된 매립 비트라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 수직형 필러 형성 단계는 상기 반도체 기판 상부에 패드 산화 막 및 하드마스크층 패턴을 형성하는 단계; 상기 하드마스크층 패턴을 식각 마스크로 상기 패드 산화막 및 상기 반도체 기판을 식각하여 소스/드레인 영역으로 예정된 제 1 수직형 필러를 형성하는 단계; 상기 제 1 수직형 필러, 패드 산화막 및 상기 하드마스크층 패턴 측벽에 제 1 스페이서를 형성하는 단계; 상기 제 1 수직형 필러 및 상기 제 1 스페이서를 식각 마스크로 상기 반도체 기판을 식각하여 제 2 수직형 필러를 형성하는 단계; 및 상기 제 2 수직형 필러를 등방성 식각하여 채널 영역으로 예정된 제 3 수직형 필러를 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 써라운드 게이트 형성 단계는 상기 제 3 수직형 필러 상부에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막, 제 1 및 제 3 수직형 필러 상부에 도전층을 형성하는 단계; 및 상기 하드마스크층 패턴을 식각 마스크로 상기 도전층을 식각하는 단계를 포함하는 것과, 상기 써라운드 게이트 및 상기 제 1 스페이서 측벽에 제 2 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 트렌치 형성 단계는 상기 수직형 필러 및 상기 써라운드 게이트 상부에 절연막을 형성하는 단계; 상기 절연막 상부에 상기 수직형 필러 사이를 노출시키는 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각 마스크로 상기 절연막 및 상기 반도체 기판을 식각하는 단계; 및 상기 감광막 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
또한, 상기 트렌치는 상기 써라운드 게이트 저부로부터 500~2000Å의 깊이로 형성하는 것과, 상기 벌브형 트렌치 형성 공정은 등방성 식각 방법으로 수행하는 것과, 상기 비트라인용 물질막은 도핑된 폴리실리콘층을 포함하는 것을 특징으로 한다.
그리고, 상기 매립 비트라인 형성 단계 이후에 상기 반도체 기판, 상기 매립 비트라인, 상기 써라운드 게이트 및 상기 수직형 필러 상부에 제 1 절연막을 형성하는 단계; 상기 제 1 절연막 상부에 제 2 절연막을 형성하여 상기 수직형 필러 사이를 매립하는 단계; 상기 제 2 절연막을 선택 식각하여 상기 써라운드 게이트 측벽의 상기 제 1 절연막을 노출시키는 단계; 상기 노출된 상기 제 1 절연막을 제거하는 단계; 상기 제 2 절연막 상부에 도전막을 형성하는 단계; 및 상기 도전막을 선택 식각하여 상기 써라운드 게이트를 연결하는 워드라인을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명은 써라운드 게이트와 일정간격 이격시켜 벌브형 트렌치를 형성하고, 벌브형 트렌치에 매립 비트라인을 형성함으로써 워드라인과 매립 비트라인이 전기적으로 쇼트(short)되는 현상을 방지할 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도이다.
도 1a를 참조하면, 셀 영역(A)과 주변회로 영역(B)을 포함한 반도체 기판(100)의 주변회로 영역(B)에 소자분리막(102)을 형성한다. 여기서, 소자분리막(102)은 얕은 트렌치 분리(STI: Shallow trench isolation) 공정으로 형성하는 것이 바람직하다.
그 다음, 소자분리막(102)이 형성된 반도체 기판(100) 상부에 패드 산화막(104) 및 하드마스크층(미도시)을 형성한다. 그 다음, 활성영역을 정의하는 마스크를 이용한 사진 식각 공정으로 셀 영역(A)의 하드마스크층을 식각하여 하드마스크층 패턴(106)을 형성한다.
그 다음, 하드마스크층 패턴(106)을 식각 마스크로 패드 산화막(104) 및 반도체 기판(100)의 일부를 식각하여 소스/드레인 영역으로 예정된 제 1 수직형 필러(108)를 형성한다.
그 다음, 반도체 기판(100), 제 1 수직형 필러(108) 및 하드마스크층 패턴(106) 상부에 제 1 절연막(미도시)을 형성한다. 그 다음, 상기 제 1 절연막을 전면 식각하여 제 1 수직형 필러(108), 패드 산화막(104) 및 하드마스크층 패턴(106)의 측벽에 제 1 스페이서(110)를 형성한다.
그 다음, 하드마스크층 패턴(106) 및 제 1 스페이서(110)를 식각 마스크로 제 1 수직형 필러(108)에 의해 노출된 반도체 기판(100)의 일부를 선택 식각하여 제 1 수직형 필러(108) 하부로 연장된 제 2 수직형 필러(미도시)를 형성한다. 여기서, 상기 제 2 수직형 필러의 깊이는 후속 공정에서 형성될 써라운드 게이트(116)의 크기에 따라 조절되는 것이 바람직하다.
그 다음, 반도체 기판(100)에 등방성 식각 공정을 수행하여 상기 제 2 수직형 필러의 일부를 식각하여 제 1 수직형 필러(108) 보다 선폭이 좁아지고, 채널 영역으로 예정된 제 3 수직형 필러(112)를 형성한다.
그 다음, 제 1 수직형 필러(108) 하부에 노출된 제 3 수직형 필러(112) 및 반도체 기판(100) 표면에 게이트 절연막(114)을 형성한다. 그 다음, 게이트 절연막(114), 제 1 및 제 3 수직형 필러(108, 112) 상부에 제 1 도전층(미도시)을 형성하여 제 1 및 제 3 수직형 필러(108, 112) 사이를 매립한다.
그 다음, 하드마스크층 패턴(106) 및 제 1 스페이서(110)를 식각 마스크로 상기 제 1 도전층을 식각하여 제 3 수직형 필러(112)를 감싸는 써라운드 게이트(Surrounding gate)(116)를 형성한다.
그 다음, 반도체 기판(100), 써라운드 게이트(116), 제 1 스페이서(110) 및 하드마스크층 패턴(106) 상부에 제 2 절연막(미도시)을 형성한다. 그 다음, 상기 제 2 절연막을 선택 식각하여 써라운드 게이트(116) 및 제 1 스페이서(110) 측벽에 제 2 스페이서(118)를 형성한다.
그 다음, 반도체 기판(100), 제 2 스페이서(118) 및 하드마스크층 패턴(106) 상부에 제 3 절연막(120)을 형성하고, 하드마스크층 패턴(106)이 노출될 때까지 제 3 절연막(120)을 평탄화 식각하여 써라운드 게이트(116) 사이를 매립한다.
도 1b를 참조하면, 평탄화된 제 3 절연막(120) 상부에 제 2 스페이서(118) 사이의 반도체 기판(100)을 노출시키는 감광막 패턴(122)을 형성한다. 그 다음, 감광막 패턴(122) 및 제 2 스페이서(118)를 식각 마스크로 제 3 절연막(120) 및 그 저부의 반도체 기판(100) 일부를 식각하여 트렌치(124)를 형성한다.
여기서, 트렌치(124)의 깊이는 써라운드 게이트(116)와 후속 공정에서 형성될 매립 비트라인 사이의 간격에 따라 조절되며, 트렌치(124)는 써라운드 게이트(116)의 하측부로부터 500~2000Å의 깊이로 형성하는 것이 바람직하다.
도 1c를 참조하면, 트렌치(124) 저부의 반도체 기판(100)을 식각하여 벌브형 트렌치(126)를 형성한다. 여기서, 반도체 기판(100)의 식각 공정은 등방성 식각 방법으로 수행하는 것이 바람직하다.
도 1d를 참조하면, 벌브형 트렌치(126) 및 트렌치(124)를 매립하는 비트라인용 물질막(128)을 형성한다. 여기서, 비트라인용 물질막(128)은 도핑된 폴리실리콘층을 포함하는 것이 바람직하다.
그 다음, 비트라인용 물질막(128)이 벌브형 트렌치(126) 및 트렌치(124) 일부에만 남겨지도록 비트라인용 물질막(128)을 선택 식각한다. 여기서, 비트라인용 물질막(128)의 선택 식각 공정은 에치-백(Etch-back) 방법으로 수행하는 것이 바람직하다.
도 1e를 참조하면, 감광막 패턴(122) 및 제 2 스페이서(118)를 식각 마스크로 비트라인용 물질막(128) 및 그 저부의 반도체 기판(100) 일부를 식각하여 분리된 매립 비트라인(130)를 형성한다. 그 다음, 감광막 패턴(122)을 제거한다.
도 1f를 참조하면, 반도체 기판(100), 매립 비트라인(130), 제 2 스페이서(118) 및 하드마스크층 패턴(106) 상부에 제 4 절연막(132)을 형성한다.
그 다음, 제 4 절연막(132) 상부에 제 5 절연막(134)을 형성하고, 제 5 절연막(134)을 선택 식각하여 써라운드 게이트(116)를 일부 노출시킨다. 그 다음, 노출된 써라운드 게이트(116) 상부의 제 4 절연막(132)을 제거한다.
그 다음, 제 5 절연막(134) 상부에 도전막(미도시)을 형성하고, 상기 도전막을 선택 식각하여 써라운드 게이트(116)를 연결하는 워드라인(136)을 형성한다.
도 1a 내지 도 1f는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도.

Claims (12)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 반도체 기판 상부에 수직형 필러를 형성하는 단계;
    상기 수직형 필러 외측에 써라운드 게이트를 형성하는 단계;
    상기 써라운드 게이트 사이의 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 저부를 식각하여 벌브형 트렌치를 형성하는 단계;
    상기 벌브형 트렌치 및 상기 트렌치의 일부에 비트라인용 물질막을 형성하는 단계; 및
    상기 써라운드 게이트를 마스크로 상기 비트라인용 물질막 및 상기 벌브형 트렌치 하부의 반도체 기판을 식각하여 분리된 매립 비트라인을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 4 항에 있어서, 상기 수직형 필러 형성 단계는
    상기 반도체 기판 상부에 패드 산화막 및 하드마스크층 패턴을 형성하는 단계;
    상기 하드마스크층 패턴을 식각 마스크로 상기 패드 산화막 및 상기 반도체 기판을 식각하여 소스/드레인 영역으로 예정된 제 1 수직형 필러를 형성하는 단계;
    상기 제 1 수직형 필러, 패드 산화막 및 상기 하드마스크층 패턴 측벽에 제 1 스페이서를 형성하는 단계;
    상기 제 1 수직형 필러 및 상기 제 1 스페이서를 식각 마스크로 상기 반도체 기판을 식각하여 제 2 수직형 필러를 형성하는 단계; 및
    상기 제 2 수직형 필러를 등방성 식각하여 채널 영역으로 예정된 제 3 수직형 필러를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 5 항에 있어서, 상기 써라운드 게이트 형성 단계는
    상기 제 3 수직형 필러 상부에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막, 제 1 및 제 3 수직형 필러 상부에 도전층을 형성하는 단계; 및
    상기 하드마스크층 패턴을 식각 마스크로 상기 도전층을 식각하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 5 항에 있어서, 상기 써라운드 게이트 및 상기 제 1 스페이서 측벽에 제 2 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 4 항에 있어서, 상기 트렌치 형성 단계는
    상기 수직형 필러 및 상기 써라운드 게이트 상부에 절연막을 형성하는 단계;
    상기 절연막 상부에 상기 수직형 필러 사이를 노출시키는 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 식각 마스크로 상기 절연막 및 상기 반도체 기판을 식각하는 단계; 및
    상기 감광막 패턴을 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 4 항에 있어서, 상기 트렌치는 상기 써라운드 게이트 저부로부터 500~2000Å의 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 4 항에 있어서, 상기 벌브형 트렌치 형성 공정은 등방성 식각 방법으로 수행하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 4 항에 있어서, 상기 비트라인용 물질막은 도핑된 폴리실리콘층을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 4 항에 있어서, 상기 매립 비트라인 형성 단계 이후에
    상기 반도체 기판, 상기 매립 비트라인, 상기 써라운드 게이트 및 상기 수직형 필러 상부에 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막 상부에 제 2 절연막을 형성하여 상기 수직형 필러 사이를 매립하는 단계;
    상기 제 2 절연막을 선택 식각하여 상기 써라운드 게이트 측벽의 상기 제 1 절연막을 노출시키는 단계;
    상기 노출된 상기 제 1 절연막을 제거하는 단계;
    상기 제 2 절연막 상부에 도전막을 형성하는 단계; 및
    상기 도전막을 선택 식각하여 상기 써라운드 게이트를 연결하는 워드라인을 형성하는 단계
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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