KR101019703B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 수직형 채널을 갖는 트랜지스터의 제조시, 균일한 표면을 갖는 채널 영역을 형성할 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 제조방법은, 반도체 기판 상에 희생막을 형성하는 단계와, 상기 희생막을 식각하여 상기 반도체 기판 부분을 노출시키는 홀을 형성하는 단계와, 상기 홀 내에 액티브 패턴을 형성하는 단계와, 상기 희생막을 제거하는 단계 및 상기 액티브 패턴의 측벽에 게이트를 형성하는 단계를 포함한다.

Description

반도체 소자의 제조방법{Method of manufacturing semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는, 수직형 채널을 갖는 트랜지스터의 제조시, 균일한 표면을 갖는 채널 영역을 형성할 수 있는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라, 평면적으로 각 단위 셀이 차지하는 면적이 감소하게 되었다. 이와 같은 단위 셀 면적의 감소에 대응하여, 트랜지스터, 비트라인, 워드라인, 캐패시터의 스토리지 노드 콘택을 위한 매몰 콘택을 한정된 면적 위에 형성하기 위한 다양한 방법이 연구되고 있다.
그 중 하나의 방법으로서, 소오스 영역 및 드레인 영역을 활성 영역 내에 각각 상하로 배치시켜서 반도체 기판 내에서 수직형 채널을 갖는 트랜지스터(이하, 수직형 트랜지스터) 구조를 적용한 반도체 소자가 제안되었다.
상기 수직형 트랜지스터는 반도체 기판 내에 형성된 홈의 측벽에 게이트 절연막과 게이트 도전막으로 이루어진 게이트를 형성하고, 상기 게이트를 중심으로 하여 상기 홈의 상하에 각각 소오스 영역 및 드레인 영역을 형성함으로써 반도체 기판의 주면에 대하여 수직형 채널을 갖는 트랜지스터이다. 그러므로, 트랜지스터 의 면적을 감소시키더라도 채널 길이에 구애받지 않는다.
이하에서는 종래 기술에 따른 수직형 트랜지스터를 구비한 반도체 소자의 제조방법에 대해 간략하게 설명하도록 한다.
먼저, 반도체 기판 상에 패드 산화막과 패드 질화막을 차례로 형성하고, 상기 패드 질화막과 패드 산화막을 식각 마스크로 이용해서 반도체 기판 부분을 소정 깊이만큼 비등방성 식각한다. 그런 다음, 상기 비등방성 식각된 반도체 기판의 저면을 등방성 식각하여 액티브 패턴을 형성한다.
상기 액티브 패턴의 표면을 포함한 반도체 기판 상에 게이트 절연막을 형성한 다음, 상기 게이트 절연막 상에 상기 액티브 패턴 사이의 공간을 매립하도록 게이트 도전막을 형성한다. 상기 게이트 도전막을 상기 패드 질화막이 노출되도록 CMP한 다음, 상기 CMP된 게이트 도전막을 비등방성 식각하여 상기 액티브 패턴의 측벽을 감싸는 게이트를 형성한다. 상기 게이트 상하부 반도체 기판 내에 각각 상기 게이트와 콘택하는 소오스 영역 및 드레인 영역을 형성하여 상기 액티브 패턴 내에 채널 영역을 형성한다.
그러나, 전술한 종래 기술의 경우에는 상기 등방성 식각 공정시 액티브 패턴의 표면이 불균일하게 식각되기 때문에, 상기 액티브 패턴 내에 형성되는 채널 영역의 표면 또한 불균일해진다. 게다가, 상기 등방성 식각 공정시 반도체 기판의 수평방향으로의 손실이 발생되어 채널 영역이 감소된다.
이로 인해, 전술한 종래 기술의 경우에는 트랜지스터 특성이 저하되고, 그래서, 반도체 소자의 특성 및 신뢰성이 저하된다.
본 발명은 수직형 트랜지스터의 제조시 균일한 표면을 갖는 채널 영역을 형성할 수 있는 반도체 소자의 제조방법을 제공한다.
따라서, 본 발명은 트랜지스터의 특성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공한다.
일 견지에서, 본 발명의 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판 상에 희생막을 형성하는 단계와, 상기 희생막을 식각하여 상기 반도체 기판 부분을 노출시키는 홀을 형성하는 단계와, 상기 홀 내에 액티브 패턴을 형성하는 단계와, 상기 희생막을 제거하는 단계 및 상기 액티브 패턴의 측벽에 게이트를 형성하는 단계를 포함한다.
상기 희생막은 산화막을 포함한다.
상기 액티브 패턴은 실리콘층을 포함한다.
상기 실리콘층은 SEG(Selective epitaxial growth) 방식으로 형성한다.
상기 액티브 패턴은 필라형으로 형성한다.
다른 견지에서, 본 발명의 실시예에 따른 반도체 소자의 제조방법은, 반도체 기판 내에 소자분리막을 형성하는 단계와, 상기 소자분리막이 형성된 반도체 기판의 표면 내에 비트라인을 형성하는 단계와, 상기 비트라인 및 소자분리막 상에 상기 비트라인 부분을 노출시키는 홀을 구비한 희생막을 형성하는 단계와, 상기 노출 된 비트라인 부분 및 그 아래의 반도체 기판 부분을 식각하여 상기 홀과 연결되는 트렌치를 형성하는 단계와, 상기 홀 및 트렌치 내에 액티브 패턴을 형성하는 단계와, 상기 희생막을 제거하는 단계 및 상기 액티브 패턴의 측벽에 게이트를 형성하는 단계를 포함한다.
상기 비트라인은 n형 불순물을 이온주입하여 형성한다.
상기 홀을 구비한 희생막을 형성하는 단계는, 상기 비트라인 및 소자분리막 상에 희생막을 증착하는 단계 및 상기 비트라인 부분이 노출되도록 상기 희생막을 식각하는 단계를 포함한다.
상기 희생막은 산화막을 포함한다.
상기 트렌치는 상기 홀보다 좁은 폭을 갖도록 형성한다.
상기 트렌치를 형성하는 단계는, 상기 홀의 측벽에 라이너 절연막을 형성하는 단계와, 상기 라이너 절연막 및 희생막을 식각마스크로 이용해서 상기 노출된 비트라인 부분 및 그 아래의 반도체 기판 부분을 식각하는 단계 및 상기 라이너 절연막을 제거하는 단계를 포함한다.
상기 라이너 절연막은 질화막으로 형성한다.
본 발명에 따른 반도체 소자의 제조방법에서, 상기 액티브 패턴을 형성하는 단계는, 상기 홀 및 트렌치 내에 실리콘층을 형성하는 단계 및 상기 희생막의 상면이 노출되도록 상기 실리콘층을 CMP하는 단계를 더 포함한다.
상기 실리콘층은 SEG 방식으로 형성한다.
상기 액티브 패턴은 필라형으로 형성한다.
상기 희생막은 습식 식각 방식으로 제거한다.
본 발명은, 반도체 기판을 등방성 식각해서 액티브 패턴을 형성하는 종래 기술과 달리, 반도체 기판 상에 상기 반도체 기판 부분을 노출시키는 홀을 구비한 희생막을 형성한 후, 상기 홀 내에 에피 실리콘층을 성장시켜 균일한 표면을 갖는 액티브 패턴을 형성함으로써, 상기 액티브 패턴 내에 균일한 표면을 갖는 채널 영역을 형성할 수 있다. 그래서, 본 발명은 트랜지스터의 특성을 효과적으로 향상시킬 수 있다.
또한, 본 발명은 액티브 패턴을 형성하기 전에 고농도 이온주입 공정을 수행해서 비트라인을 형성함으로써, 상기 비트라인의 저항을 효과적으로 개선할 수 있으며, 이로 인해, 본 발명은 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 1a 내지 1j는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 공정별 단면도이다.
도 1a를 참조하면, 반도체 기판(100)을 식각하여 제1트렌치(T1)들을 형성한다. 상기 제1트렌치(T1)를 매립하도록 산화막을 형성한 후, 상기 반도체 기판(100)이 노출되도록 상기 산화막을 CMP(Chemical mechanical polishing)하여 상기 제1트렌치(T1) 내에 소자분리막(102)을 형성한다. 상기 소자분리막(102)은 후술될 비트 라인을 분리 및 절연하는 역할을 한다.
도 1b를 참조하면, 상기 소자분리막(102)이 형성된 반도체 기판(100)의 표면 내에 n형 불순물 이온주입 공정을 수행하여 비트라인(BL)을 형성한다.
여기서, 본 발명은 기존의 이온주입 공정과 달리 채널 영역이 배치되는 액티브 패턴을 형성하기 이전에 이온주입 공정을 수행하기 때문에, 고농도 이온주입시 상기 비트라인에 의해 채널 영역이 차단되는 플로팅 바디 효과(Floating body effect)가 발생되지 않으며, 따라서, 본 발명은 상기 비트라인을 형성하기 위한 이온주입을 종래보다 고농도로 수행할 수 있으므로, 상기 비트라인의 저항을 개선할 수 있다.
도 1c를 참조하면, 상기 비트라인(BL) 및 소자분리막(102) 상에 산화막으로 이루어진 희생막(104)을 형성한다. 예컨대, 상기 희생막(104)은 후속으로 형성될 채널 영역을 포함한 액티브 패턴의 소망하는 높이만큼 형성함이 바람직하다. 그런 다음, 상기 희생막(104) 상에 질화막으로 이루어진 하드마스크막(106)을 형성한다.
도 1d를 참조하면, 상기 비트라인(BL) 부분이 노출되도록 상기 하드마스크막 및 희생막(104)을 식각하여 상기 비트라인(BL) 부분을 노출시키는 홀(H)을 형성한다. 그리고 나서, 상기 식각된 하드마스크막을 제거한다.
도 1e를 참조하면, 상기 홀(H)의 표면을 포함한 희생막(104)의 상에 질화막을 형성한다. 그런 다음, 상기 질화막을 식각하여 상기 홀(H)의 측벽에 질화막으로 이루어진 라이너 절연막(108)을 형성한다.
도 1f를 참조하면, 상기 라이너 절연막(108) 및 희생막(104)을 식각마스크로 이용해서 상기 노출된 비트라인(BL) 부분 및 그 아래의 반도체 기판(100) 부분을 식각하여 상기 홀(H)과 연결되는 제2트렌치(T2)를 형성한다. 상기 제2트렌치(T2)는 상기 홀(H)보다 좁은 폭을 갖도록 형성함이 바람직하다.
여기서, 상기 제2트렌치(T2)는 후속으로 형성될 액티브 패턴과 반도체 기판(100)이 연결되도록 상기 노출된 비트라인(BL) 부분 및 그 아래의 반도체 기판(100) 부분까지 식각하여 형성한다.
도 1g를 참조하면, 상기 라이너 절연막을 상기 홀(H)의 측벽으로부터 제거한다.
도 1h를 참조하면, 상기 홀(H) 및 제2트렌치(T2) 내에 SEG(Selective epitaxial growth) 방식으로 실리콘층을 성장시킨 후, 상기 희생막(104)의 상면이 노출되도록 상기 실리콘층을 CMP하여 상기 홀(H) 및 제2트렌치(T2) 내에 액티브 패턴(110)을 형성한다. 상기 액티브 패턴(110)은 필라형으로 형성한다.
이때, 상기 액티브 패턴(110)은 상기 홀(H) 뿐만 아니라 상기 제2트렌치(T2)내에도 형성되므로 상기 액티브 패턴(110)은 상기 비트라인(BL) 아래의 반도체 기판(100)과 연결된다. 이로 인해, 상기 액티브 패턴(110) 내에 형성되는 채널 영역이 차단되어 플로팅되는 플로팅 바디 효과를 방지할 수 있다.
도 1i를 참조하면, 상기 희생막(104)을 습식 식각 방식, 예컨대, 딥-아웃(Dip-out) 공정을 수행하여 제거한다.
도 1j를 참조하면, 상기 홀(H) 및 액티브 패턴(110)의 표면 상에 게이트 절연막(112)을 형성한 후, 상기 게이트 절연막(112) 상에 게이트 도전막(114)을 형성 한다. 상기 액티브 패턴(110)의 상면이 노출되도록 상기 게이트 도전막(114)을 CMP하여 상기 액티브 패턴(110)의 양측벽에 게이트 절연막(112) 및 게이트 도전막(114)으로 이루어진 게이트(G)를 형성한다.
이후, 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명의 실시예에 따른 반도체 소자의 제조를 완성한다.
전술한 바와 같이, 본 발명은 반도체 기판을 등방성 식각해서 액티브 패턴을 형성하는 종래 기술과 달리, 반도체 기판 상에 상기 반도체 기판 부분을 노출시키는 홀을 구비한 희생막을 형성한 후, 상기 홀 내에 SEG 방식으로 균일한 표면을 갖는 필라형 액티브 패턴을 형성함으로써, 상기 액티브 패턴 내에 균일한 표면을 갖는 채널 영역을 형성할 수 있다. 그래서, 본 발명은 트랜지스터의 특성을 효과적으로 향상시킬 수 있다.
또한, 본 발명은 액티브 패턴을 형성하기 전에 비트라인을 형성하기 위한 이온주입 공정을 수행함으로써, 상기 이온주입 공정을 충분히 고농도로 수행하더라도 채널 영역이 차단되어 플로팅되지 않으며, 따라서, 상기 비트라인의 저항을 개선하여 소자의 특성 및 신뢰성을 향상시킬 수 있다.
구체적으로, 본 발명은 상기 비트라인을 형성하기 위한 이온주입 공정을 수행한 후에 채널 영역이 형성될 액티브 패턴을 형성하기 때문에 고농도 이온주입 공정시 비트라인에 의해 채널 영역이 차단되어 플로팅되는 플로팅 바디 효과를 방지할 수 있다. 그래서, 본 발명은 상기 비트라인을 형성하기 위한 이온주입 공정을 충분히 고농도로 수행하여 비트라인의 저항을 효과적으로 개선할 수 있으며, 이로 인해, 본 발명은 반도체 소자의 특성 및 신뢰성을 향상시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1a 내지 1j는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시한 공정별 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 반도체 기판 T1 : 제1트렌치
102 : 소자분리막 BL : 비트라인
104 : 희생막 106 : 하드마스크막
H : 홀 108 : 라이너 절연막
110 : 액티브 패턴 T2 : 제2트렌치
112 : 게이트 절연막 114 : 게이트 도전막
G : 게이트

Claims (16)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 반도체 기판 내에 소자분리막을 형성하는 단계;
    상기 소자분리막이 형성된 반도체 기판의 표면 내에 비트라인을 형성하는 단계;
    상기 비트라인 및 소자분리막 상에 상기 비트라인 부분을 노출시키는 홀을 구비한 희생막을 형성하는 단계;
    상기 노출된 비트라인 부분 및 그 아래의 반도체 기판 부분을 식각하여 상기 홀과 연결되는 트렌치를 형성하는 단계;
    상기 홀 및 트렌치 내에 액티브 패턴을 형성하는 단계;
    상기 희생막을 제거하는 단계; 및
    상기 액티브 패턴의 측벽에 게이트를 형성하는 단계;
    를 포함하는 반도체 소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 비트라인은 n형 불순물을 이온주입하여 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 6 항에 있어서,
    상기 홀을 구비한 희생막을 형성하는 단계는,
    상기 비트라인 및 소자분리막 상에 희생막을 증착하는 단계; 및
    상기 비트라인 부분이 노출되도록 상기 희생막을 식각하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 8 항에 있어서,
    상기 희생막은 산화막을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 6 항에 있어서,
    상기 트렌치는 상기 홀보다 좁은 폭을 갖도록 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 6 항에 있어서,
    상기 트렌치를 형성하는 단계는,
    상기 홀의 측벽에 라이너 절연막을 형성하는 단계;
    상기 라이너 절연막 및 희생막을 식각마스크로 이용해서 상기 노출된 비트라 인 부분 및 그 아래의 반도체 기판 부분을 식각하는 단계; 및
    상기 라이너 절연막을 제거하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 11 항에 있어서,
    상기 라이너 절연막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  13. 제 6 항에 있어서,
    상기 액티브 패턴을 형성하는 단계는,
    상기 홀 및 트렌치 내에 실리콘층을 형성하는 단계; 및
    상기 희생막의 상면이 노출되도록 상기 실리콘층을 CMP하는 단계;
    를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  14. 제 13 항에 있어서,
    상기 실리콘층은 SEG 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  15. 제 6 항에 있어서,
    상기 액티브 패턴은 필라형으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  16. 제 6 항에 있어서,
    상기 희생막은 습식 식각 방식으로 제거하는 것을 특징으로 하는 반도체 소자의 제조방법.
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