KR20090022766A - 반도체 소자 및 그의 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 80
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 238000000034 method Methods 0.000 title claims description 29
- 238000002955 isolation Methods 0.000 claims abstract description 63
- 239000000758 substrate Substances 0.000 claims abstract description 55
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 41
- 239000010703 silicon Substances 0.000 claims abstract description 41
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 39
- 125000006850 spacer group Chemical group 0.000 claims description 10
- 150000002500 ions Chemical class 0.000 description 6
- 239000012535 impurity Substances 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 5
- 125000001475 halogen functional group Chemical group 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 2
- 230000005465 channeling Effects 0.000 description 1
- 238000012512 characterization method Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
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Abstract
본 발명에 따른 반도체 소자 및 그의 제조방법은, 반도체 기판과, 상기 반도체 기판 내에 활성 영역을 정의하는 소자분리막과, 상기 기판의 활성 영역 상에 형성된 게이트와, 상기 활성 영역들 사이의 소자분리막 상에 형성된 더미 패턴과, 상기 게이트 양측의 활성 영역 상에 상기 더미 패턴 보다 낮은 높이로 형성된 실리콘 에피층과, 상기 실리콘 에피층을 포함한 상기 게이트 양측의 활성 영역 표면 내에 형성된 엘리베이티드(Elevated) 소오스/드레인 영역을 포함한다.
Description
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 보다 자세하게는, 엘리베이티드 소오스/드레인 (Elevated Source Drain : 이하 ESD) 구조를 적용한 반도체 소자의 제조시, 인접한 실리콘 에피층 간의 브릿지(Bridge)를 방지할 수 있는 반도체 소자 및 그의 제조방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 트랜지스터의 게이트 선폭은 감소하고 있고, 접합영역은 얕아지고 있으며, 접합영역으로의 이온주입 농도는 증가하고 있는 추세이다.
이러한 고집적화 추세에 상응하여, 얕은 소오스/드레인 접합 영역(Shallow source/drain junction)을 형성하기 위한 다양한 기술들이 제안되었다.
그 예로서, 저에너지 이온주입에 의한 접합형성 방법과, 이를 응용한 이중 이온주입 방법 및 선비정질화에 의해 채널링 효과를 억제하는 방법 등이 있다. 그러나 이러한 방법들은 0.1㎛ 이하급의 반도체 소자의 얕은 접합 형성을 위해서는 주입된 이온에 의한 결함 발생에 따른 물리적, 화학적 특성 규명이 아직 미흡한 실 정이다. 또한, 접합영역이 얕아지면서 접합저항이 증가하는 문제와, 아울러, 접합영역과 금속배선간 콘택을 위한 콘택홀 형성시 식각 손상으로 인해 소자의 신뢰성이 저하된다는 문제점이 있다.
따라서, 최근에는, 얕은 접합부를 형성하기 위한 방법으로서 실리콘기판 내에 이온을 주입하는 종래의 방법을 탈피하여, 선택적 에피텍셜 성장(Selective Epitaxial Growth : 이하 SEG) 방법을 이용한 엘리베이티드 소오스/드레인 (Elevated Source Drain : 이하 ESD) 구조가 제안되었다.
도 1은 종래기술에 따른 ESD 접합 구조를 갖는 반도체 소자의 제조 방법 및 문제점을 설명하기 위한 단면도로서, 이를 설명하면 다음과 같다.
도시된 바와 같이, 종래 기술에 따른 반도체 소자(100)는 반도체 기판(102) 내에 공지된 종래의 STI(Shallow Trench Isolation) 공정을 이용하여 소자분리막(104)을 형성하고, 상기 소자분리막(104)이 형성된 반도체 기판(102) 상의 활성영역 상에 게이트절연막(106), 게이트 도전막(108) 및 게이트 하드마스크막(110)을 형성한다.
이어서, 상기 게이트 하드마스크막(110), 게이트 도전막(108) 및 게이트 절연막(106)을 식각하여 게이트(112)를 형성한 후, 상기 노출된 반도체 기판(102) 영역 내에 불순물을 저농도로 이온 주입하여 LDD(Lightly Doped Drain) 영역(113) 및 할로(Halo) 영역(115)을 형성한다.
그런 다음, 상기 게이트(112)의 양 측벽에 게이트 스페이서(114)를 형성한 후, 상기 게이트 스페이서(114)를 포함한 게이트(112)의 양측 반도체 기판(100)에 SEG 방법을 사용하여 에피―실리콘층(116)을 형성한다. 이후, 상기 에피―실리콘층(116)에 고농도로 소오스/드레인 이온 주입 공정을 실시하여 ESD 접합 영역을 형성한다.
그러나, 전술한 바와 같이 종래 기술에 따라 형성된 ESD 접합 구조를 갖는 반도체 소자는, 종래의 STI 공정을 이용한 소자분리막 형성 공정 중, 패드질화막의 습식 식각시 소자분리막의 상단 가장자리에서 선형질화막 상부의 일부가 함께 식각되어 소정 깊이를 갖는 모트(Moat)가 발생하게 되는데, 후속의 세정 공정 수행 중, 상기 모트는 그 깊이가 더욱 깊어져, 상기 소자분리막의 모서리 부분에서의 손실(A)을 발생시키게 된다.
따라서, 상기와 같은 소자분리막의 손실은 ESD 접합 구조 형성시, 반도체 기판의 측벽 방향으로 성장되는 상기 소자분리막의 양 측에 서로 인접한 실리콘 에피층 간의 브릿지(Bridge)와 같은 특성을 갖는 페일(Fail : B)을 발생시키게 된다.
그 결과, ESD 구조의 특성인 반도체 기판의 상승된(Elevated) 소오스/드레인 영역의 특성을 감소시키게 된다.
본 발명은 ESD 구조를 적용한 반도체 소자의 제조시, 서로 인접한 실리콘 에피층 간의 브릿지(Bridge)를 방지할 수 있는 반도체 소자 및 그의 제조방법을 제공한다.
또한, 본 발명은 상기와 같이 ESD 구조를 적용한 반도체 소자의 제조시, 서 로 인접한 실리콘 에피층 간의 브릿지(Bridge)와 같은 페일(Fail)을 방지하여 상승된(Elevated) 소오스/드레인 영역의 특성 감소를 최소화시킬 수 있다.
본 발명에 따른 반도체 소자는, 반도체 기판; 상기 반도체 기판 내에 활성 영역을 정의하는 소자분리막; 상기 기판의 활성 영역 상에 형성된 게이트; 상기 활성 영역들 사이의 소자분리막 상에 형성된 더미 패턴; 상기 게이트 양측의 활성 영역 상에 상기 더미 패턴 보다 낮은 높이로 형성된 실리콘 에피층; 및 상기 실리콘 에피층을 포함한 상기 게이트 양측의 활성 영역 표면 내에 형성된 엘리베이티드(Elevated) 소오스/드레인 영역을 포함한다.
상기 더미 패턴은 절연막 또는 아일랜드형 더미 게이트로 이루어진다.
또한, 본 발명에 따른 반도체 소자의 제조방법은, 반도체 기판 내에 활성 영역을 정의하는 소자분리막을 형성하는 단계; 상기 활성 영역 상에 게이트를 형성하는 단계; 상기 게이트의 양 측벽 및 상기 활성 영역들 사이의 소자분리막 상에 각각 스페이서 및 더미 패턴을 형성하는 단계; 상기 게이트 양측의 활성 영역 상에 상기 더미 패턴 보다 낮은 높이로 실리콘 에피층을 형성하는 단계; 및 상기 실리콘 에피층을 포함한 상기 게이트 양측의 활성 영역 표면 내에 엘리베이티드 소오스/드레인 영역을 형성하는 단계;를 포함한다.
상기 게이트의 양 측벽 및 상기 활성 영역들 사이의 소자분리막 상에 각각 스페이서 및 더미 패턴을 형성하는 단계는, 상기 게이트 및 소자분리막을 포함한 기판 상에 절연막을 형성하는 단계; 상기 절연막 상에 상기 소자분리막의 일부분을 가리는 마스크패턴을 형성하는 단계; 상기 마스크패턴에 의해 노출된 절연막 부분을 에치-백(Etch-Back)하는 단계; 및 상기 마스크 패턴을 제거하는 단계;를 포함한다.
게다가, 본 발명에 따른 반도체 소자의 제조방법은, 반도체 기판 내에 활성 영역을 정의하는 소자분리막을 형성하는 단계; 상기 활성 영역 및 상기 활성 영역들 사이의 소자분리막 상에 각각 동작 게이트 및 더미 게이트를 형성하는 단계; 상기 동작 게이트 및 더미 게이트 사이의 활성 영역 상에 상기 더미 게이트 보다 낮은 높이로 실리콘 에피층을 형성하는 단계; 및 상기 실리콘 에피층을 포함한 상기 동작 게이트 및 더미 게이트 사이의 활성 영역 표면 내에 엘리베이티드 소오스/드레인 영역을 형성하는 단계;를 포함한다.
따라서, 본 발명은 상기와 같이 소자분리막 상에 더미 패턴을 형성한 다음, 실리콘 에피층을 성장시킴으로써, 상기 더미 패턴에 의해 게이트 양 측에 서로 인접한 실리콘 에피층 간의 브릿지(Bridge)와 같은 특성을 갖는 페일(Fail)의 발생을 방지할 수 있어, 상승된(Elevated) 소오스/드레인 영역의 특성 감소를 최소화시킬 수 있다.
먼저, 본 발명의 기술적인 원리를 간략하게 설명하면 본 발명은, ESD 구조를 적용한 반도체 소자의 제조시, 상기 ESD 구조 형성 전 상기 기판 상에 형성된 소자분리막 상에 더미 패턴을 형성한다.
이렇게 하면, 상기와 같은 더미 패턴 없이 기판 상에 ESD 구조를 형성하여 구성하는 종래의 반도체 소자와 달리, 소자분리막 상에 더미 패턴을 형성하여 실리콘 에피층을 성장시킴으로써, 상기 더미 패턴에 의해 STI 공정에 따라 형성된 소자분리막의 손실에 따른 게이트 양 측에 서로 인접한 실리콘 에피층 간의 브릿지(Bridge)와 같은 특성을 갖는 페일(Fail)의 발생을 방지할 수 있다.
따라서, 상기와 같은 게이트 양 측에 서로 인접한 실리콘 에피층 간의 브릿지(Bridge)와 같은 페일(Fail)의 발생을 방지할 수 있으므로, 상승된(Elevated) 소오스/드레인 영역의 특성 감소를 최소화시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2는 본 발명의 실시예에 따른 반도체 소자를 도시한 단면도로서, 이를 설명하면 다음과 같다.
도시된 바와 같이, 본 발명의 실시예에 따른 반도체 소자(200)는, 반도체 기판(202) 내에 공지된 STI 기술을 통해 활성 영역을 정의하는 소자분리막(204)이 형성되고, 상기 소자분리막(204)에 의해 정의된 상기 반도체 기판(202)의 활성 영역 상에는 게이트 절연막(206), 게이트 도전막(208) 및 게이트 하드마스크막(210)으로 이루어진 게이트(212)가 형성되며, 상기 게이트(212)의 양 측벽에는 질화막과 같은 물질로 이루어진 스페이서막(217)이 형성된다.
상기 게이트(212)가 형성된 기판(202)의 나머지 활성 영역 부분 상에는 채널길이(Channel Length)가 연장되도록 실리콘 에피층(216)이 성장되며, 상기 실리콘 에피층(216) 내에 고농도로 소오스/드레인 이온 주입되어 상승된(Elevated) 형태를 갖는 소오스/드레인 영역이 형성된다.
이때, 상기 소오스/드레인 영역 부분의 반도체 기판(202) 내부에는 반도체 소자의 특성을 향상시키기 위해 불순물이 저농도로 이온 주입되어 LDD(Lightly Doped Drain) 영역(213) 및 할로(Halo) 영역(215)이 추가적으로 형성된다.
또한, 상기 소오스/드레인 영역 중앙 부분의 소자분리막(204), 즉, 상기 게이트(212) 양측의 활성 영역 사이의 소자분리막(204) 상에는 소오스/드레인 영역이 형성된 실리콘 에피층(216)을 분리시키는 절연막과 같은 물질로 이루어진 아일랜드 형의 더미 패턴(218)이 형성된다.
여기서, 본 발명은 상기와 같이 소자분리막 상에 형성되어 실리콘 에피층을 분리시키는 더미 패턴에 의해, 종래 공정에서의 소자분리막 손실에 따른 게이트 양 측에 서로 인접한 실리콘 에피층 간의 브릿지(Bridge)와 같은 페일(Fail)의 발생을 방지할 수 있다.
따라서, 상기와 같은 게이트 양 측에 서로 인접한 실리콘 에피층 간의 브릿지(Bridge)와 같은 페일(Fail)의 발생을 방지함으로써, 상승된(Elevated) 소오스/드레인 영역의 특성 감소를 최소화시킬 수 있다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 3a를 참조하면, 반도체 기판(202) 내에 공지된 STI 기술을 이용하여 상기 반도체 기판(202)의 활성 영역을 정의하는 소자분리막(204)을 형성한다.
이때, 상기 소자분리막(204)은 그 형성시, 반도체 기판(202)의 상기 소자분리막(204) 가장자리 부분에서, 상기 소자분리막(204)을 형성하기 위한 하드마스크막 제거시 선형질화막의 손실로 인한 소자분리막(204)의 손실이 발생하게 되어 반도체 기판 상부로 일부 돌출된 형태를 갖는다.
도 3b를 참조하면, 소자분리막(204)이 형성된 반도체 기판(202) 상에 게이트 절연막(206), 게이트 도전막(208) 및 게이트 하드마스크막(210)을 차례로 형성한다음, 상기 게이트 하드마스크막(210), 게이트 도전막(208) 및 게이트 절연막(206)을 식각하여, 상기 반도체 기판(202)의 활성 영역 상에 게이트 절연막(206), 게이트 도전막(208) 및 게이트 하드마스크막(210)의 적층막으로 이루어진 게이트(212)를 형성한다.
이어서, 상기와 같은 반도체 소자의 특성을 향상시키기 위해 상기 게이트(212)가 형성되지 않는 반도체 기판(202)의 나머지 활성 영역 부분 내부에 불순물을 저농도로 이온 주입하여 LDD 영역(213) 및 할로 영역(215)을 차례로 형성한다.
도 3c를 참조하면, 상기 게이트(212)를 포함한 반도체 기판(202) 상에 절연막(214)을 형성한다. 그런다음, 상기 소자분리막(204) 상에 형성된 절연막(214) 상에 상기 소자분리막(204)의 일부분을 가리는 마스크 패턴(209)을 형성한다.
도 3d를 참조하면, 상기 절연막(214)을 상기 게이트(212)의 양 측벽 및 상기 소자분리막(204)의 중앙 부분에만 잔류하도록 에치-백(Etch-Back) 공정을 수행하여, 상기 소자분리막(204) 상부 및 상기 게이트(212)의 양 측벽에 각각 더미 패 턴(218) 및 스페이서(217)를 형성한 다음, 상기 마스크 패턴(209)을 제거한다.
이때, 상기 소자분리막(204) 상에 형성된 마스크 패턴(209)에 의해 상기 소자분리막(204) 상에는 상기 절연막(214)이 소정의 두께만큼 잔류된다.
도 3e를 참조하면, 상기 게이트(212)가 형성되지 않은 기판(202)의 나머지 활성 영역 및 상기 소자분리막(204)이 접하는 기판(202) 부분 상에 실리콘 에피층(216)을 성장시키고, 상기 실리콘 에피층(216) 내에 고농도로 소오스/드레인 이온을 주입하여 상승된 소오스/드레인 영역을 형성하여 본 발명의 실시예에 따른 반도체 소자를 완성한다.
도 4는 본 발명의 다른 실시예에 따른 반도체 소자를 도시한 단면도로서, 이를 설명하면 다음과 같다.
도시된 바와 같이, 본 발명의 다른 실시예에 따른 반도체 소자(300)는, 반도체 기판(302) 내에 활성 영역을 정의하는 소자분리막(304)이 형성되며, 상기 소자분리막(304)에 의해 정의된 상기 반도체 기판(302)의 활성 영역 및 상기 활성 영역 사이의 소자분리막(304) 상에는 각각 게이트 절연막(306), 게이트 도전막(308) 및 게이트 하드마스크막(310)으로 이루어진 동작 게이트(312) 및 게이트 도전막(308) 및 게이트 하드마스크막(312)으로 이루어진 아일랜드형의 더미 게이트(311)가 형성된다.
상기 동작 게이트(312) 및 더미 게이트(311)의 양 측벽에는 스페이서막(317)이 형성되며, 상기 동작 게이트(312)가 형성된 기판(304)의 나머지 기판(304) 활성 영역 부분 상에는 실리콘 에피층(316)이 형성되고, 상기 실리콘 에피층(316) 내에 고농도로 소오스/드레인 이온이 주입되어 상승된(Elevated) 형태를 갖는 소오스/드레인 영역이 형성된다.
이때, 상기 소오스/드레인 영역 부분의 반도체 기판(302) 내부에는 반도체 소자의 특성을 향상시키기 위해 불순물이 저농도로 이온 주입되어 LDD 영역(313) 및 할로 영역(315)이 추가적으로 형성된다.
여기서, 본 발명은 상기와 같이 소자분리막 상에 형성되어 실리콘 에피층을 분리시키는 더미 게이트에 의해, 소자분리막 손실에 따라 발생하는 게이트 양 측에 서로 인접한 실리콘 에피층 간의 브릿지(Bridge)와 같은 페일(Fail)의 발생을 방지할 수 있다.
따라서, 상기와 같은 게이트 양 측에 서로 인접한 실리콘 에피층 간의 브릿지(Bridge)와 같은 페일(Fail)의 발생을 방지함으로써, 상승된(Elevated) 소오스/드레인 영역의 특성 감소를 최소화시킬 수 있다.
도 5a 내지 도 5e는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 5a를 참조하면, 반도체 기판(302) 내에 공지된 STI 기술을 이용하여 상기 반도체 기판(302)의 활성 영역을 정의하는 소자분리막(304)을 형성한다.
이때, 상기 소자분리막(304)은 그 형성시, 반도체 기판(302)의 상기 소자분리막(304) 가장자리 부분에서, 상기 소자분리막(304)을 형성하기 위한 하드마스크막 제거시 선형질화막의 손실로 인한 소자분리막(304)의 손실이 발생하게 되어 반도체 기판(302) 상부로 일부 돌출된 형태를 갖는다.
도 5b를 참조하면, 소자분리막(304)이 형성된 반도체 기판(302)의 활성 영역 상에만 게이트 절연막(306)을 형성하고, 상기 게이트 절연막(306)이 형성된 반도체 기판(302) 상에 게이트 도전막(308) 및 게이트 하드마스크막(310)을 차례로 형성한다.
그런다음, 상기 게이트 하드마스크막(310), 게이트 도전막(308) 및 게이트 절연막(306)을 식각하여, 상기 반도체 기판(302)의 활성 영역 및 상기 활성 영역 사이의 소자분리막 상(304)에 각각 게이트 절연막(306), 게이트 도전막(308) 및 게이트 하드마스크막(310)의 적층막으로 이루어진 동작 게이트(312)와, 게이트 도전막(312) 및 게이트 하드마스크막(310)으로 이루어진 아일랜드 형의 더미 게이트(311)를 형성한다.
도 5c를 참조하면, 상기 동작 게이트(312) 및 더미 게이트(311)를 포함한 반도체 기판(302) 상에 절연막을 형성한 다음, 상기 절연막을 상기 동작 게이트(312) 및 더미 게이트(311)의 양 측벽에만 잔류하도록 에치-백(Etch-Back) 공정을 수행하여 스페이서(317)를 형성한다.
도 5d를 참조하면, 상기 동작 게이트(312)가 형성되지 않은 반도체 기판(302)의 활성 영역 부분 내부에 상기 반도체 소자의 특성을 향상시키기 위해 불순물을 저농도로 이온 주입하여 LDD 영역(313) 및 할로 영역(315)을 차례로 형성한다.
도 5e를 참조하면, 상기 동작 게이트(312)가 형성되지 않은 기판(302)의 활성 영역과 소자분리막(304) 상의 더미 게이트가(311) 접하는 기판(302)의 활성 영 역 부분 상에 실리콘 에피층(316)을 성장시키고, 상기 실리콘 에피층(316) 내에 고농도로 소오스/드레인 이온 주입하여 상승된 소오스/드레인 영역을 형성시켜 본 발명의 다른 실시예에 따른 반도체 소자를 완성한다.
이상, 전술한 본 발명의 실시예들에서는 특정 실시예에 관련하고 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
도 1은 종래 기술에 따른 반도체 소자를 도시한 단면도.
도 2는 본 발명의 실시예에 따른 반도체 소자를 도시한 단면도.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 4는 본 발명의 다른 실시예에 따른 반도체 소자를 도시한 단면도.
도 5a 내지 도 5e는 본 발명의 다른 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
Claims (5)
- 반도체 기판;상기 반도체 기판 내에 활성 영역을 정의하는 소자분리막;상기 기판의 활성 영역 상에 형성된 게이트;상기 활성 영역들 사이의 소자분리막 상에 형성된 더미 패턴;상기 게이트 양측의 활성 영역 상에 상기 더미 패턴 보다 낮은 높이로 형성된 실리콘 에피층; 및상기 실리콘 에피층을 포함한 상기 게이트 양측의 활성 영역 표면 내에 형성된 엘리베이티드(Elevated) 소오스/드레인 영역;을 포함하는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 더미 패턴은 절연막 또는 아일랜드형 더미 게이트로 이루어진 것을 특징으로 하는 반도체 소자.
- 반도체 기판 내에 활성 영역을 정의하는 소자분리막을 형성하는 단계;상기 활성 영역 상에 게이트를 형성하는 단계;상기 게이트의 양 측벽 및 상기 활성 영역들 사이의 소자분리막 상에 각각 스페이서 및 더미 패턴을 형성하는 단계;상기 게이트 양측의 활성 영역 상에 상기 더미 패턴 보다 낮은 높이로 실리콘 에피층을 형성하는 단계; 및상기 실리콘 에피층을 포함한 상기 게이트 양측의 활성 영역 표면 내에 엘리베이티드 소오스/드레인 영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 3 항에 있어서,상기 게이트의 양 측벽 및 상기 활성 영역들 사이의 소자분리막 상에 각각 스페이서 및 더미 패턴을 형성하는 단계는,상기 게이트 및 소자분리막을 포함한 기판 상에 절연막을 형성하는 단계;상기 절연막 상에 상기 소자분리막의 일부분을 가리는 마스크패턴을 형성하는 단계;상기 마스크패턴에 의해 노출된 절연막 부분을 에치-백(Etch-Back)하는 단계; 및상기 마스크 패턴을 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 반도체 기판 내에 활성 영역을 정의하는 소자분리막을 형성하는 단계;상기 활성 영역 및 상기 활성 영역들 사이의 소자분리막 상에 각각 동작 게이트 및 더미 게이트를 형성하는 단계;상기 동작 게이트 및 더미 게이트 사이의 활성 영역 상에 상기 더미 게이트 보다 낮은 높이로 실리콘 에피층을 형성하는 단계; 및상기 실리콘 에피층을 포함한 상기 동작 게이트 및 더미 게이트 사이의 활성 영역 표면 내에 엘리베이티드 소오스/드레인 영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070088384A KR20090022766A (ko) | 2007-08-31 | 2007-08-31 | 반도체 소자 및 그의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070088384A KR20090022766A (ko) | 2007-08-31 | 2007-08-31 | 반도체 소자 및 그의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20090022766A true KR20090022766A (ko) | 2009-03-04 |
Family
ID=40692583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070088384A KR20090022766A (ko) | 2007-08-31 | 2007-08-31 | 반도체 소자 및 그의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20090022766A (ko) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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- 2007-08-31 KR KR1020070088384A patent/KR20090022766A/ko not_active Application Discontinuation
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| US10854595B2 (en) | 2013-03-13 | 2020-12-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Electrostatic discharge device |
| US11380673B2 (en) | 2013-03-13 | 2022-07-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | Electrostatic discharge device |
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