KR100596810B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 실리콘기판의 게이트 형성 영역에 제1홈을 형성하는 단계와, 상기 제1홈 상에 제1홈 보다 작은 폭을 갖는 희생게이트를 형성하는 단계와, 상기 희생게이트 양측의 기판 표면 내에 LDD 영역을 형성하는 단계와, 상기 희생게이트 양측의 제1홈 부분을 포함한 기판 상에 스페이서용 절연막을 형성하는 단계와, 상기 희생게이트를 제거하는 단계와, 상기 희생게이트가 제거되어 노출된 기판 영역을 상기 절연막을 식각장벽으로 이용해서 리세스하여 제1홈 저면에 제2홈을 형성하는 단계와, 상기 제2홈을 포함하여 상기 희생게이트가 제거된 부분에 게이트절연막과 게이트도전막을 포함하는 게이트를 형성하는 단계와, 상기 절연막을 이방성 식각하여 게이트의 양측벽에 스페이서를 형성하는 단계와, 상기 스페이서를 포함한 게이트 양측의 기판 표면 내에 엘리베이티드 소오스/드레인 영역을 형성하는 단계를 포함한다. 본 발명에 따르면, 기판의 게이트 및 게이트 스페이서 형성영역을 리세스 한 후, 리세스된 기판의 게이트 형성영역을 한번 더 리세스함으로써, 게이트를 스페이서 보다 더 깊은 위치에 형성시켜, 종래에 비해 채널 위치 대비 상대적으로 얕은 LDD 영역을 형성할 수 있다. 이에 따라, 소자 동작시 LDD 영역을 거쳐 채널을 통해 오가는 전류 특성이 개선되어 소자의 신뢰성이 향상된다.
Description
도 1은 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 소자의 단면도.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 소자의 단면도.
(도면의 주요 부분에 대한 부호의 설명)
21 : 실리콘기판 22 : 제1홈
23 : 희생게이트 24 : LDD 영역
25 : 절연막 25a : 스페이서
26 : 제2홈 27 : 게이트절연막
28 : 게이트도전막 29 : 게이트
30 : 소오스/드레인 접합영역
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 특히, 반도체 소자의 소오스/드레인 영역을 형성하는 방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 트랜지스터의 게이트 선폭은 감소하고 있고, 접합영역은 얕아지고 있으며, 접합영역으로의 이온주입 농도는 증가하고 있는 추세이다.
이러한 고집적화 추세에 상응하여, 얕은 소오스/드레인 접합영역(shallow source/drain junction)을 형성하기 위한 다양한 기술들이 제안되었다.
그 예로서, 저에너지 이온주입에 의한 접합형성 방법과, 이를 응용한 이중 이온주입 방법 및 선비정질화에 의해 채널링 효과를 억제하는 방법 등이 있다. 그러나 이러한 방법들은 0.1㎛ 이하급의 반도체 소자의 얕은 접합 형성을 위해서는 주입된 이온에 의한 결함 발생에 따른 물리적, 화학적 특성 규명이 아직 미흡한 실정이다. 또한, 접합영역이 얕아지면서 접합저항이 증가하는 문제와, 아울러, 접합영역과 금속배선간 콘택을 위한 콘택홀 형성시 식각손상으로 인해 소자의 신뢰성이 저하된다는 문제점이 있다.
따라서, 최근에는, 얕은 접합부를 형성하기 위한 방법으로서 실리콘기판 내에 이온을 주입하는 종래의 방법을 탈피하여, 선택적 에피텍셜 성장(Selective Epitaxial Growth) 방법을 이용한 엘리베이티드 소오스/드레인 접합(elevated source/drain junction) 형성방법이 제안되었다.
도 1은 종래기술에 따른 반도체 소자의 접합부 형성 방법을 설명하기 위한 소자의 단면도이다.
도 1을 참조하면, 실리콘기판(1) 상에 게이트절연막(2)과 게이트도전막(3)을 차례로 형성한다. 이어, 상기 게이트도전막(3)과 게이트절연막(2)을 식각하여 게이 트(4)를 형성하고, 상기 게이트(4)를 이온주입 장벽으로 이용해서 노출된 기판(1) 내에 불순물을 저농도로 이온주입하여 LDD(Lightly Doped Drain) 영역(5)을 형성한다.
그런다음, 상기 게이트(4)의 양측면에 게이트 스페이서(6)를 형성한 후, 게이트 스페이서(6)를 포함한 게이트(4)의 양측 기판에 화학기상증착(CVD)법에 의해 선택적으로 에피실리콘층(7)을 형성한다.
이후, 상기 스페이서(6)와 게이트(4)를 이온주입 장벽으로 이용해서, 상기 에피실리콘층(7)를 포함한 기판 전면에 고농도로 소오스/드레인 이온 주입 공정을 실시하여 고농도 소오스/드레인 접합영역(8)을 형성한 후, 이어서, 이온 주입된 불순물을 활성화시키기 위한 열처리 공정을 실시하여 활성화된 LDD 영역(5)과 고농도 소오스/드레인 접합영역(8)을 포함하는 엘리베이티드 소오스/드레인 접합영역(9)을 형성한다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 반도체 소자를 제조한다.
그러나, 상술한 종래 기술에 따른 선택적 에피(selective epi) 기술을 이용한 엘리베이티드 소오스/드레인 접합(elevated source/drain junction) 형성공정은 고가의 장비 및 힘든 공정을 사용하고, 또한, 900℃도 가량 고온의 증착온도에서 진행되므로, 엘리베이티드 소오스/드레인 접합영역의 깊이 제어가 어렵다는 문제가 있다.
또한, 소자의 고집적화로 게이트 선폭이 감소됨에 따라 채널 영역 대비 LDD 영역의 면적이 증가하여 LDD 영역의 저항도 무시할 수 없는 수준으로 증가하고 있는 추세에서, LDD 영역도 얕게 형성시켜 소자 작동시 커런트 특성을 개선시킬 필요성이 대두대고 있는데, 상기한 종래 기술에서는 소오스/드레인 접합영역은 얕게 형성시킬 수 있지만, LDD 영역은 얕게 형성시킬 수 없다는 한계점이 있다.
따라서, 본 발명은 상기와 같은 종래의 문제점들을 해결하기 위해 안출된 것으로서, 소오스/드레인 접합영역의 깊이 제어가 용이하고, 아울러, 소오스/드레인 접합영역 뿐만 아니라 LDD 영역도 얕게 형성시킬 수 있는 새로운 형태의 엘리베이티드 소오스/드레인 접합영역 형성방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 제조방법은, 실리콘기판의 게이트 형성 영역에 제1홈을 형성하는 단계; 상기 제1홈 상에 제1홈 보다 작은 폭을 갖는 희생게이트를 형성하는 단계; 상기 희생게이트 양측의 기판 표면 내에 LDD 영역을 형성하는 단계; 상기 희생게이트 양측의 제1홈 부분을 포함한 기판 상에 스페이서용 절연막을 형성하는 단계; 상기 희생게이트를 제거하는 단계; 상기 희생게이트가 제거되어 노출된 기판 영역을 상기 절연막을 식각장벽으로 이용해서 리세스하여 제1홈 저면에 제2홈을 형성하는 단계; 상기 제2홈을 포함하여 상기 희생게이트가 제거된 부분에 게이트절연막과 게이트도전막을 포함하는 게이트를 형성하는 단계; 상기 절연막을 이방성 식각하여 게이트의 양측벽에 스페이서를 형성하는 단계; 및 상기 스페이서를 포함한 게이트 양측의 기판 표면 내에 엘리베이 티드 소오스/드레인 영역을 형성하는 단계를 포함한다.
여기서, 상기 제1홈은 1000∼2000Å의 깊이로 형성하고, 한편, 상기 제2홈은 300∼1000Å의 깊이로 형성한다.
또한, 본 발명의 반도체 소자의 제조방법은, 상기 제1홈을 형성하는 단계 후, 그리고, 상기 희생게이트를 형성하는 단계 전, 상기 제1홈이 형성된 기판 내에 불순물을 이온주입하여 웰을 형성하는 단계를 더 포함한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 2a를 참조하면, 실리콘기판(21) 상에 게이트 및 게이트 스페이서 형성영역을 노출시키는 마스크패턴(미도시)을 형성하고, 상기 마스크패턴을 식각장벽으로 이용해서 기판(21)을 리세스하여 제1홈(22)을 형성한다. 이때, 상기 제1홈(22)은 1000∼2000Å의 깊이로 형성한다.
그런다음, 마스크패턴(미도시)이 제거된 상태에서, 상기 제1홈(22)이 형성된 기판 내에 웰 형성을 위해 불순물을 이온주입한다.
도 2b를 참조하면, 상기 제1홈(22) 상에 제1홈 보다 작은 폭을 갖는 희생게이트(23)를 형성한다. 본 발명에서는, 상기 희생게이트(23)는 폴리실리콘으로 형성하였지만 필요에 따라 다른 물질을 사용할 수도 있다.
그런다음, 상기 희생게이트(23)를 이온주입 장벽으로 이용해서 희생게이트(23) 양측의 기판 표면 내에 불순물을 이온주입하여 LDD 영역(24)을 형성한다.
도 2c를 참조하면, 상기 희생게이트(23)를 덮도록 기판 상에 스페이서용 절연막(25)을 증착한 후, 상기 희생게이트(23)가 노출되도록 절연막(25)을 CMP한다.
도 2d를 참조하면, 상기 희생게이트(23)를 제거하여 절연막(25) 사이의 기판 영역을 노출시킨다.
그런다음, 상기 노출된 기판 영역을 리세스하여 제1홈(22) 저면에 제2홈(26)을 형성한다. 여기서, 상기 제2홈(26)은 300∼1000Å의 깊이로 형성한다.
도 2e를 참조하면, 상기 제2홈(26)의 기판 영역에 게이트절연막(27)을 형성하고, 이어서, 상기 게이트절연막(27) 상에 제2홈(26) 및 제1홈(22)을 매립하도록 게이트도전막(28)을 증착한다. 그런다음, 상기 절연막(25)이 노출되도록 게이트도전막(28)을 CMP하여 절연막(25) 사이에 게이트절연막(27)과 게이트도전막(28)을 포함하는 게이트(29)가 형성되도록 한다.
그런다음, 상기 절연막(25)을 이방성 식각하여 게이트(29)의 양측벽에 스페이서(25a)를 형성한다.
다음으로, 상기 스페이서(25a)를 포함한 게이트(29)를 이온주입 장벽으로 이용해서 기판 내에 불순물을 고농도로 이온주입하여 소오스/드레인 접합영역(30)을 형성한다.
이후, 도시하지는 않았으나, 공지의 후속 공정을 수행하여 본 발명의 반도체 소자를 완성한다.
본 발명은, 상기한 바와 같이, 기판의 게이트 및 게이트 스페이서 형성영역을 리세스 한 후, 리세스된 기판의 게이트 형성영역을 한번 더 리세스함으로써, 게이트를 스페이서 보다 더 깊은 위치에 형성시켜, 종래에 비해 채널 위치 대비 상대적으로 얕은 LDD 영역을 형성할 수 있으므로, 채널과 LDD 영역 그리고 고농도 소오스/드레인 접합영역의 깊이를 비슷하게 맞춰줄 수 있다. 이에 따라, 본 발명은 소자 동작시 LDD 영역을 거쳐 채널을 통해 오가는 전류 특성이 개선되어 소자의 신뢰성이 향상된다.
또한, 본 발명은, 전술한 바와 같이, 기판에 홈을 형성한 후 상기 홈 상에 게이트를 형성하고, 게이트 양측 기판 내에 소오스/드레인 영역를 형성함으로써, 기존의 문제인 고온의 에피실리콘층 형성 공정을 생략하고 엘리베이티드 소오스/드레인 영역를 형성할 수 있다. 그러므로, 본 발명은 고온의 에피실리콘 형성 공정을 이용하는 종래의 기술에 비해 소오스/드레인 접합의 깊이 제어가 매우 용이하다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 기판의 게이트 및 게이트 스페이서 형성영역을 리세스 한 후, 리세스된 기판의 게이트 형성영역을 한번 더 리세스함으로써, 게이트를 스페이서 보다 더 깊은 위치에 형성시켜, 종래에 비해 채널 위치 대비 상대적 으로 얕은 LDD 영역을 형성할 수 있다. 이에 따라, 본 발명에서는 채널과 LDD 영역 그리고 고농도 소오스/드레인 접합영역의 깊이를 비슷하게 맞춰줄 수 있고, 그러므로, 소자 동작시 LDD 영역을 거쳐 채널을 통해 오가는 전류 특성이 개선되어 소자의 신뢰성이 향상되는 효과를 얻을 수 있다.
또한, 본 발명은, 기판에 홈을 형성한 후 홈 상에 게이트를 형성하고, 게이트 양측 돌출된 기판 내에 소오스/드레인 영역를 형성함으로써, 기존의 문제인 고온의 에피실리콘층 형성 공정을 생략하고 엘리베이티드 소오스/드레인 영역를 형성할 수 있다. 그러므로, 본 발명은 고온의 에피실리콘 형성 공정을 이용하는 종래의 기술에 비해 소오스/드레인 접합의 깊이 제어가 매우 용이하다는 잇점이 있다.
Claims (4)
- 실리콘기판의 게이트 형성 영역에 제1홈을 형성하는 단계;상기 제1홈 상에 제1홈 보다 작은 폭을 갖는 희생게이트를 형성하는 단계;상기 희생게이트 양측의 기판 표면 내에 LDD 영역을 형성하는 단계;상기 희생게이트 양측의 제1홈 부분을 포함한 기판 상에 스페이서용 절연막을 형성하는 단계;상기 희생게이트를 제거하는 단계;상기 희생게이트가 제거되어 노출된 기판 영역을 상기 절연막을 식각장벽으로 이용해서 리세스하여 제1홈 저면에 제2홈을 형성하는 단계;상기 제2홈을 포함하여 상기 희생게이트가 제거된 부분에 게이트절연막과 게이트도전막을 포함하는 게이트를 형성하는 단계;상기 절연막을 이방성 식각하여 게이트의 양측벽에 스페이서를 형성하는 단계; 및상기 스페이서를 포함한 게이트 양측의 기판 표면 내에 엘리베이티드 소오스/드레인 영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제1홈은 1000∼2000Å의 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제2홈은 300∼1000Å의 깊이로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 제1홈을 형성하는 단계 후, 그리고, 상기 희생게이트를 형성하는 단계 전, 상기 제1홈이 형성된 기판 내에 불순물을 이온주입하여 웰을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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| KR1020050058171A KR100596810B1 (ko) | 2005-06-30 | 2005-06-30 | 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100596810B1 (ko) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000038204A (ko) * | 1998-12-04 | 2000-07-05 | 이계철 | 이단계 게이트 리세스 공정을 이용한 화합물반도체 소자의 제조방법 |
-
2005
- 2005-06-30 KR KR1020050058171A patent/KR100596810B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000038204A (ko) * | 1998-12-04 | 2000-07-05 | 이계철 | 이단계 게이트 리세스 공정을 이용한 화합물반도체 소자의 제조방법 |
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