KR100332119B1 - 반도체 소자 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 제조 방법에 관한 것으로, 소자의 고집적화에 따라 접합 영역을 낮은 두께로 형성하는 경우 이온 주입기에서 충분한 빔 전류(current)를 확보할 수 없고, 또한 쇼트 채널 효과 등이 발생하는 문제점을 해결하기 위하여, 선택적 에피택셜 성장법을 이용한 엘리베이티드(elevated) 접합구조 형성시 게이트 전극의 에지 부분에 발생하는 패이싯(facet) 현상을 이용하여, 먼저 접합 영역을 형성하고 선택적 에피택셜 성장층을 형성한 다음 LDD 영역을 형성하므로써, 매우 얕은 깊이의 접합 영역을 얻을 수 있어 소자의 고집적화를 달성할 수 있고 쇼트 채널 효과를 억제할 수 있는 반도체 소자를 제조 방법이 개시된다.
Description
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 반도체 소자의 엘.디.디.(Lightly Doped Drain; LDD) 구조 및 엘리베이티드(elevated) 소오스/드레인 구조 형성시 이용하는 선택적 에피택셜 성장(Selective Epitaxial Growth; 이하, SEG라 함)에 의해 발생하는 패이싯(facet) 현상을 이용하여 매우 얇은 접합 영역의 깊이를 얻을 수 있는 반도체 소자 제조 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라, 소자의 접합깊이 또한 점점 낮게 형성하고 있는 실정이다. 접합영역의 깊이를 낮게 형성하기 위하여 일반적으로는 이온 주입 공정시의 에너지를 낮추는 방법을 사용하고 있다. 그러나 이 방법은 이온 주입시 충분한 빔 전류(beam current)를 얻을 수 없고, 낮은 이온 주입 에너지에서 채널링 가능성이 증가하는 등의 문제점이 있다.
이러한 문제를 해결하기 위해 반도체 기판에 게이트 전극을 형성한 다음 소오스 및 드레인 영역에만 선택적으로 실리콘층을 형성하여 소오스 및 드레인 영역의 높이를 증가시켜 주는 SEG 방법이 제안되었다. 이 방법을 도 1을 참조하여 설명하면 다음과 같다.
도 1은 종래 반도체 소자 제조 방법을 설명하기 위해 도시한 소자의 단면도이다.
먼저, 반도체 기판(11)을 열산화하여 게이트 산화막(12)을 형성하고, 전체구조 상에 게이트 전극용 도전층(13) 및 제 1 절연막(14)을 순차적으로 형성한다. 이후, 포토리소그라피 공정 및 식각 공정에 의해 게이트 전극이 형성될 부분을 정의하고 제 1 절연막(14) 및 도전층(13)을 순차적으로 제거하여 게이트 전극을 형성한다. 다음에, 저농도 불순물을 이용한 이온주입 공정으로 LDD영역(16)을 형성한다. 이후, 전체구조 상에 제 2 절연막(15)을 형성한 후 전면 식각을 실시하여 게이트 전극 양측부에 스페이서를 형성한다. 다음으로, 엘리베이티드(elevated) 소오스. 드레인 구조를 형성하기 위해 SEG 공정을 수행하여 SEG층(17)을 형성한 후, 고농도 이온 주입 공정을 실시하여 접합 영역(18)을 형성한다.
이상에서 설명한 바와 같은 반도체 소자의 LDD 구조 형성 방법의 경우, LDD영역(16) 형성을 위한 이온 주입 공정을 실시한 다음 SEG 공정을 진행하기 때문에 이온 주입 공정시 충분한 빔 전류(beam current)를 얻는 문제나 낮은 에너지에서의 채널링 가능성 증가 문제 등을 해결할 수 없다. 또한, SEG 공정의 특성상 게이트 전극의 에지(edge) 부분에 패이싯(facet) 현상이 발생(A 부분)하고, 패이싯 현상이 발생한 지역(A 부분)에서 후속 접합 영역(18) 형성을 위한 이온주입 공정시 접합의 깊이가 부분적으로 깊어지는 문제가 있다(B 부분 참조). 이러한 패이싯 현상은 게이트 전극의 에지 부분에 발생하기 때문에, 게이트 전극의 에지 부분에서는 접합 깊이가 낮고 그 이외의 지역에서는 깊은 접합을 갖는 LDD 구조를 형성할 수 없는 문제가 있다.
따라서, 본 발명은 게이트 전극을 형성하고 접합 영역을 형성한 후 SEG층을 형성한 다음 SEG층의 패이싯 현상을 이용하여 LDD 영역을 형성하므로써, LDD 영역과 접합 영역의 깊이를 얕게 제어할 수 있어 소자의 집적도를 향상시킬 수 있는 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자 제조 방법은 게이트 산화막, 도전층 및 제 1 절연막으로 구성된 게이트 전극을 형성한 후 산화 분위기에서 열처리하여 상기 게이트 산화막 상부 및 도전층 측벽에 열산화막을 형성하는 단계; 전체구조 상에 제 2 절연막을 형성하고 전면 식각 공정을 실시하여 상기 게이트 전극 측벽에 제 1 절연막 스페이서를 형성하고, 상기 제 1 절연막 스페이서가 형성된 전체구조 상에 제 3 절연막을 형성하고 전면 식각 공정을 실시하여 상기 제 1 절연막 스페이서 측벽에 제 2 절연막 스페이서를 형성하는 단계; 상기 게이트 전극, 제 1 절연막 스페이서 및 제 2 절연막 스페이서를 마스크로 이용하여 고농도 이온 주입 공정을 실시하고, 이로 인하여 접합 영역이 형성되는 단계; 세정 공정을 실시하여 상기 제 2 절연막 스페이서를 제거하는 단계; 선택적 에피택셜 성장 공정을 실시하여 상기 노출된 반도체 기판 상에 선택적 에피택셜 성장층을 형성하는 단계; 저농도 이온 주입 공정을 실시하여 LDD 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1은 종래 반도체 소자 제조 방법을 설명하기 위해 도시한 소자의 단면도.
도 2a 내지 2d는 본 발명에 따른 반도체 소자 제조 방법을 설명하기 위해 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
11, 21 : 반도체 기판 12, 22 : 게이트 산화막
13, 23 : 도전층 14, 24 : 제 1 절연막
15 : 제 2 절연막 16, 30 : LDD 영역
17, 29 : SEG층 18, 28 : 접합 영역
25 : 열산화막 26 : 제 1 절연막 스페이서
27 : 제 2 절연막 스페이서
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 2d는 본 발명에 따른 반도체 소자 제조 방법을 설명하기 위해 도시한 소자의 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(21)을 열산화시켜 게이트 산화막(22)을 형성하고 전체구조 상에 도전층(23) 및 제 1 절연막(24)을 순차적으로 형성한다. 이후, 포토리소그라피 공정 및 식각 공정으로 게이트 전극이 형성될 부분을 정의하고 제 1 절연막(24) 및 도전층(23)을 순차적으로 식각하여 게이트 전극을 형성한다. 도전층(23)은 도프트 폴리실리콘, 비정질 실리콘, 금속 및 실리사이드의 다층 구조 중 어느 하나를 이용하여 형성한다. 다음에 산화 분위기에서 열처리하여 게이트 산화막(22) 상부 및 도전층(23) 측벽에 열산화막(25)을 형성한다. 열산화막(25)은 30 내지 100Å의 두께로 형성한다.
도 2b는 전체구조 상에 제 2 절연막을 형성하고 전면 식각 공정을 실시하여 게이트 전극 측벽에 제 1 절연막 스페이서(26)을 형성한 상태를 나타내는 소자의 단면도이다. 제 1 절연막 스페이서(26)는 CVD 산화막 또는 CVD 질화막을 이용하여 100 내지 200Å의 두께로 형성한다.
도 2c는 전체구조 상에 제 3 절연막을 형성하고 전면 식각 공정을 실시하여 제 1 절연막 스페이서(26) 측벽에 제 2 절연막 스페이서(27)를 형성한 상태를 나타내는 소자의 단면도이다. 이때, 제 2 절연막 스페이서(27)를 형성하기 위한 제 3 절연막은 제 1 절연막 스페이서(26)용 제 2 절연막과 식각 선택비가 달라 제 1 절연막 스페이서(26)에 영향을 주지 않고 제 2 절연막 스페이서(27)만을 제거할 수 있는 물질로 형성한다. 예를 들어 제 1 절연막 스페이서(26)가 CVD 산화막인 경우 불산계 용액에 의해 제거되는 물질을 이용하여 300 내지 800Å의 두께로 형성하고, 제 1 절연막 스페이서(26)가 CVD 질화막인 경우에는 CVD 산화막을 이용하여 형성한다. 제 2 절연막 스페이서(27)를 형성하고 난 후에는 고농도 이온 주입 공정을 실시하여 접합 영역(소오스, 드레인 영역; 28)을 형성한다.
도 2d에 도시된 것과 같이, 불산계 용액을 이용한 세정 공정을 실시하여 제 2 절연막 스페이서(27) 및 활성 영역의 자연 산화막(도시하지 않음)을 제거한 후 SEG 공정을 실시하여 SEG층(29)을 형성한다. SEG층(29)은 1000 내지 1500Å의 두께로 형성한다. 이후, 저농도 이온 주입 공정을 실시하여 LDD 영역(30)을 형성한다. LDD 영역(30) 형성을 위한 이온 주입 공정은 SEG층(29)에 발생한 패이싯보다 깊에 이온주입될 수 있도록 에너지를 조절하여 실시한다. LDD 영역(30) 형성 후 후속 공정으로 형성되는 메탈 콘택의 저항을 저감시키기 위하여 고농도(예를 들어, 1015ions/㎤ 이상)의 이온을 낮은 에너지로 주입하여 SEG층의 저항을 낮추는 공정을 더 포함할 수 있다.
상술한 바와 같이 본 발명에 따르면, 선택적 에피택셜 성장(SEG)법을 이용하여 엘리베이티드(elevated) 접합 영역을 형성하는 경우 게이트 전극의 에지 부분에 발생하는 패이싯(facet) 현상을 이용하여 매우 얕은 깊이의 접합 영역을 얻을 수 있으므로 소자의 고집적화를 달성할 수 있고 쇼트 채널 효과가 억제된 반도체 소자를 제조할 수 있다.
Claims (12)
- 게이트 산화막, 도전층 및 제 1 절연막으로 구성된 게이트 전극을 형성한 후 산화 분위기에서 열처리하여 상기 게이트 산화막 상부 및 도전층 측벽에 열산화막을 형성하는 단계;전체구조 상에 제 2 절연막을 형성하고 전면 식각 공정을 실시하여 상기 게이트 전극 측벽에 제 1 절연막 스페이서를 형성하고, 상기 제 1 절연막 스페이서가 형성된 전체구조 상에 제 3 절연막을 형성하고 전면 식각 공정을 실시하여 상기 제 1 절연막 스페이서 측벽에 제 2 절연막 스페이서를 형성하는 단계;상기 게이트 전극, 제 1 절연막 스페이서 및 제 2 절연막 스페이서를 마스크로 이용하여 고농도 이온 주입 공정을 실시하고, 이로 인하여 접합 영역이 형성되는 단계;세정 공정을 실시하여 상기 제 2 절연막 스페이서를 제거하는 단계;선택적 에피택셜 성장 공정을 실시하여 상기 노출된 반도체 기판 상에 선택적 에피택셜 성장층을 형성하는 단계;저농도 이온 주입 공정을 실시하여 LDD 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 도전층은 도프트 폴리실리콘, 비정질 실리콘, 금속 및 실리사이드의 다층 구조 중 어느 하나를 이용하여 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 열산화막은 30 내지 100Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 제 1 절연막 스페이서는 CVD 산화막 또는 CVD 질화막을 이용하여 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 제 1 절연막 스페이서는 100 내지 200Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 제 2 절연막 스페이서는 식각 공정시 제 1 절연막 스페이서에 영향을 주지 않고 제 2 절연막 스페이서만 제거될 수 있는 물질을 이용하여 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 제 2 절연막 스페이서는 불산계 용액에 의해 제거되는 물질을 이용하여 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 제 2 절연막 스페이서는 300 내지 800Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 세정 공정은 불산계 용액을 이용하여 실시하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 선택적 에피택셜 성장층은 1000 내지 1500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 LDD 영역 형성 후 낮은 에너지를 이용하여 고농도의 이온주입 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 11 항에 있어서,상기 고농도 이온 주입 공정은 이온의 농도가 1015ions/㎤ 이상인 고농도 이온주입 공정인 것을 특징으로 하는 반도체 소자 제조 방법.
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