KR100301249B1 - 반도체 소자 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 제조 방법에 관한 것으로, 반도체 소자의 고집적화에 따라 접합영역의 깊이를 낮게 형성하기 위하여 선택적 에피택셜 성장(Selective Epitaxial Growth; SEG) 기술을 이용하여 엘리베이티드(elevated) 접합 구조를 형성할 때 선택적 에피택셜 성장층에 발생하는 패이싯(facet) 현상으로 인하여 게이트전극 에지 부분의 접합 깊이가 깊어지는 문제점을 해결하기 위하여, 게이트 전극 형성 후 선택적 에피택셜 성장층을 게이트 전극보다 높은 두께로 형성하고 이를 화학적 기계적 연마(CMP) 공정에 의해 평탄화하므로써, 접합영역을 얕은 깊이를 가지면서 균일한 깊이로 형성할 수 있는 반도체 소자 제조 방법이 개시된다.
Description
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 선택적 에피택셜성장(Selective Epitaxial Growth; 이하, SEG라 함) 방법을 이용하여 엘리베이티드(elevated) 소오스/드레인 구조를 형성할때 선택적 에피택셜 성장층을 게이트 전극보다 높게 형성하고 이를 화학적 기계적 연마(Chemical Michenical Polishing; CMP) 공정으로 평탄화하므로써 SEG층에 발생된 패이싯(facet)을 제거하여 균일하면서 동시에 얕은 깊이의 접합 영역을 형성할 수 있는 반도체 소자 제조 방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라, 소자의 접합깊이 또한 점점 낮게 형성하고 있는 실정이다. 접합영역의 깊이를 낮게 형성하기 위하여 일반적으로는 이온 주입 공정시의 에너지를 낮추는 방법을 사용하고 있다. 그러나 이 방법은 이온 주입시 충분한 빔 전류(beam current)를 얻을 수 없고, 낮은 이온 주입 에너지에서 채널링 가능성이 증가하는 등의 문제점이 있다.
이러한 문제를 해결하기 위해 반도체 기판에 게이트 전극을 형성한 다음 소오스 및 드레인 영역에만 선택적으로 실리콘층을 형성하여 소오스 및 드레인 영역의 높이를 증가시켜 주는 SEG 방법이 제안되었다. 이 방법을 도 1을 참조하여 설명하면 다음과 같다.
도 1은 종래 반도체 소자 제조 방법을 설명하기 위해 도시한 소자의 단면도이다.
먼저, 반도체 기판(11)을 열산화하여 게이트 산화막(12)을 형성하고, 전체구조 상에 게이트 전극용 도전층(13) 및 제 1 절연막(14)을 순차적으로 형성한다. 이후, 포토리소그라피 공정 및 식각 공정에 의해 게이트 전극이 형성될 부분을 정의하고 제 1 절연막(14) 및 도전층(13)을 순차적으로 제거하여 게이트 전극을 형성한다. 다음에, 저농도 불순물을 이용한 이온주입 공정으로 LDD 영역(16)을 형성한다. 이후, 전체구조 상에 제 2 절연막(15)을 형성한 후 전면 식각을 실시하여 게이트 전극 양측부에 스페이서를 형성한다. 다음으로, 엘리베이티드(elevated) 소오스, 드레인 구조를 형성하기 위해 SEG 공정을 수행하여 SEG층(17)을 형성한 후, 고농도 이온 주입 공정을 실시하여 접합 영역(18)을 형성한다.
이상에서 설명한 바와 같은 반도체 소자의 LDD 구조 형성 방법의 경우, LDD영역(16) 형성을 위한 이온 주입 공정을 실시한 다음 SEG 공정을 진행하기 때문에 이온 주입 공정시 충분한 빔 전류(beam current)를 얻는 문제나 낮은 에너지에서의 채널링 가능성 증가 문제 등을 해결할 수 없다. 또한, SEG 공정의 특성상 게이트 전극의 에지(edge) 부분에 패이싯(facet) 현상이 발생(A 부분)하고, 패이싯 현상이 발생한 지역(A 부분)에서 후속 접합 영역(18) 형성을 위한 이온주입 공정시 접합의 깊이가 부분적으로 깊어지는 문제가 있다(B 부분 참조). 이러한 패이싯 현상은 게이트 전극의 에지 부분에 발생하기 때문에, 게이트 전극의 에지 부분에서는 접합 깊이가 낮고 그 이외의 지역에서는 깊은 접합을 갖는 LDD 구조를 형성할 수 없는 문제가 있다.
따라서, 본 발명은 게이트 전극을 형성하고 선택적 에피택셜 성장층을 형성하되 이를 게이트 전극보다 높은 두께로 형성하고, 이후 CMP 공정을 이용하여 표면을 평탄화하므로써 선택적 에피택셜 성장층에 발생된 패이싯(facet) 현상이 제거되어 접합 영역을 균일하면서 동시에 얕은 두께로 형성할 수 있는 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자 제조 방법은 소자분리 공정을 실시한 반도체 기판을 열산화시켜 게이트 산화막을 형성하고 전체구조 상에 도전층 및 제 1 절연막을 순차적으로 형성하는 단계; 포토리소그라피 공정 및 식각 공정으로 게이트 전극이 형성될 부분을 정의하고 상기 제 1 절연막 및 도전층을 순차적으로 식각하여 게이트 전극을 형성하는 단계; 상기 반도체 기판을 산화 분위기에서 열처리하여 게이트 산화막 상부 및 도전층 측벽에 열산화막을 형성한 후, 저농도 이온 주입 공정을 실시하여 LDD 영역을 형성하는 단계; 전체구조 상에 제 2 절연막을 형성하고 전면 식각 공정을 실시하여 게이트 전극 측벽에 절연막 스페이서를 형성하는 단계; 상기 단계로부터 세정 공정을 실시한 후 선택적 에피택셜 성장 공정을 실시하여 노출된 반도체 기판 상에 선택적 에피택셜 성장층을 형성하는 단계; 상기 제 1 절연막을 연마 정지층으로 하여 화학적 기계적 연마 공정을 실시하여 상기 선택적 에피택셜 성장층을 연마하고, 이로 인하여 선택적 에피택셜 성장층의 패이싯 부분이 제거되는 단계; 고농도 이온주입 공정을 실시하고 급속 열처리하여 접합 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1은 종래 반도체 소자 제조 방법을 설명하기 위해 도시한 소자의 단면도.
도 2a 내지 2d는 본 발명에 따른 반도체 소자 제조 방법을 설명하기 위해 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
11, 21 : 반도체 기판 12, 22 : 게이트 산화막
13, 23 : 도전층 14, 24 : 제 1 절연막
15 : 제 2 절연막 16, 26 : LDD 영역
17, 28 : SEG층 18, 29 : 접합 영역
25 : 열산화막 27 : 절연막 스페이서
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 2d는 본 발명에 따른 반도체 소자 제조 방법을 설명하기 위해 도시한 소자의 단면도이다.
도 2a에 도시된 바와 같이, 소자분리 공정을 실시한 반도체 기판(21)을 열산화시켜 게이트 산화막(22)을 형성하고 전체구조 상에 도전층(23) 및 제 1 절연막(24)을 순차적으로 형성한다. 이후, 포토리소그라피 공정 및 식각 공정으로 게이트 전극이 형성될 부분을 정의하고 제 1 절연막(24) 및 도전층(23)을 순차적으로 식각하여 게이트 전극을 형성한다. 도전층(23)은 도프트 폴리실리콘, 비정질 실리콘, 금속 및 실리사이드의 다층 구조 중 어느 하나를 이용하여 형성한다. 제 1 절연막(24)은 1000 내지 2000Å의 두께로 형성하며 게이트 전극 패터닝시 마스크 역할을 한다. 다음에 산화 분위기에서 열처리하여 게이트 산화막(22) 상부 및 도전층(23) 측벽에 열산화막(25)을 형성한 후, 저농도 이온 주입 공정을 실시하여 LDD 영역(26)을 형성한다. 열산화막(25)은 30 내지 100Å의 두께로 형성한다.
도 2b는 전체구조 상에 제 2 절연막을 형성하고 전면 식각 공정을 실시하여 게이트 전극 측벽에 절연막 스페이서(27)을 형성한 상태를 나타내는 소자의 단면도이다.
도 2c는 세정 공정을 실시한 후 SEG 공정을 실시하여 노출된 반도체 기판(21) 상에 SEG층(28A)을 형성한 상태를 나타내는 소자의 단면도이다. SEG층(28A)은 게이트 전극의 두께보다 300 내지 500Å 두껍게 형성한다.
도 2d에 도시된 것과 같이, CMP 공정을 실시하여 게이트 전극보다 두껍게 형성된 SEG층(28A)을 연마하므로써 SEG층(28A)의 패이싯 부분을 제거한다. 이때 SEG층(28A)은 500 내지 700Å의 두께만큼 제거된다. CMP 공정시 제 1 절연막(24)은 연마 정지층의 역할을 하며 이를 위하여 제 1 절연막(24)은 실리콘 질화막을 이용하여 형성한다. 이후, 고농도 이온주입 공정을 실시하여 접합 영역(소오스 및 드레인 영역; 29)을 형성한다. 고농도 이온주입 공정은 이온 주사 범위가 CMP 공정 후 잔류하는 SEG층(28) 두께의 1/2 내지 3/4 정도의 깊이가 되도록 이온주입 에너지를 조절하여 실시한다. 고농도 이온주입 공정 후 급속 열처리(RTA) 공정을 실시하여 도펀트를 활성화시킨다. 급속 열처리 공정은 900 내지 1000℃의 온도에서 10 내지 30초간 실시한다. 도시된 것과 같이, 접합 영역(29)은 게이트 전극의 에지(edge) 부분에서 깊이 형성됨이 없이 균일하게 형성된 것을 알 수 있다.
상술한 바와 같이 본 발명에 따르면, 선택적 에피택셜 성장(SEG)법을 이용하여 엘리베이티드(elevated) 접합 영역을 형성하는 경우, 선택적 에피택셜 성장(SEG)층을 게이트 전극보다 두껍게 형성하고 CMP 공정을 실시하여 SEG층의 패이싯 부분을 제거하므로써 균일한 두께의 접합 영역을 얕은 깊이로 형성할 수 있다. 이에 따라 반도체 소자를 고집적화할 수 있고 쇼트 채널 효과가 억제된 반도체 소자를 제조할 수 있다.
Claims (8)
- 소자분리 공정을 실시한 반도체 기판을 열산화시켜 게이트 산화막을 형성하고 전체구조 상에 도전층 및 제 1 절연막을 순차적으로 형성하는 단계;포토리소그라피 공정 및 식각 공정으로 게이트 전극이 형성될 부분을 정의하고 상기 제 1 절연막 및 도전층을 순차적으로 식각하여 게이트 전극을 형성하는 단계;상기 반도체 기판을 산화 분위기에서 열처리하여 게이트 산화막 상부 및 도전층 측벽에 열산화막을 형성한 후, 저농도 이온 주입 공정을 실시하여 LDD 영역을 형성하는 단계;전체구조 상에 제 2 절연막을 형성하고 전면 식각 공정을 실시하여 게이트 전극 측벽에 절연막 스페이서를 형성하는 단계;상기 단계로부터 세정 공정을 실시한 후 선택적 에피택셜 성장 공정을 실시하여 노출된 반도체 기판 상에 상기 게이트 전극의 두께보다 300 내지 500Å 두꺼운 두께의 선택적 에피택셜 성장층을 형성하는 단계;상기 제 1 절연막을 연마 정지층으로 하여 화학적 기계적 연마 공정을 실시하여 상기 선택적 에피택셜 성장층을 연마하고, 이로 인하여 선택적 에피택셜 성장층의 패이싯 부분이 제거되는 단계;고농도 이온주입 공정을 실시하고 급속 열처리하여 접합 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 도전층은 도프트 폴리실리콘, 비정질 실리콘, 금속 및 실리사이드의 다층 구조 중 어느 하나를 이용하여 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 제 1 절연막은 1000 내지 2000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 제 1 절연막은 실리콘 질화막을 이용하여 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 열산화막은 30 내지 100Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 화학적 기계적 연마공정에 의해 제거되는 선택적 에피택셜 성장층의 두께는 500 내지 700Å인 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 고농도 이온주입 공정은 이온 주사 범위는 CMP 공정 후 잔류하는 선택적 에피택셜 성장층 두께의 1/2 내지 3/4 정도의 깊이인 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 급속 열처리 공정은 900 내지 1000℃의 온도에서 10 내지 30초간 실시하는 것을 특징으로 하는 반도체 소자 제조 방법.
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