KR19980032883A - 필드 산화물 전계 효과 트랜지스터 및 그 제조 방법 - Google Patents
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Abstract
반도체 기판 상에 대칭형 수직 저 농도 도핑된 드레인 금속 산화물 반도체 필드 산화물 전계 효과 트랜지스터(VLDD MOSFET)가 형성된다. 기판은 일반적으로 평탄한 상부면을 갖는 제1 영역과, 제1 영역으로부터 상방으로 돌출하며 일반적으로 평탄한 상부면을 갖는 제2 영역을 포함하며, 이 제2 기판 영역은 제1 기판 영역의 상부면과 일반적으로 법선을 이루는 대향하는 측벽들을 갖는다. 제2 기판 영역의 상부면 상에 절연막을 통해 형성된 게이트 전극이 형성되며, 게이트 전극의 대향측 상에서 기판 내에 소스/드레인 불순물 영역이 형성되며, 소스/드레인 영역 간의 게이트 전극 아래에 채널 영역이 형성된다. 소스/드레인 영역의 균일 이온 농도의 윤곽은 비-가우스형 분포를 나타내며, 채널 영역과 각 소스/드레인 영역 간의 계면은 제2 기판 영역의 대향 측벽에 인접한 게이트 전극 아래에서 일반적으로 직선형을 이룬다.
Description
본 발명은 일반적으로 반도체 트랜지스터 소자에 관한 것이다. 특히, 본 발명은 초 대규모 집적(ULSI) 소자에 사용하기에 적합한 대칭형의 수직 저 농도 도핑된 드레인(VLDD) 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)의 개선에 관한 것이다.
반도체 소자를 가능한 소형으로 하려는 경향에 따라, MOSFET의 게이트 길이가 1㎛이하로 되게 되었다. 이와 같은 초소형의 구조에서 발생할 수 있는 구동 능력의 임의 저하를 억제하기 위해서, 소스/드레인 영역의 확산 깊이를 얕게 하거나 또는 게이트 유전체막을 게이트 길이의 축소에 따라 얇게 하고 있다. 그러나, 일반적으로 이러한 초소형의 MOSFET에서는 강한 전계가 존재하므로, 핫 캐리어(hot carriers)에 의해 MOSFET의 구동 특성이 저하되어진다. 보다 상세히 기술하자면, 이러한 초소형의 MOSFET는 일반적으로 드레인 영역 부근의 게이트 전극 아래에서 강한 내부 전계가 집중되어 핫 캐리어가 게이트 유전체막으로 주입되어지게 될 것이다. 이에 의해 게이트 유전체막에서 트랩 상태(trap state)가 발생하거나 또는 임계 전압의 변동 및 전류 이득의 감소를 초래할 수 있는 인터페이스 상태(interface state)가 발생한다.
열 전자 현상을 감소시키기 위해, 드레인 영역 부근의 전계를 저 농도 도핑 드레인(LDD) 구조로서 알려진 기술을 이용하여 감소시켰다. LDD 구조에서는, 저 농도의 확산 영역은 게이트 전극 일부의 아래에서 드레인 영역에 형성된다. 종래의 LDD 구조의 일례를 도 1f에서 도시하였다. 이 LDD MOSFET는 실리콘 기판(22) 상에 형성된 게이트 전극(20)을 갖고 있으며, 실리콘 기판(22)과 게이트 전극(20) 사이에는 게이트 유전체막(24)이 형성되어 있다. 게이트 전극(20)의 대향측에는 측벽 산화물(26a 및 26b)이 형성되며, 게이트 전극의 한 측에 있는 실리콘 기판에는 소스/드레인 영역(28 및 30)이 형성되며, 게이트 전극의 대향측에 있는 실리콘 기판에는 소스/드레인 영역(32 및 34)이 형성된다.
소스/드레인 영역(28, 30, 32 및 34)은 실리콘 기판(22)의 도전형과는 반대의 도전형으로 구성되어 있되, 영역(30 및 32)은 영역(28 및 34)보다 낮은 농도로 구성되어 있다. 영역(30)은 측벽 산화물(26a)의 일부와 게이트 유전체막(24)의 일부 아래에 형성되며, 영역(32)은 측벽 산화물(26b)의 일부와 게이트 유전체막(24)의 일부 아래에 형성된다. 영역(28)은 영역(30)에 인접하며 측벽 산화물(26a)의 일부 아래에 형성되며, 영역(34)은 영역(32)에 인접하며 측벽 산화물(26b)의 일부 아래에 형성된다.
도 1a 내지 도 1f를 참조해 보면, 도 1f에서 도시된 LDD MOSFET를 형성하기 위한 방법이 기술되어 있다. 도 1a에서 도시된 바와 같이, 실리콘 기판(22)의 주 표면 상에 게이트 유전체막(24a)을 형성하며 게이트 유전체막(24a) 상에 게이트 전극막(20a)을 형성한다. 다음에 게이트 전극막(20a) 상에 패턴화된 레지스트(36)를 형성하여 도 1b에서 도시된 바와 같이, 게이트 전극(20) 및 게이트 유전체막(24)을 패턴 형성시키는 데 사용한다. 특히, 반응성 이온 에칭 등의 이방성 에칭을 이용하여 게이트 전극(20) 및 게이트 유전체막(24)을 형성한다. 이후에 패턴화된 레지스트(36)를 제거시킨 후 게이트 전극(20) 및 게이트 유전체막(24)을 마스크로서 사용하여 실리콘 기판(22)의 도전형과 반대 도전형의 저농도 레벨 이온을 주입하고 확산시킴으로써 도 1c에서 도시된 바와 같은 저 농도의 소스/드레인 영역(30 및 32)을 형성한다. 이와는 다르게, 패턴화된 레지스트(36)를 제거시키기 전에 이온을 주입시킬 수 있다.
다음에는, 도 1d에서 도시된 바와 같이, 게이트 전극(20) 및 실리콘 기판(22) 상에 화학 증기 증착(CVD)을 이용하여 산화물막(38)을 피착시킨다. 후속하여, 도 1e에서 도시된 바와 같이, 게이트 전극(20)의 대향측 상에 측벽(26a 및 26b)이 형성되도록 반응성 에칭 등의 이방성 에칭을 행한다. 최종적으로, 실리콘 기판(22)의 도전형과 반대인 도전형이며 소스/드레인 영역(30a 및 32a)을 형성하는 데 사용되는 이온의 농도 레벨보다 큰 농도 레벨을 갖는 이온을 게이트 전극(20), 게이트 유전체막(24) 및 측벽 산화물(26a 및 26b)을 마스크로서 사용하여 기판 내로 주입하여 확산시킴으로써 도 1f에서 도시된 바와 같은 고 농도의 소스/드레인 영역(28 및 34)이 형성된다.
이 종래의 LDD MOSFET의 제조 공정은 게이트 전극 및 실리콘 기판 상에 산화물막을 형성한 후, 이 산화물막을 에칭하여 측벽 산화물을 형성하기 때문에 복잡하다.
LDD MOSFET를 형성하는 다른 방법으로서는 Gualandris 및 그 외의 다수인에 의한 미국 특허 제5,041,888호에서 반도체 기판의 표면이 게이트 전극 영역에 있는 반도체 기판의 레벨에 대해 소스/드레인 영역에서 디프레스(depress)되는 수직 MOSFET 구조의 형성에 대해 개시되어 있다. 이러한 구조에서는 최대 전계 강도의 영역이 트랜지스터의 임계 구역으로부터 시프트되어진다. 최대 전계 강도의 영역의 시프트로 인해 핫 캐리어가 게이트 산화물 내로 주입되는 것이 저지된다. 또한, 제조 공정은 소스/드레인 영역에서만 기판의 에칭을 필요로 하므로 덜 복잡하며, 측벽 산화물에 의해 집적도가 제한되지 않는다.
상기 미국 특허 제5,041,885호에 따라 제조된 MOSFET의 소스/드레인 영역은 실리콘 기판 내로 채널 영역의 극성과 반대인 극성의 도전형을 유도시킬 수 있는 도펀트를 확산시킴으로써 형성된다. 그러나, 이 MOSFET의 구동 특성은 이러한 확산으로 인해 만족스럽지 않게 된다. 보다 상세히 기술하고자 도 2를 참조해 보면, 상기 미국 특허 제5, 041,885호에서는 트랜지스터 게이트의 수직 엣지를 따라 소스/드레인 영역을 형성하기 위해 주입 및 확산을 이용한다. 우선 도 2에서 도시된 바와 같이, 기판 내로 도펀트 종류를 주입시킨 후 확산시킨다. 이로써 모든 방향으로 동일한 도펀트의 확산이 이루어지므로, 가우스형 분포를 갖는 도핑 프로파일이 얻어진다. 즉, 본질적으로 X축 및 Y축을 따라 1:1의 이동비가 존재한다. 그 결과, 각각의 소스/드레인 영역과 채널 영역 간의 각 경계부는 소스/드레인 영역과 게이트 전극 간의 반도체 기판의 범위에 걸쳐 일반적으로 일정한 반경의 곡률을 갖는다.
그러나, 도펀트 원자들이 게이트 산화물의 소스/드레인 엣지의 내향으로 이동하기 때문에, 트랜지스터의 채널 길이가 짧아진다. 드레인 영역과 소스 영역 간의 간격이 짧아지게 되면, 드레인과 소스 영역 간의 항복 전압도 동일하게 낮아진다. 항복 전압이 낮아지면 소스 영역과 드레인 영역 간의 도통이 MOSFET의 적절한 동작에 필요한 전압보다 낮은 전압에서 발생할 수 있으므로 MOSFET의 오동작이 초래될 수 있다.
다른 도핑 기술로서는 상기 미국 특허 제5,041,885호에서 소위 단계적 드레인 도핑(GDD)에 대해 개시되어 있다. GDD에서는 이온 주입 전에 수직 MOSFET의 게이트 전극의 양측 상에 산화물 스페이서를 형성한다. LDD MOSFET에서와 같이, GDD 기술에서는 트랜지스터의 채널 영역을 드레인 영역의 불순물과 동일한 형의 불순물로 도핑되지만 드레인 영역보다 적어도 한 자리수 또는 두 자리수 만큼 낮은 농도를 갖는 중간 영역을 통해 드레인 접합 영역(비교적 높은 불순물 농도를 가짐)에 결합시킨다. 채널 영역을 드레인 영역과 동일형이지만 상대적으로 낮은 농도의 불순물을 갖는 중간 영역을 통해 드레인 접합 영역에 결합시키면 잘 알려져 있는 장점들이 제공된다.
GDD 기술은 산화물 스페이서에 의해 한정된 소스/드레인 영역을 처음에는 일정한 실리콘 계수를 갖는 일정한 도펀트 종류로 주입을 행하고, 주입된 원자들을 부분적으로 확산시키고, 다음에는 동일한 도펀트 종류나 또는 동일한 극성이지만 먼저 주입된 도펀트 종류보다 낮은 실리콘 확산 계수를 갖는 다른 도펀트 종류로 주입을 행하는 것으로 이루어진다. 이후에는 확산 열 처리를 행한다. 산화물 스페이서는 드레인 영역과 소스 영역 간의 거리를 제어하기 위한 메카니즘을 제공하여 필요한 항복 전압을 유지시킨다.
GDD 구조에서는, 도펀트 종류는 우선적으로 도 3a에서 도시된 바와 같이 산화물 스페이서에 의해 한정된 기판의 영역 내로 주입되어진 후에, 도 3b에서 도시된 바와 같이 확산되어진다. 이후에 도 4에서 도시된 바와 같이, 가우스형 분포를 갖는 균일 이온 농도의 윤곽을 형성하는 제2 주입 및 확산을 행한다.
그러나, 종래의 LDD MOSFET에서와 같이, GDD 기술울 사용하는 실시예의 제조 공정도 복잡한데 이것은 산화물 스페이서의 형성을 필요로 하기 때문이다.
채널 영역이, 드레인 영역과 동일한 불순물을 갖지만 상대적으로 낮은 불순물 농도를 갖는 중간 영역을 통해 드레인 접합 영역에 결합된 수직 MOSFET가 다양한 장점들을 제공하므로, ULSI 소자에 이러한 구조를 사용하는 것이 바람직하다. 그러나, 상술된 고밀도 집적된 수직 MOSFET 소자들은 내압 특성이 낮거나 또는 게이트 측벽 산화물 때문에 제조하기에 복잡하다.
본 발명의 특징 및 장점은 채널 영역을 드레인 접합 영역에 상대적으로 낮은 농도의 중간 영역을 통해 결합시키는 대칭형 수직 MOSFET를 제공하는 데 있다.
본 발명의 다른 특징 및 장점은 게이트 측벽 산화물을 갖지 않는 대칭형 수직 LDD MOSFET를 제공하는 데 있다.
본 발명의 또 다른 특징 및 장점은 소스/드레인 영역을 확산없이 형성하는 대칭형 VLDD MOSFET를 제공하는 데 있다.
본 발명의 또 다른 특징 및 장점은 게이트 측벽 산화물을 갖지 않으며 소스/드레인 영역의 확산없이 대칭형 VLDD MOSFET를 형성하는 방법을 제공하는 데 있다.
본 발명에 따르면, 상기 특징 및 장점들은 일반적으로 평탄한 상부면을 갖는 제1 영역과, 제1 영역으로부터 상방으로 돌출되며 일반적으로 평탄한 상부면을 갖는 제2 영역을 포함하는 반도체 기판을 구비한 FET에 의해 달성된다. 제2 기판 영역은 제1 영역의 상부면에 일반적으로 법선을 이루는 대향하는 측벽들을 갖고 있다. FET는 또한 제2 기판 영역의 상부면 상에 절연막을 통해 형성된 게이트 전극 및, 게이트 전극의 대향하는 측에 있는 기판에 형성되어 게이트 전극 아래에서 채널 영역을 설정하는 소스/드레인 불순물 영역을 포함한다. 소스/드레인 불순물 영역 각각은 비-가우스형 분포인 균일 이온 농도의 윤곽을 갖는다.
본 발명의 한 양태에 따르면, 소스/드레인 불순물 영역은 (i) 연속적으로 회전하는 이온 소스로부터 반도체 기판에 대해 경사진 각으로 이온을 주입함으로써 확산없이 형성되며, (ii) 채널 영역과 각 소스/드레인 영역 간의 계면으로부터 측방향으로 농도가 증가하고, (iii) 비-가우스형 분포인 균일한 이온 농도의 윤곽을 갖는다.
본 발명의 다른 양태에 따르면, 채널 영역과 각 소스/드레인 영역 간의 계면은 제2 기판 영역의 대향하는 측벽에 인접한 게이트 전극 아래에서 일반적으로 직선형을 이룬다.
본 발명의 또 다른 양태에 따르면, 반도체 기판의 주 표면 상에 유전체층 및 도전층을 순차로 형성하는 단계와, 게이트 길이를 한정하기 위해 도전층 상에 마스킹층을 형성하여 패턴화시키는 단계와, 패턴화된 마스킹층이 형성되어 있지 않은 위치에 있는 도전층 및 유전체층을 완전히 제거시켜 반도체 기판을 노출시키기 위해 상기 위치에 있는 도전층 및 유전층을 에칭하는 단계와, 반도체 기판의 주 표면에 설계된 게이트 길이의 적어도 15% 깊이를 갖는 디프레션(depressions)을 형성하기 위해 노출된 반도체 기판을 에칭하는 단계를 계속하는 단계를 구비하는 반도체 FET를 형성하는 방법이 제공된다. 후속하여, 연속적으로 회전하는 이온 소스로부터의 이온을 반도체 기판으로 경사진 각도로 주입시켜 소스/드레인 불순물 영역을 형성한다.
본 발명의 다른 특징 및 장점들은 본 기술 분야의 숙련자라면 본 발명의 바람직한 실시예만을 본 발명을 실시함에 있어서 최적의 모드로 고려되는 간단한 예시를 통해 도시 및 기술한 다음의 기술로부터 쉽사리 이해할 수 있을 것이다. 알 수 있는 바와 같이, 본 발명은 본 발명의 사상 및 범주를 벗어나지 않는 한 여러가지의 다양한 실시예를 구현할 수 있다. 따라서, 도면 및 기술은 본질적으로 예시를 위한 것이지, 제한적인 것은 아니다.
도 1a 내지 도 1f는 종래 LDD MOSFET를 제조하는 연속 공정을 나타내는 개략 단면도.
도 2는 종래 수직 트랜지스터의 게이트 전극의 수직 엣지를 따라 주입 및 확산에 의해 소스/드레인 영역이 형성되는 모습을 도시하는 개략 단면도.
도 3a 및 도 3b는 게이트 전극 산화물 스페이서를 갖는 종래 수직 트랜지스터의 게이트 전극의 수직 엣지를 따라 주입 및 확산에 의해 소스/드레인 영역이 형성되는 모습을 도시하는 개략 단면도.
도 4는 균일 이온 농도의 윤곽을 나타내는 게이트 전극 산화물 스페이서를 갖는 종래 수직 MOSFET의 개략 단면도.
도 5a 및 도 5b는 대칭형 VLDD MOSFET를 제조하는 주요 연속 공정을 나타내는 개략 단면도.
도 6은 균일 이온 농도의 윤곽을 나타내는 대칭형 VLDD MOSFET의 개략 단면도.
도 7은 대칭형 VLDD MOSFET의 농도 프로파일을 나타내는 그래프.
도면의 주요 부분에 대한 부호의 설명
20: 게이트 전극
22: 반도체 기판
24: 유전체막
40 및 42: 단차 영역
44: 채널 영역
50 및 52: 소스 및 드레인 영역
도 5a 및 도 5b를 참조해 보면, 도 1a에서 도시된 단계에 후속하는 VLDD MOSFET를 제조하는 공정이 기술되어 있다. 도 5a에서는 도 1b와 동일하게 게이트 유전체막(24)을 사이에 두면서 p형 실리콘 기판(22) 상에 형성된 게이트 전극(20)을 도시한다. 그러나, 실리콘 기판(22)의 표면은 게이트 전극(20) 및 게이트 유전체막(24) 아래의 영역에 있는 실리콘 기판의 레벨에 대해 소스/드레인 영역이 형성되는 영역에서 디프레스된다. 디프레스된 영역은 도 1b에서 도시된 게이트 전극(20)과 게이트 유전체막(24)을 형성할 때와 동일한 에칭 공정 중에 형성된다. 보다 상세히 기술하자면, 게이트 전극(20)과 게이트 유전체막(24)을 형성한 후에, 소스/드레인 영역이 형성되어질 영역에 있는 실리콘 기판(22)의 표면 일부를 제거시키기 위한 이방성 에칭(건식 에칭)을 계속한다. 따라서, 수직 MOSFET를 형성하기 위한 다른 추가의 제조 단계를 필요로 하지 않는다.
소스/드레인 영역이 형성되어질 영역에 있는 실리콘 기판(22)의 일부를 제거시킴으로써 게이트 전극(20)의 대향하는 측 상에 단차 영역(40 및 42)이 형성된다. 단차 영역(40 및 42)은 실리콘 기판(22) 중 디프레스된 표면에 일반적으로 법선을 이루는 표면과, 게이트 전극(20) 및 게이트 유전체막(24) 아래의 영역에 있는 실리콘 기판의 표면 각각에 의해 정해진다. 실리콘 기판 중 디프레스된 표면의 깊이는 전형적으로 바람직한 효과를 발생하도록 설계된 게이트 폭의 적어도 15%이다. 일반적으로 실리콘 기판 중 디프레스된 표면의 깊이는 게이트의 사이즈에 따라 약 100Å 내지 5,000Å의 범위 내에 속한다.
그 후에, 도 5b에서 도시된 바와 같이, 패턴화된 레지스트(36)를 제거하고, 실리콘 기판(22)의 주 표면에 대해 경사진 각으로 위치된 연속적으로 회전하는 이온 소스(도시 안됨)로부터의 비소 이온과 같은 이온을 실리콘 기판(22) 및 단차 영역(40 및 42) 내로 주입시킨다. 비록 게이트 전극의 각 대향측에서 분리된 이온 주입 소스를 심볼로 도시하였지만, 실제로는 단일의 이온 소스를 사용한다는 것에 주목해야 한다. 이온은 실리콘 기판 내로 약 75 내지 82도 범위의 각도와, 약 1×1012/㎠ 내지 5×1013/㎠ 범위의 농도 및 약 10 내지 15 keV 범위의 에너지 레벨로 주입된다.
도 6은 이온 주입 후의 대칭형 수직 MOSFET의 균일 이온 농도의 윤곽을 도시하고 있다. 도시된 바와 같이, 소스/드레인 영역(50 및 52) 각각의 불순물 프로파일은 채널 영역(44)으로부터 소스/드레인 영역(50 및 52)쪽으로의 측방향 거리가 증가함에 따라 농도가 변화한다. 그러나, 소스/드레인 영역(50 및 52)에서의 균일 이온 농도의 윤곽은 각을 갖는 회전하는 이온 소스 및 단차 영역(40 및 42)과의 상호 작용으로 인해 왜곡되어지는 미국 특허 제 5,041,885호의 경우에서와 같이 가우스형 분포로 되지 않는다. 특히, 단차 영역(40 및 42)에 인접한 게이트 유전체(24)의 단부 아래에 있는 소스 영역(50)과 채널 영역(44) 간의 계면과, 드레인 영역(52)과 채널 영역(44) 간의 계면은 일반적으로 각 단차 영역 상당 부분에 걸쳐 직선형을 이룬다. 이에 반해, 미국 특허 제 5,041,885호의 소스/드레인 영역과 채널 영역 간의 계면은 일반적으로 곡선을 이룬다.
도 7은 이온 주입 후의 대칭형 수직 MOSFET의 농도 프로파일을 나타내는 그래프이다. 도시된 바와 같이, 소스 및 드레인 영역 각각은 채널 영역에 상대적으로 낮은 농도를 갖는 중간 영역 A 및 B를 통해 결합된다. 영역 A 및 B는 단차 영역(42 및 40) 각각으로부터 발생하는 불순물 농도에 대응한다.
지금까지 채널 영역이 드레인 접합 영역에 상대적으로 낮은 농도를 갖는 중간 영역을 통해 결합되는 대칭형 수직 MOSFET에 대해 기술되어 왔다. 대칭형 VLDD MOSFET의 제조 공정은 게이트 측벽 산화물을 형성하지 않으므로 복잡하지 않다. 또한, 대칭형 VLDD MOSFET의 소스/드레인 영역은 주입 도핑 프로파일은 갖지만 확산 도핑 프로파일은 갖지 않는다. 이온을 확산에 의해 이동시킬 필요가 없기 때문에, 대칭형 VLDD MOSFET의 채널 길이는 이온 주입의 에너지 레벨을 제어함으로써 제어할 수 있다.
본 발명의 여러 장점들 및 특징들은 상세한 설명으로부터 명백해졌으며, 본 발명의 청구 범위는 본 발명의 이러한 장점들 및 특징들을 모두 포함한다. 따라서, 당업자라면 본 발명의 사상 및 범주 내에서는 여러 변형 및 수정 실시예를 용이하게 실시할 수 있으므로, 본 발명은 도시 및 예시된 상기 실시예에만 한정되는 것이 아니라, 여러 등가의 실시예를 포함할 수 있다.
Claims (9)
- 필드 산화물 전계 효과 트랜지스터(FET)에 있어서,일반적으로 평탄한 상부면을 갖는 제1 영역과, 상기 제1 영역으로부터 상방으로 돌출하며 일반적으로 평탄한 상부면을 갖는 제2 영역을 구비하는 반도체 기판으로서, 상기 제2 기판 영역은 상기 제1 기판 영역의 상부면과 일반적으로 법선을 이루는 대향하는 측벽들을 갖는 반도체 기판과,상기 제2 기판 영역의 상부면 상에 절연막을 통해 형성된 게이트 전극과,상기 게이트 전극의 대향측 상에서 상기 기판 내에 형성된 소스/드레인 불순물 영역과,상기 소스/드레인 영역의 균일 이온 농도의 윤곽이 비-가우스형 분포를 나타내는 상기 소스/드레인 영역 간의 게이트 전극 아래에 형성되는 채널 영역을 포함하는 필드 산화물 전계 효과 트랜지스터.
- 제1항에 있어서, 상기 소스/드레인 영역은 연속적으로 회전하는 이온 소스로부터의 이온을 반도체 기판 내로 약 75 내지 82도 범위의 각도와, 약 1×1012/㎠ 내지 5×1013㎠ 범위 내의 농도와, 약 10 내지 50 keV 범위의 에너지 레벨로 주입함으로써 형성되는 필드 산화물 전계 효과 트랜지스터.
- 제1항에 있어서, 상기 채널 영역과 상기 각 소스/드레인 영역 간의 계면은 상기 제2 기판 영역의 대향하는 측벽에 인접한 상기 게이트 전극의 아래에서 일반적으로 직선인 필드 산화물 전계 효과 트랜지스터.
- 필드 산화물 전계 효과 트랜지스터에 있어서,일반적으로 평탄한 상부면을 갖는 제1 영역과, 상기 제1 영역으로부터 상방으로 돌출하며 일반적으로 평탄한 상부면을 갖는 제2 영역을 구비하는 반도체 기판으로서, 상기 제2 기판 영역은 상기 제1 기판 영역의 상부면과 일반적으로 법선을 이루는 대향하는 측벽들을 갖는 반도체 기판과,상기 제2 기판 영역의 상부면 상에 절연막을 통해 형성된 게이트 전극과,상기 게이트 전극의 대향측에 있는 상기 기판 내에 형성된 소스/드레인 불순물 영역과,상기 소스/드레인 영역 간의 게이트 전극 아래에 형성되는 채널 영역을 포함하며,상기 소스/드레인 불순물 영역은(i) 연속적으로 회전하는 이온 소스로부터의 이온들을 상기 반도체 기판에 대해 경사진 각도로 주입시킴으로써 확산없이 형성되며,(ii) 상기 채널 영역과 상기 각 소스/드레인 영역 간의 계면으로부터 측방향으로 농도가 증가하며,(iii) 비-가우스형 분포를 갖는 균일 이온 농도의 윤곽을 갖는 필드 산화물 전계 효과 트랜지스터.
- 제4항에 있어서, 상기 소스/드레인 영역은 연속적으로 회전하는 이온 소스로부터의 이온들을 반도체 기판 내로 약 75 내지 82도 범위의 각도와, 약 1×1012/㎠ 내지 5×1013㎠ 범위 내의 농도와, 약 10 내지 50 keV 범위의 에너지 레벨로 주입함으로써 형성되는 필드 산화물 전계 효과 트랜지스터.
- 제4항에 있어서, 상기 채널 영역과 상기 각 소스/드레인 영역 간의 계면은 상기 제2 기판 영역의 대향하는 측벽에 인접한 상기 게이트 전극의 아래에서 일반적으로 직선인 필드 산화물 전계 효과 트랜지스터.
- 반도체 필드 산화물 전계 효과 트랜지스터를 형성하기 위한 방법에 있어서,반도체 기판 상에 유전층과 도전층을 순차로 형성하는 단계와,소정의 게이트 길이를 한정하기 위해 상기 도전층 상에 마스킹층을 형성하여 패턴화하는 단계와,상기 패턴화된 마스킹층이 형성되어 있지 않은 위치에 있는 상기 도전층 및 상기 유전층을 완전히 제거시켜 상기 한정된 게이트 길이의 대향하는 측에 있는 상기 반도체 기판의 주 표면을 노출시키기 위해 상기 위치에 있는 상기 도전층 및 상기 유전층을 에칭하는 단계와,상기 도전층 및 상기 유전층을 에칭한 후에 노출된 영역에 있는 상기 반도체 기판의 주 표면을 에칭하는 단계를 계속 행하여, 상기 한정된 게이트 길이의 상기 대향측에 있는 상기 반도체 기판의 상기 주 표면 내에 100Å 내지 5,000Å 범위의 깊이를 갖는 디프레션(depressions)을 형성하는 단계와,연속적으로 회전하는 이온 소스로부터 이온을 발생시켜 상기 이온을 상기 반도체 기판 내로 경사진 각도로 주입시킴으로써 소스/드레인 불순물 영역을 형성하는 단계를 포함하는 반도체 필드 산화물 전계 효과 트랜지스터의 형성 방법.
- 제7항에 있어서, 상기 이온은 75 내지 82도 범위의 각도와, 1×1012/㎠ 내지 5×1013㎠ 범위 내의 농도와, 10 내지 50 keV 범위의 에너지 레벨로 주입되어지는 반도체 필드 산화물 전계 효과 트랜지스터 형성 방법.
- 제7항에 있어서, 상기 연속적으로 회전하는 이온 소스로부터의 이온을 반도체 기판 내로 주입시키기 전에 상기 마스킹층을 제거하는 단계를 더 포함하는 반도체 필드 산화물 전계 효과 트랜지스터 형성 방법.
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