JP2009218580A - ２方向ハロ注入 - Google Patents

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Abstract

【課題】傾斜付きイオン注入に起因するシャドーイング効果を緩和する。
【解決手段】半導体装置は、シリコン層と、シリコン層上に設けられたトランジスタ・ゲートと、１対のソース／ドレイン領域と、シリコン層内のチャネル領域と、を含む第１電界効果型トランジスタと、を具備する。シリコン層は、シリコン層のチャネル領域に隣接する部分と同じゼロでない濃度の特定のタイプのイオンがチャネル領域の一部に注入されるように、第１電界効果型トランジスタに隣接する第２電界効果型トランジスタの高さに基づいた角度でイオンをドープされている。
【選択図】 図７

Description

本発明の側面は、概して、半導体装置およびその製造方法に関し、特に、傾斜付きイオン注入のシャドウ効果を緩和しながらトランジスタのドープ領域を設ける方法を提供することに関する。
イオン注入は、ドーピングとしても知られ、半導体集積回路装置の製造において重要な技術の１つである。現在のイオン注入装置を用いて、高精度で非常に純粋な所望の原子種を標的の材料に導入することができる。例えば、ボロン・イオンが、イオン源からアクセラレータによって半導体基板へと向けられ、所望のドーズ・レベルで半導体基板のシリコン層に侵入する。
傾斜付きイオン注入は、角度付き注入または「ハロ」注入としても知られ、半導体表面に対して垂直でない角度で半導体表面の材料にイオンを注入することである。ハロ注入は、一般に、トランジスタ・ゲートまたは半導体表面上に形成された半導体表面を覆うその他の構造の下方の短チャネル効果を制御するために、半導体製造において用いられる。このゲートまたは半導体表面を覆う構造は、これらの下方の領域の半導体表面にイオンが注入されることを阻害し得る。しかしながら、ハロ注入によって短チャネル効果を制御し得るのであるが、ハロ注入によって、ゲート近傍のイオン源と反対側に注入の「影（非注入領域）」が形成され得る。ゲートによって、これらの領域でのイオン注入が阻害されるからである。非注入領域の位置および大きさは、イオン注入の方向および角度、およびトランジスタのゲートの高さおよび形状に依存する。このシャドーイング効果（非注入領域が形成される現象）によって、イオンを半導体表面の適切な位置に適切なドーズ量で分布させる能力が制限され、微細化および半導体製造における設計の柔軟性が制限され得る。
上記の背景技術に鑑みて、傾斜付きイオン注入に起因するシャドーイング効果を緩和して、ことによると微細化や、半導体製造における装置設計の柔軟性を高める必要性がある。
本発明の一態様による半導体装置は、シリコン層と、前記シリコン層上に設けられたトランジスタ・ゲートと、１対のソース／ドレイン領域と、前記シリコン層内のチャネル領域と、を含む第１電界効果型トランジスタと、を具備し、前記シリコン層は、前記シリコン層の前記チャネル領域に隣接する部分と同じゼロでない濃度の特定のタイプのイオンが前記チャネル領域の一部に注入されるように、前記第１電界効果型トランジスタに隣接する第２電界効果型トランジスタの高さに基づいた角度でイオンをドープされている。
本発明の一態様による半導体装置の製造方法は、シリコン層の表面上に、長さが幅よりも大きく且つ長手方向が軸に沿っている導電層を形成し、前記導電層上にレジスト層を形成し、前記シリコン層の上面に対して垂直でなく且つ前記軸に対して垂直な第１角度で第１イオン・ストリームを前記シリコン層に照射し、前記シリコン層の前記上面に対して垂直でなく且つ前記軸に対して垂直な第２角度で、前記軸の前記第１イオン・ストリームが照射される側の反対側から第２イオン・ストリームを前記シリコン層に照射し、前記導電層から前記レジスト層の少なくとも一部を除去する、ことを具備し、前記レジスト層を形成することと前記レジスト層の少なくとも一部を除去することとの間に、２回のイオン・ストリームのみが前記シリコン層に照射される。
本発明の一態様による半導体装置は、シリコン層と、前記シリコン層上に設けられ、複数の別個のポリシリコン領域へと分割されているポリシリコン層と、を具備し、各ポリシリコン領域について、前記シリコン層の前記ポリシリコン領域の下方の第１領域は、特定のタイプのイオンの、前記シリコン層の前記ポリシリコン層の下方ではなく且つ前記第１領域に隣接する第２領域と同じゼロでない濃度を有し、複数の前記ポリシリコン領域の各々が、幅より大きな長さを有し、前記長さの方向に沿った対向する側壁を有し、前記半導体装置は、各々が前記シリコン層上および前記ポリシリコン領域の対向する側壁の一方上に設けられた複数の側壁スペーサをさらに具備し、複数の前記ポリシリコン領域の各々について、前記第２領域が前記側壁スペーサの一方の下方に位置する。
半導体製造工程に従って製造された集積回路デザインの概略図を示す概略的なブロック図。 半導体製造工程に従って製造されたトランジスタの上面図を示す概略的なブロック図。 半導体製造工程に従って製造されたトランジスタの側面図を示す概略的なブロック図。 本明細書の開示の実施形態と両立可能な集積回路の側面図を示す概略的なブロック。 本明細書の開示の実施形態に従って製造された集積回路デザインの概略図を示す概略的なブロック図。 本明細書の開示の実施形態に従って製造されたトランジスタの上面図を示す概略的なブロック図。 本明細書の開示の実施形態に従って製造されたトランジスタの側面図を示す概略的なブロック図。
本明細書の開示の一側面では、集積回路に２方向ハロ・イオン注入が行なわれる。各イオン注入によって、半導体装置のシリコン層表面に対して垂直でない角度で、特定の組成のイオンがシリコン層表面上に向けて、また（または）シリコン層内へと向けられる。２方向ハロ・イオン注入は、半導体表面上に形成されたトランジスタ・ゲートの長手方向の両側で行なわれる。
本明細書の開示の別の側面では、２方向ハロ・イオン注入は、トランジスタ・ゲートに対して垂直に行なわれて、イオン注入をシリコン層のゲート下方領域に、また（または）このゲート下方領域内に向けられ、トランジスタ・ゲート下方の短チャネル効果を制御し得る。本明細書の開示のさらに別の側面では、ＳＲＡＭのような回路は、近くに位置する１方向のトランジスタ・ゲートによって設計され得る。この結果、これらのゲートの平行なハロ注入は不要かもしれない。こうして、トランジスタ・ゲートのシャドーイング効果が、結果、緩和され、シリコン層のある領域での必要なイオン濃度が減少し、ひいては、ゲートのシャドーイング効果に起因する隣接領域間のイオン濃度差が減少する。
本明細書の開示のこれらの側面または他の側面は、例示的な実施形態の以下の詳細な説明を検討することによって明らかになるであろう。
図面は、必ずしも一定の縮小比で描かれていない。
例示的な実施形態を、添付の図面を参照しながら、より完全に説明する。本明細書に示されている実施形態は、限定を行なうものとみなされるべきではなく、これらの実施形態は、本明細書に記載されている概念のあくまで例として提供されている。
以下の説明において、要素同士の様々な接続が示されている。これらの接続は、特定されない限り、概して、直接的な場合も間接的な場合もある。本明細書はこの点に関して限定することを意図されていない。
図１は、例示的な集積回路１０１のデザインを示している。様々な回路構成部品１０３乃至１０８が、半導体製造工程を用いて基板１０２上に形成されている。トランジスタ・ゲート１０３、１０８の位置および向きは、この半導体装置の目指す機能およびデザインを最も良好に達成しようとする中で、回路デザインによって決定される。こうして、回路１０１は、図１の上下方向を向いて配置されたトランジスタ１０３と、図１の左右方向を向いて配置されたトランジスタ１０８と、を含んでいる。
図２は、集積回路１０１の中の１つのトランジスタの上面図の例示的なブロック図を示している。トランジスタ・ゲート２０３は、シリコン層２０２上に形成されている。シリコン層２０２は、埋め込み酸化（ＢＯＸ）層のような基板２０１上に形成されている。こうして、この実施形態では、基板２０１とシリコン層２０２は、シリコン・オン・インシュレータ（ＳＯＩ）構造の一部として構成されている。４つのハロ注入２０４乃至２０７によって、シリコン層２０２の表面に対して垂直でない相違する角度から、シリコン層２０２へとイオンが打ち込まれている。この４方向注入が用いられた結果、上下方向を向いたトランジスタ・ゲートと左右方向を向いたトランジスタ・ゲートの両方の長辺の下方にイオンを注入することができる。ハロ注入２０４、２０６は、トランジスタ・ゲート２０３と平行であり、ハロ注入２０５、２０７はゲート２０３に対して垂直である。こうして、トランジスタ・ゲート２０３に関して、また、同じ集積回路内の同様の方向を向いた別のゲートに関しては、ハロ注入２０５、２０７のみが、事実上、短チャネル効果を制御する。一方、ハロ注入２０４、２０６は、短チャネル効果の制御に対してほとんど効果を持たないか全く効果を持たず、実際には、このトランジスタの性能に弊害をもたらす。同様に、ゲート２０３に対して垂直に配置された、集積回路１０１のトランジスタ・ゲート１０８については、ハロ注入２０４、２０６のみが、事実上、チャネリング効果を緩和し、ハロ注入２０５、２０７は、短チャネル効果に対してほとんど効果を持たないか全く効果を持たず、実際には、これらのトランジスタの性能に悪影響を与える。
図３は、トランジスタ・ゲート２０３と、その下方の図２に示されているシリコン層２０２および基板２０１の断面図の概略的なブロック図を示しており、トランジスタ・ゲート２０３の長軸の方向を向いている。ハロ注入２０４乃至２０７は、シリコン層２０２へ、シリコン層２０２内の近接する６つのイオン注入領域３０８乃至３１３へとイオンを打ち込むことが示されている。各イオン注入領域のイオンのドーズ量は、この領域へイオンを打ち込むハロ注入の回数に依存する。例えば、領域３１２、３１３は、各々、１回のハロ注入２０７、２０５によるイオンのみをそれぞれ受け取る。一方、領域３１０、３１１は、各々、３回のイオン注入によるイオンを受け取るが、４つ目のハロ注入では非注入領域である。換言すれば、ハロ注入２０７は、ゲート２０３によって、領域３１１に達することを阻害され、ハロ注入２０５は、ゲート２０３によって領域３１０に達することを阻害される。領域３０８、３０９は、４回のハロ注入２０４乃至２０７の全てによるイオンを受け取る。
これらの注入領域３０８乃至３１３は、４方向ハロ注入を用いた場合のトランジスタ・ゲート２０３のシャドーイング効果を例示している。多数のイオン注入領域３０８乃至３１３があること、これらの領域相互間でドーズ量の違いがあること、領域によっては高い注入ドーズ量となること、によって１つのトランジスタ内での閾値電圧の変動や、同じ回路内の複数のトランジスタの間の閾値電圧の不一致が生じ得る。例えば、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）は、密接して配置されている複数のトランジスタを用ており、これによって特にＳＲＡＭは４方向ハロ注入のシャドーイング効果に対して脆弱である。注入ドーズ量を高くするには、高い外部抵抗を用いることが必要であり、ゲートの縁で逆方向接合リークを生じ得る。このリークによって、トランジスタの逆方向接合電流対順方向接合リークの比（ＩＲ／ＩＦ）が増加し得る。
次に、図４乃至図７を参照して、例示的な装置および製造工程をより詳細に説明する。図４を参照すると、複数トランジスタの集積回路の図５の断面４−４に沿った部分の図が示されている。この回路は、例えば、従来のシリコン・オン・インシュレータ（ＳＯＩ）・ウェハ上に形成されている。しかしながら、この回路は、これとは別の１つまたは複数の層、例としてＳＯＩ構造とは異なる基本的なシリコン・ウェハ上に形成されていてもよい。図４に示されているように、シリコン層４０２は、埋め込み酸化（ＢＯＸ）層４０１の上面上に形成されている。シリコン層４０２は、埋め込まれたシャロー・トレンチ・アイソレーション（ＳＴＩ）層４０５を有している。ＳＴＩ層４０５は、半導体装置内の２つの隣接するトランジスタの活性領域同士を分離するために用いられ得る。シリコン層４０２は、厚さが例えば約５０乃至７０ｎｍであって、ＳＴＩ層４０５は、厚さが例えば約６０乃至８０ｎｍである。こうして、シリコン層４０２がＢＯＸ層４０１上に設けられている場合、ＳＴＩ層４０５はＢＯＸ層４０１内に若干食い込んでいる。ＢＯＸ層４０１は、半導体基板（図示せず）上に設けられ、厚さが例えば約１５０ｎｍである。
２つの隣接する導電性のトランジスタ・ゲート４０３、４０４（例えば、ポリシリコン）が、シリコン層４０２上に形成されている。トランジスタ・ゲート４０３、４０４は、例えば、ｐ型電界効果型トランジスタ（ＰＦＥＴ）４５１に隣接するｎ型電界効果型トランジスタ（ＮＦＥＴ）４５０の一部である。ＮＦＥＴ４５０およびＰＦＥＴ４５１は、ＳＴＩ層４０５の両側においてシリコン層４０２上およびその中に従来の方法で形成されている。トランジスタ・ゲート４０３、４０４は、ゲート４０３、４０４とシリコン層４０２との間の薄い酸化層（図示せず）とともにシリコン層４０２上に設けられている。また、トランジスタ・ゲート４０３、４０４が従来の方法で再度酸化され、ゲート４０３、４０４の側壁上に幅が約５ｎｍの再酸化層（図示せず）を形成してもよい。
キャップ層４０７、４０９は、それぞれ、トランジスタ４０３、４０４の上面上に形成される。キャップ層４０７、４０９は、例えば、各キャップ層４０７、４０９が約５０ｎｍ以下の厚さを有するように、ゲート４０３、４０４の上面上にＳｉＮ層を堆積することによって形成することができる。側壁スペーサ４０６、４０８は、ゲート４０３、４０４の両側壁上とシリコン層４０２上に形成され、ゲートの種類に応じて違った方法で形成される。例えば、マスク層４０６が、ＮＦＥＴゲート４０３を覆うように堆積された第２ＳｉＮ層であって、他方、従来の反応性イオン・エッチング（ＲＩＥ）が、パターニングされたフォトレジスト層をマスクとして用いて実行されて、ＰＦＥＴゲート４０４の側壁上にスペーサ４０８が形成される。側壁スペーサ４０６、４０８は、各々、例えば、厚さが約４０ｎｍである。ドープされたソース／ドレイン領域４１０、４１１が、シリコン層４０２内に形成されている。
図５を参照すると、例示的な集積回路５０１のデザインの概略図が示されている。回路５０１は、シリコン層４０２を含んでいる。シリコン層４０２上には、様々な回路部品４５０、４５１、５０３乃至５０７が形成されている。トランジスタ４５０、４５１、５０３、コネクタ５０４、他の回路部品５０５乃至５０７は、シリコン層４０２上および（または）シリコン層４０２内に、また（または）集積回路５０１の機能および設計考慮事項によって決定される別の高さの位置に形成される。回路の設計者は、様々な回路部品の位置および向きを自由に決められる。実際のところ、この例では、回路５０１は、各トランジスタ４５０、４５１、５０３が同じ左右方向に沿って形成されるように設計されている。すなわち、図１の例示的な概略図の中の上下方向を向いているトランジスタの各々は、この例示的な概略図では左右方向を向いているトランジスタへと変更されている。一方、回路の機能性および接続性は維持されたままである。こうして、この例では、回路５０１の全体の中の全てのトランジスタ・ゲートは、同じ方向を向いている。しかしながら、全ての回路部品や、全てのトランジスタ・ゲートさえもが、本明細書の開示内容に示されている潜在的な利点を実現するために同じ方向を向いていることは必須ではない。例えば、同じ方向に沿った近接するトランジスタ・ゲートの組を形成することは、ハロ注入のシャドーイング効果を減じることに関するさらなる利点を有する。これらの潜在的な利点は、図６、図７に示され、また以下に詳細に説明する２方向ハロ注入に起因する。
図６は、トランジスタ４５０の上面図の例示的なブロック図を示している。図２に示されている従来の４方向ハロ注入とは異なり、この例では、２方向ハロ注入が用いられている。ハロ注入６０５、６０７によって、例えばボロン・イオンがシリコン層６０２へと、半導体表面に対して垂直でない角度で、トランジスタ・ゲート４０３の両側から、注入される。ハロ注入６０５、６０７の注入角度は、隣接する回路部品（例えばトランジスタ４５１）の高さおよびトランジスタ・ゲート４０３とこの隣接部品との間の距離に基づく。例えば、再び図４を参照すると、ハロ注入４１２の角度は、（キャップ層４０７および側壁スペーサ４０６の高さおよび幅を考慮して）トランジスタ・ゲート４０３の高さと、（側壁スペーサ４０８を考慮して）トランジスタ・ゲート４０４の位置および幅と、トランジスタ・ゲート４０３、４０４との間の距離と、に基づいて決定され、イオンをゲート４０４の下方のドレイン領域４１１へと打ち込むためにハロ注入をより小さな角度（また可能性としては最も小さな角度）としてもよい。同様に、ハロ注入４１３の角度および集積回路に対するその他の角度付き注入は、様々な回路部品および近くの部品との間の距離に基づいて構成される。
図７は、図６の断面７−７の図であり、トランジスタ・ゲート４０３の長軸の方向を向いている。図７は、また、４回ではなく２回のハロ注入を用いて、シャドーイング効果を緩和し得ることを例示している。ＢＯＸ層４０１、シリコン層４０２、ハロ注入６０５、６０７の断面の様子も示されている。上記のように、図３に示されている従来の４方向ハロ注入と比べて、シリコン層４０２内にイオン注入領域７０８乃至７１１が形成されている。イオン注入領域７０８乃至７１１は、近接していることが描かれており、また隣接する領域と異なるイオン・ドーズ量を有している。各イオン注入領域７０８乃至７１１のイオン濃度はこの領域にイオンを注入するハロ注入の回数に依存するからである。
この実施形態でシャドーイング効果が緩和されることを例示するために、ハロ注入６０５は、イオンをシリコン層４０２に、詳しくは領域７０８、７０９、７１１に注入する。しかしながら、領域７１０は、トランジスタ・ゲート４０３によって、隠されており、または遮られており、ハロ注入６０５による有意な量のイオンはこの領域に到達しない。同様に、ハロ注入６０７は、イオンをシリコン層の領域７０８、７０９、７１０へと注入するが、領域７１１は、トランジスタ・ゲート４０３によってハロ注入６０７から遮られている。
こうして、この例では、ハロ注入６０５、６０７によってトランジスタ・ゲート４０３の近傍のシリコン層４０２へと２方向注入することによって、４つの別個のイオン注入領域７０８乃至７１１のみが生じる。領域７０８、７０９は、ハロ注入６０５、６０７の両方によるイオンを含んでいる。領域７１０は、ハロ注入６０７による注入されたイオンを含んでおり、ハロ注入６０５の非注入領域にあり、したがってハロ注入６０５によるイオンを含んでいない。同様に、領域７１１は、ハロ注入６０７の非注入領域にあり、ハロ注入６０５によるイオンを含んでいる。こうして、領域７１０、７１１は、注入ドーズ量に起因して、領域７０８、７０９よりも低いイオン濃度を有するが、相互に同様のまたは同じイオン濃度を有する。例えば、ハロ注入６０５、６０７のドーズ量は相互に等しく、各領域７１０、７１１は各領域７０８、７０９の約半分のイオン濃度を有する。
図７によって例示されているように、シリコン層４０２内のイオン注入領域７０８乃至７１１は、シャドーイング効果が、図２乃至図３に示されている従来の４方向ハロ注入のイオン注入領域に比べて小さい。どのハロ注入もトランジスタ・ゲートの長軸に平行にされていないので、さらなるシャドーイング効果は生じない。例えば、ハロ注入２０４、２０６が原因で図３のようにさらにシャドーイング効果が高まることが回避され、トランジスタに対するハロ注入によるシャドーイング効果の全体量が減少する。３つの相違する注入ドーズ量で６個の個別のイオン注入領域３０８乃至３１３を有する図３のシリコン層２０２と異なり、この例のシリコン層４０２は、注入６０５、６０７による２つの別々のイオン濃度による４つのイオン注入領域７０８乃至７１１のみを有する。
図７は、また、半導体製造工程の間に２方向ハロ注入を用いて全体の注入ドーズ・イオン濃度が減じ得ることを例示している。したがって、閾値電圧のばらつきが減少し、同じ回路内の複数のトランジスタの間の閾値電圧同士の不一致が緩和され、除去されさえし得る。例えば、１つのＳＲＡＭを形成するのに用いられる複数のトランジスタは、電界効果型トランジスタを用いた従来のロジック・デザインよりも一層近接して配置され得る。このため、ＳＲＡＭは４方向ハロのシャドーイング効果に対して脆弱であり、同じＳＲＡＭ内のトランジスタ相互間の閾値電圧の不一致を生じやすい。
また、注入ドーズ量を減じることに対応して、外部抵抗を、トランジスタの閾値電圧の変化を必ずしも要することなく、減じることができる。さらに、２方向ハロ注入がＳＯＩ電界効果型トランジスタに適用される場合、ウェルの注入ドーズ量がより少なくなる結果、ゲートの縁での逆方向接合リークが減じ得る。この減少によって、トランジスタのＩＲ／ＩＦ比が改善され得る。
２方向ハロ注入による潜在的な利点は、半導体の微細リソグラフィーにおける化学レジストを用いることに関連する。リソグラフィー工程の間、感光性の化学レジストが半導体ウェハの表面に付される。次いで、ウェハ表面が、ウェハ表面上のマスクを介して照射される紫外光のような放射エネルギーに晒され、露光されたレジスト層に物理的または化学的変化が生じる。次いで、この表面が、化学溶液のような適切な物質で洗浄されて、半導体表面上に所望の形状の導電層が形成される。２方向注入は、レジストの塗布後で現像されていないレジストが溶液のリンスで除去される前に行われ得る。
上記の説明および関連図面は半導体製造工程に関しているが、提示されている教示内容の利益を得る当業者には、多くの変更および他の実施形態が思い浮かぶであろう。本明細書で説明されている例示的な実施形態は、ある物質に粒子を注入することを用いるあらゆる製造工程に適用することができる。
また、本発明は以下の実施態様を取り得る。
(１）シリコン層と、前記シリコン層上に設けられたトランジスタ・ゲートと、１対のソース／ドレイン領域と、前記シリコン層内のチャネル領域と、を含む第１電界効果型トランジスタと、を具備し、前記シリコン層は、前記シリコン層の前記チャネル領域に隣接する部分と同じゼロでない濃度の特定のタイプのイオンが前記チャネル領域の一部に注入されるように、イオンをドープされている、半導体装置。
(２）前記シリコン層が、前記第１電界効果型トランジスタに隣接する第２電界効果型トランジスタの高さに基づいた角度でイオンをドープされている、（１）の半導体装置。
(３）前記シリコン層が酸化層上に設けられている、（１）の半導体装置。
(４）各々が前記トランジスタ・ゲートの長軸の各側の上に位置するように前記トランジスタ・ゲートに沿って形成された２つの対向する側壁をさらに具備し、各側壁が、前記シリコン層上および前記側壁上に設けられた側壁スペーサを有し、前記シリコン層の前記側壁スペーサの下方の第１部分が、前記シリコン層の前記トランジスタ・ゲートでも前記側壁の下方でもない第２部分と同じゼロでない濃度の特定のタイプのイオンを注入されており、前記第１部分と前記第２部分が隣接している、（１）の半導体装置。
(５）前記特定のタイプのイオンの前記濃度がボロン・イオンの濃度である、（１）の半導体装置。
(６）前記第１電界効果型トランジスタを含んでいる複数のトランジスタを具備するスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）をさらに具備する、（１）の半導体装置。
(７）シリコン層の表面上に、長さが幅よりも大きく且つ長手方向が軸に沿っている導電層を形成し、前記導電層上にレジスト層を形成し、前記シリコン層の上面に対して垂直でなく且つ前記軸に対して垂直な第１角度で第１イオン・ストリームを前記シリコン層に照射し、前記シリコン層の前記上面に対して垂直でなく且つ前記軸に対して垂直な第２角度で、前記軸の前記第１イオン・ストリームが照射される側の反対側から第２イオン・ストリームを前記シリコン層に照射し、前記導電層から前記レジスト層の少なくとも一部を除去する、ことを具備し、前記レジスト層を形成することと前記レジスト層の少なくとも一部を除去することとの間に、２回のイオン・ストリームのみが前記シリコン層に照射される、半導体装置の製造方法。
(８）前記シリコン層の前記上面が、前記軸に平行な角度に向けられたイオン・ストリームでドープされない、（７）の方法。
(９）前記第１、第２イオン・ストリームの各々が、ボロン・イオン・ストリームである、（７）の方法。
(１０）前記導電層が、ポリシリコンの複数の領域を具備する、（７）の方法。
(１１）複数のトランジスタ・ゲートを具備するＳＲＡＭを形成することをさらに具備し、前記ポリシリコンの複数の領域が、前記ＳＲＡＭの前記トランジスタ・ゲートを具備する、（１０）の方法。
(１２）前記第１イオン・ストリームおよび前記第２イオン・ストリームが、前記トランジスタ・ゲートの高さおよび複数の前記トランジスタ・ゲートのうちの２つ以上の間の距離に基づいた角度で前記シリコン層に照射される、（１１）の方法。
(１３）シリコン層と、前記シリコン層上に設けられ、複数の別個のポリシリコン領域へと分割されているポリシリコン層と、を具備し、各ポリシリコン領域について、前記シリコン層の前記ポリシリコン領域の下方の第１領域は、特定のタイプのイオンの、前記シリコン層の前記ポリシリコン層の下方ではなく且つ前記第１領域に隣接する第２領域と同じゼロでない濃度を有する、半導体装置。
(１４）複数の前記ポリシリコン領域の各々が、幅より大きな長さを有し、前記長さの方向に沿った対向する側壁を有し、各々が前記シリコン層上および前記ポリシリコン領域の対向する側壁の一方上に設けられた複数の側壁スペーサをさらに具備し、複数の前記ポリシリコン領域の各々について、前記第２領域が前記側壁スペーサの一方の下方に位置する、（１３）の半導体装置。
(１５）特定のタイプのイオンの前記濃度が、ボロン・イオンの濃度である、（１３）の半導体装置。
(１６）前記複数の別個のポリシリコン領域を具備する複数の電界効果型トランジスタを具備するスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）をさらに具備する、（１３）の半導体装置。

Claims (5)

  1. シリコン層と、
    前記シリコン層上に設けられたトランジスタ・ゲートと、１対のソース／ドレイン領域と、前記シリコン層内のチャネル領域と、を含む第１電界効果型トランジスタと、
    を具備し、
    前記シリコン層は、前記シリコン層の前記チャネル領域に隣接する部分と同じゼロでない濃度の特定のタイプのイオンが前記チャネル領域の一部に注入されるように、前記第１電界効果型トランジスタに隣接する第２電界効果型トランジスタの高さに基づいた角度でイオンをドープされている、半導体装置。
  2. 前記特定のタイプのイオンの前記濃度がボロン・イオンの濃度である、請求項１の半導体装置。
  3. シリコン層の表面上に、長さが幅よりも大きく且つ長手方向が軸に沿っている導電層を形成し、
    前記導電層上にレジスト層を形成し、
    前記シリコン層の上面に対して垂直でなく且つ前記軸に対して垂直な第１角度で第１イオン・ストリームを前記シリコン層に照射し、
    前記シリコン層の前記上面に対して垂直でなく且つ前記軸に対して垂直な第２角度で、前記軸の前記第１イオン・ストリームが照射される側の反対側から第２イオン・ストリームを前記シリコン層に照射し、
    前記導電層から前記レジスト層の少なくとも一部を除去する、
    ことを具備し、
    前記レジスト層を形成することと前記レジスト層の少なくとも一部を除去することとの間に、２回のイオン・ストリームのみが前記シリコン層に照射される、
    半導体装置の製造方法。
  4. 前記シリコン層の前記上面が、前記軸に平行な角度に向けられたイオン・ストリームでドープされない、請求項３の方法。
  5. シリコン層と、
    前記シリコン層上に設けられ、複数の別個のポリシリコン領域へと分割されているポリシリコン層と、
    を具備し、
    各ポリシリコン領域について、前記シリコン層の前記ポリシリコン領域の下方の第１領域は、特定のタイプのイオンの、前記シリコン層の前記ポリシリコン層の下方ではなく且つ前記第１領域に隣接する第２領域と同じゼロでない濃度を有し、
    複数の前記ポリシリコン領域の各々が、幅より大きな長さを有し、前記長さの方向に沿った対向する側壁を有し、
    前記半導体装置は、各々が前記シリコン層上および前記ポリシリコン領域の対向する側壁の一方上に設けられた複数の側壁スペーサをさらに具備し、
    複数の前記ポリシリコン領域の各々について、前記第２領域が前記側壁スペーサの一方の下方に位置する、
    半導体装置。
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