JP4302952B2 - 半導体装置の製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、ゲート、ソース／ドレインを有する半導体装置及びその製造方法に関し、特にＣＭＯＳトランジスタに適用して好適である。
【０００２】
【従来の技術】
通常、ＣＭＯＳトランジスタにおいて、ｎチャネルのＭＯＳトランジスタ(ｎＭＯＳトランジスタ)には、多結晶シリコンにｎ型不純物がドープされてなるゲート電極が用いられている。これは、しきい値電圧を所望の値に制御し易いためである。しかしながら、このゲート電極に正の電圧を印加してｎＭＯＳトランジスタをオン状態にすると、ゲート電極のゲート絶縁膜との界面近傍で、多結晶シリコンのバンドが曲がり空乏層が形成される。このように空乏層が形成させると、ゲート容量が低減してオン電流が減少する。ゲート容量の減少を抑えるには、ゲート絶縁膜との界面近傍におけるゲート電極中のｎ型不純物濃度を高める必要がある。
【０００３】
このことは、ｐチャネルのＭＯＳトランジスタ（ｐＭＯＳトランジスタ）においても同様であり、多結晶シリコンにｐ型不純物がドープされてなるゲート電極が用いられており、オン状態でゲート容量の低下を抑えるには、ゲート絶縁膜との界面近傍におけるゲート電極中のｐ型不純物濃度を高める必要がある。
【０００４】
【発明が解決しようとする課題】
上述のようなｎＭＯＳ，ｐＭＯＳトランジスタを作製するには、ソース／ドレインを形成する際に、マスクとなるゲート電極にも同時に不純物をイオン注入する手法が採られている。
【０００５】
ゲート容量の減少を抑えるには、ゲート空乏化を抑制することを要し、このためには、ソース／ドレインとゲート電極に同時に導入する不純物のドーズ量を増加させる必要がある。しかしながら、これによりゲート電極中の不純物濃度は高くなるが、ソース／ドレインの不純物濃度も高くなり、ソース／ドレイン域の不純物が横方向に拡がり、短チャネル効果の劣化を招くという問題がある。
【０００６】
この問題に対処する一手法として、ゲート電極の高さを低く形成することにより、ゲート電極中に導入される不純物の量は同じであっても、不純物濃度を高めることは可能である。ところがこの場合、ゲート電極が低くなり過ぎると、当該ゲート電極に注入された不純物がチャネルに突き抜け、しきい値電圧が変動するという問題が発生する。このため、ゲート電極の高さを低くする手法には限界がある。
【０００７】
そこで本発明は、ソース／ドレインの不純物濃度を増加させることなくゲート電極中の不純物濃度を高め、ゲート電極形状の変動に起因するしきい値電圧の変動等を懸念することなく、ゲート容量とともに短チャネル効果をも向上させ、信頼性の高い半導体装置及びその製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
本発明者は、鋭意研究・検討を行った結果、以下に示す発明の諸態様に想到した。
【０００９】
本発明の半導体装置の製造方法は、半導体基板の上方にゲート電極をパターン形成する第１の工程と、前記ゲート電極の両側面のみを覆うサイドウォールを形成する第２の工程と、前記サイドウォールの上部位を除去し、前記ゲート電極の両側面の一部を露出させる第３の工程と、前記サイドウォールの上部位が除去されて露出した、前記ゲート電極の両側面の一部に、前記半導体基板の表面に対して斜めに、方向を変えて複数回不純物を導入する第４の工程とを含む。
【００１０】
本発明の半導体装置の製造方法は、半導体基板の上方にゲート電極をパターン形成する第１の工程と、前記ゲート電極を露出させる開口を有するマスクを形成する第２の工程と、前記開口に露出した前記ゲート電極に、前記半導体基板の表面に対して斜めに、方向を変えて複数回不純物を導入する第３の工程とを含み、前記第２の工程において、前記マスクの前記開口における前記ゲート電極のゲート長方向の寸法を、前記ゲート電極の両側におけるソース／ドレイン形成部位を前記斜めからの不純物導入から保護する寸法に形成する。
【００１２】
【発明の実施の形態】
−本発明の基本骨子−
先ず、本発明の主要構成をなす基本骨子について説明する。
本発明者は、前記課題を解決するために、ゲート電極の不純物濃度がソース／ドレインの不純物濃度よりも高い構成の半導体装置に想到し、これを実現する具体的手法として、以下で説明する製造方法を案出した。
【００１３】
（第１の手法）
第１の手法の主要原理を図１に示す。
先ず、ゲート電極１０２の両側面にサイドウォール１０３を形成する。このとき、半導体基板１０１のゲート電極１０２及びサイドウォール１０３の両側がそれぞれソース／ドレイン形成領域（Ｓ／Ｄ領域）１０４となる。
【００１４】
続いて、サイドウォール１０３をオーバーエッチングして、ゲート電極１０２の両側面の上部位を露出させる。このとき、ゲート電極１０２は、その上面から両側面の上部位にかけて表面が露出した状態とされる。
【００１５】
そして、ソース／ドレインと同一導電型の不純物を半導体基板１０１の表面に対して斜めに注入し、ゲート電極１０２の露出面に不純物を導入する。
このとき、ゲート電極１０２には上面及び一側面の上部位の双方に、不純物導入がなされる（図中、１０２ａで示す）。多結晶シリコン中では不純物の拡散が速いので、その後のアニール処理により不純物は素早く拡散し、多結晶シリコン中の不純物分布は均一になる。即ちこのとき、ほぼ２回分のイオン注入に相当し、垂直方向のイオン注入の場合に比べて、斜め方向のイオン注入を追加することにより、ゲート絶縁膜界面の不純物濃度が高くなる。
【００１６】
これに対して、Ｓ／Ｄ領域１０４にはその一方に１回分の不純物導入がなされ（図中、１０４ａで示す）、他方には導入されないか、或いは若干導入される（この場合を、図中、１０４ｂで示す）ものの、殆ど影響はない。
【００１７】
従って、この斜めイオン注入を方向を変えて複数回（例えば、ゲート電極１０２のゲート幅方向（以下、ゲート長に対して垂直方向と呼ぶ。）に対向する２方向に１回ずつ、ゲート長方向（以下、ゲート長に対して水平方向と呼ぶ。）に対向する２方向に１回ずつ）行うことにより、ゲート電極１０２の不純物濃度をＳ／Ｄ領域１０４の不純物濃度より所望に高く制御できる。
【００１８】
（第２の手法）
第２の手法の主要原理を図２に示す。
ここでは、ゲート電極１０２を露出させ、Ｓ／Ｄ領域１０４を前記斜めイオン注入から保護（防御）する寸法の開口１０５ａを有するレジストマスク１０５を形成し、この状態で前記斜めイオン注入を行う。この場合も、方向を変えて複数回の前記斜めイオン注入を実行する。
【００１９】
このとき、ゲート電極１０２には上面及び一側面の上部位の双方に、不純物導入がなされる（図中、１０２ａで示す）。多結晶シリコン中では不純物の拡散が速いので、その後のアニール処理により不純物は素早く拡散し、多結晶シリコン中の不純物分布は均一になる。即ちこのとき、ほぼ２回分のイオン注入に相当し、垂直方向のイオン注入の場合に比べて、斜め方向のイオン注入を追加することにより、ゲート絶縁膜界面の不純物濃度が高くなる。
【００２０】
これに対して、一対のＳ／Ｄ領域１０４はレジストマスク１０５により保護されているため、不純物導入が防止される。
【００２１】
このように、ゲート電極１０２中の不純物濃度を高めても、Ｓ／Ｄ領域１０４には影響せず不純物濃度は増加しないため、確実に短チャネル効果の悪化が抑止される。
【００２２】
なおこの場合、図３に示すように、第１の手法のように、サイドウォール１０３をオーバーエッチングしてゲート電極１０２の両側面の上部位を露出させた後、第２の手法のように、Ｓ／Ｄ領域１０４を前記斜めイオン注入から保護（防御）する寸法の開口１０５ａを有するレジストマスク１０５を形成し、この状態で前記斜めイオン注入を行うようにしても良い。これにより、更に確実にゲート電極１０２のみに不純物を導入することができる。
【００２３】
−具体的な諸実施形態−
上述した本発明の基本骨子を踏まえ、本発明をＣＭＯＳトランジスタに適用した具体的な諸実施形態について図面を参照しながら詳細に説明する。
【００２４】
（第１の実施形態）
図４〜図８は、第１の実施形態のＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
先ず、図４（ａ）に示すように、ｐ型のシリコン半導体基板１の素子分離領域に溝を形成し、当該溝内にシリコン酸化物等の絶縁物を埋め込み、ＣＭＰ法等により表面を平坦化して、ＳＴＩ(Shallow Trench Isolation)素子分離構造２を形成する。これにより、半導体基板１上で素子活性領域、ここではｎ型ＭＯＳ領域１１及びｐ型ＭＯＳ領域１２が画定される。
【００２５】
続いて、図４（ｂ）に示すように、ｐ型ＭＯＳ領域１２を覆うレジストマスク１３を形成し、ｎ型ＭＯＳ領域１１にｐ型不純物をイオン注入し、ｎウェル３及び基板表層にチャネルストッパー層（不図示）を形成する。
【００２６】
続いて、レジストマスク１３を灰化処理等により除去した後、図４（ｃ）に示すように、ｎ型ＭＯＳ領域１１を覆うレジストマスク１４を形成し、ｐ型ＭＯＳ領域１２にｎ型不純物をイオン注入し、ｐウェル４及び基板表層にチャネルストッパー層（不図示）を形成する。
【００２７】
続いて、レジストマスク１４を灰化処理等により除去した後、図４（ｄ）に示すように、ウェル３，４及びチャネルストッパー層の不純物導入により生じた欠陥を回復させるため、半導体基板１をアニール処理(ＲＴＡ（Rapid Thermal Anneal）、１０００℃、３秒)する。
【００２８】
続いて、図５（ａ）に示すように、熱酸化法により半導体基板１の表面に薄いゲート絶縁膜５を形成した後、図５（ｂ）に示すように、ＣＶＤ法によりノンドープの多結晶シリコン膜１５を堆積する。
【００２９】
続いて、図５（ｃ）に示すように、多結晶シリコン膜１５及びゲート絶縁膜５をフォトリソグラフィー及びこれに続くドライエッチングによりパターニングし、ｎ型，ｐ型ＭＯＳ領域１１，１２のゲート絶縁膜５上にそれぞれ高さが１００ｎｍ程度、ゲート長が５０ｎｍ程度のゲート電極６ａ，６ｂをそれぞれ形成する。ここで、多結晶シリコン膜１５に事前に不純物を導入しないのは、ｎ型不純物を導入した多結晶シリコンとｐ型不純物を導入した多結晶シリコンとではエッチングレートが異なり、ｎ，ｐＭＯＳトランジスタの各ゲート電極を同時に形成することが難しいためである。
【００３０】
続いて、図５（ｄ）に示すように、ｐ型ＭＯＳ領域１２を覆うレジストマスク１６を形成し、ｎ型ＭＯＳ領域１１にｎ型不純物、ここでは砒素（Ａｓ）を加速エネルギーが５ｋｅＶ、ドーズ量が６×１０14／ｃｍ2の条件で垂直入射にてイオン注入するとともに、ｐ型不純物、ここではホウ素（Ｂ）を加速エネルギーが１０ｋｅＶ、ドーズ量が８×１０12／ｃｍ2の条件で入射角３０°で４方向からイオン注入し、ｎ型エクステンション層７ａ及びｐ型ポケット層８ａを形成する。
【００３１】
続いて、レジストマスク１６を灰化処理等により除去した後、図６（ａ）に示すように、ｎ型ＭＯＳ領域１１を覆うレジストマスク１７を形成し、ｐ型ＭＯＳ領域１２にｐ型不純物、ここではホウ素（Ｂ）を加速エネルギーが０．５ｋｅＶ、ドーズ量が６×１０14／ｃｍ2の条件で垂直入射にてイオン注入するとともに、ｎ型不純物、ここでは砒素（Ａｓ）を加速エネルギーが５０ｋｅＶ、ドーズ量が６×１０12／ｃｍ2の条件で入射角３０°で４方向からイオン注入し、ｐ型エクステンション層７ｂ及びｎ型ポケット層８ｂを形成する。
【００３２】
続いて、図６（ｂ）に示すように、レジストマスク１７を灰化処理等により除去した後、エクステンション層７ａ，７ｂ及びポケット層８ａ，８ｂの不純物導入により生じた欠陥を回復させるため、半導体基板１をアニール処理 (ＲＴＡ、１０００℃、１秒) する。
【００３３】
続いて、図７（ａ）に示すように、ＣＶＤ法により全面にシリコン酸化膜（不図示）を堆積し、これを全面異方性エッチングすることにより、ゲート電極６ａ，６ｂの両側面のみにシリコン酸化膜を残し、最大幅が８０ｎｍ程度のサイドウォール９ａ，９ｂをそれぞれ形成する。
【００３４】
続いて、図７（ｂ）に示すように、ｐ型ＭＯＳ領域１２を覆うレジストマスク１８を形成し、ｎ型ＭＯＳ領域１１にｎ型不純物、ここではリン（Ｐ）を加速エネルギーが８ｋｅＶ、ドーズ量が４．５×１０15／ｃｍ2、注入角度（基板表面に対して垂直方向の場合を０°となる。）が０°の条件でイオン注入し、ｎ型ソース／ドレイン１０ａを形成する。このとき同時に、ゲート電極６ａにもリンがイオン注入される。ここで、リンのドーズ量は、通常のｎ型ソース／ドレイン形成時におけるドーズ量よりも小値（例えば、６×１０15／ｃｍ2）に制御されている。
【００３５】
続いて、レジストマスク１８を灰化処理等により除去した後、図７（ｃ）に示すように、ｎ型ＭＯＳ領域１１を覆うレジストマスク１９を形成し、ｐ型ＭＯＳ領域１２にｐ型不純物、ここではホウ素（Ｂ）を加速エネルギーが４ｋｅＶ、ドーズ量が２．２５×１０15／ｃｍ2、注入角度が０°の条件でイオン注入し、ｐ型ソース／ドレイン１０ｂを形成する。このとき同時に、ゲート電極６ｂにもホウ素がイオン注入される。ここで、ホウ素のドーズ量は、通常のｐ型ソース／ドレイン形成時におけるドーズ量よりも小値（例えば、３×１０15／ｃｍ2）に制御されている。
【００３６】
続いて、レジストマスク１９を灰化処理等により除去した後、図７（ｄ）に示すように、サイドウォール９ａ，９ｂをドライエッチング（オーバーエッチング）し、ゲート電極６ａ，６ｂの両側面の上部位を５０ｎｍ程度それぞれ露出させる。このとき、ゲート電極６ａ，６ｂは、その上面から両側面の上部位にかけて表面が露出した状態とされ、サイドウォール９ａ，９ｂは５０ｎｍ程度の高さに調節される。
【００３７】
この場合、ゲート電極６ａ，６ｂに後述する斜めからのイオン注入を行うときに、サイドウォール９ａ，９ｂのエッチング量が多いほど、ゲート電極６ａ，６ｂに導入される不純物の量は増える。しかし、サイドウォール９ａ，９ｂのエッチング量が多すぎると、ソース／ドレイン１０ａ，１０ｂに同時に導入される不純物がチャネル方向に拡がり過ぎたり、後の工程でソース／ドレイン１０ａ，１０ｂに形成されるシリサイドとゲート電極６ａ，６ｂに形成されるシリサイドとが短絡し易くなる。このため、サイドウォール９ａ，９ｂのエッチング量には最適範囲があり、その１つのエッチング量が５０ｎｍである。
【００３８】
また、サイドウォール９ａ，９ｂとともにＳＴＩ素子分離構造２がエッチングすれることを抑止するため、サイドウォール９ａ，９ｂのエッチングレートがＳＴＩ素子分離構造２のエッチングレートよりも大きくなるように、サイドウォール９ａ，９ｂとＳＴＩ素子分離構造２を異なる材質で形成することが好ましい。例えば、ＳＴＩ素子分離構造２にはＨＤＰ(High Density Plasma)により形成されたプラズマ酸化膜を、サイドウォールにはＴＥＯＳからなる酸化膜をそれぞれ用いる。
【００３９】
続いて、図８（ａ）に示すように、ｎ型不純物をｎ型ＭＯＳ領域１１に対して斜めに注入し、ゲート電極６ａの露出面（上面（幅５０ｎｍ）及びサイドウォール９ａから露出する両側面（高さ５０ｎｍ））に不純物を導入する。
【００４０】
具体的には、ｐ型ＭＯＳ領域１２を覆うレジストマスク２１を形成し、ｎ型ＭＯＳ領域１１にｎ型不純物、ここではリン（Ｐ）を加速エネルギーが４ｋｅＶ、ドーズ量が５×１０14／ｃｍ2、注入角度が４５°の条件でイオン注入する。この場合、前記イオン注入を全て異なる方向から４回（ゲート長に対して水平方向（互いに対向する２方向）が２回、垂直方向（互いに対向する２方向）が2回）イオン注入を実行する。この４回のイオン注入を行う様子を図９の概略平面図に示す。
【００４１】
図８（ａ）では、ゲート長に対して水平方向であり注入角度が４５°のイオン注入を例示している。この場合、ゲート電極６ａにおいてその上面と一側面の上部位とでほぼ同等の露出面積であるため、上記の条件による１回のイオン注入により、ゲート電極６ａにはその上面から一側面の上部位にかけて、注入角度が０°の場合の２回分に相当する不純物導入が、一方のｎ型ソース／ドレイン１０ａには注入角度が０°の場合の１回分に相当する不純物導入がなされる。このとき、他方のｎ型ソース／ドレイン１０ａはゲート電極６ａの影になる位置に存するため、不純物導入されないか、或いは殆ど影響を与えない程度の不純物導入がなされることになる。
【００４２】
また、便宜上図示は省略するが、ゲート長に対して垂直方向であり注入角度が４５°の１回のイオン注入により、ゲート電極６ａには注入角度が０°の場合の１回分に相当する不純物導入が、各ｎ型ソース／ドレイン１０ａにもそれぞれ注入角度が０°の場合の１回分に相当する不純物導入がなされる。
【００４３】
前記４回のイオン注入により、下記の表１に示すように、ゲート電極６ａには、当初の４．５×１０15／ｃｍ2に加えて注入角度が０°の場合（５×１０14／ｃｍ2）の６回分に相当する不純物導入がなされ、合計で７．５×１０15／ｃｍ2のドーズ量のリンがイオン注入される。これに対して、各ｎ型ソース／ドレイン１０ａには、当初の４．５×１０15／ｃｍ2に加えて注入角度が０°の場合の３回分に相当する不純物導入がなされ、合計で６×１０15／ｃｍ2（通常のソース／ドレイン形成時と同様）のドーズ量のリンがイオン注入される。
【００４４】
なお、上述したｎ型ソース／ドレイン１０ａ形成時の始めのイオン注入（注入角度が０°のイオン注入）において、斜めイオン注入における加速エネルギーを８ｋｅＶとしたのに対して、斜め注入のエネルギーを４ｋｅＶと低く設定した理由は、ゲート電極６ａに注入される不純物が横方向に突き抜けること、サイドウォール１０ａ及びゲート電極６ａを不純物が突き抜けて半導体基板１内に侵入すること、及びｎ型ソース／ドレイン１０ａに注入される不純物がチャネル方向に拡がることの各々を防止するためである。
【００４５】
続いて、図８（ｂ）に示すように、ｐ型不純物をｐ型ＭＯＳ領域１２に対して斜めに注入し、ゲート電極６ｂの露出面（上面（幅５０ｎｍ）及びサイドウォール９ｂから露出する両側面（高さ５０ｎｍ））に不純物を導入する。
【００４６】
具体的には、レジストマスク２１を灰化処理等により除去した後、ｎ型ＭＯＳ領域１１を覆うレジストマスク２２を形成し、ｐ型ＭＯＳ領域１２にｐ型不純物、ここではホウ素（Ｂ）を加速エネルギーが２ｋｅＶ、ドーズ量が２．５×１０14／ｃｍ2、注入角度が４５°の条件でイオン注入する。この場合、前記イオン注入を全て異なる方向から４回（ゲート長に対して水平方向（互いに対向する２方向）が２回、垂直方向（互いに対向する２方向）が2回）イオン注入を実行する。
【００４７】
図８（ｂ）では、ゲート長に対して水平方向であり注入角度が４５°のイオン注入を例示している。この場合、ゲート電極６ｂにおいてその上面と一側面の上部位とでほぼ同等の露出面積であるため、上記の条件による１回のイオン注入により、ゲート電極６ｂにはその上面から一側面の上部位にかけて、注入角度が０°の場合の２回分に相当する不純物導入が、一方のｐ型ソース／ドレイン１０ｂには注入角度が０°の場合の１回分に相当する不純物導入がなされる。このとき、他方のｐ型ソース／ドレイン１０ｂはゲート電極６ｂの影になる位置に存するため、不純物導入されないか、或いは殆ど影響を与えない程度の不純物導入がなされることになる。
【００４８】
また、便宜上図示は省略するが、ゲート長に対して垂直方向であり注入角度が４５°の１回のイオン注入により、ゲート電極６ｂには注入角度が０°の場合の１回分に相当する不純物導入が、各ｐ型ソース／ドレイン１０ｂにはそれぞれ注入角度が０°の場合の１回分に相当する不純物導入がなされる。
【００４９】
前記４回のイオン注入により、下記の表１に示すように、ゲート電極６ｂには、当初の２．２５×１０15／ｃｍ2に加えて注入角度が０°の場合（２．５×１０14／ｃｍ2）の６回分に相当する不純物導入がなされ、合計で３．７５×１０15／ｃｍ2のドーズ量のホウ素がイオン注入される。これに対して、各ｐ型ソース／ドレイン１０ｂには、当初の２．２５×１０15／ｃｍ2に加えて注入角度が０°の場合の３回分に相当する不純物導入がなされ、合計で３×１０15／ｃｍ2（通常のソース／ドレイン形成時と同様）のドーズ量のホウ素がイオン注入される。
【００５０】
なお、上述したｐ型ソース／ドレイン１０ｂ形成時の始めのイオン注入（注入角度が０°のイオン注入）において、斜めイオン注入における加速エネルギーを４ｋｅＶとしたのに対して、斜め注入のエネルギーを２ｋｅＶと低く設定した理由は、ゲート電極６ｂに注入される不純物が横方向に突き抜けること、サイドウォール１０ｂ及びゲート電極６ｂを不純物が突き抜けて半導体基板１内に侵入すること、及びｐ型ソース／ドレイン１０ｂに注入される不純物がチャネル方向に拡がることの各々を防止するためである。
【００５１】
続いて、レジストマスク２２を灰化処理等により除去した後、図７（ｄ）に示すように、ゲート電極６ａ，６ｂ及びソース／ドレイン１０ａ，１０ｂの不純物導入により生じた欠陥を回復させ、更に不純物を活性化させるため、半導体基板１をアニール処理 (ＲＴＡ、１０３０℃、１秒) する。
【００５２】
続いて、図８（ｄ）に示すように、全面にシリサイド金属、ここではＣｏを堆積させ、熱処理することによりシリサイド化させた後、未反応のＣｏを除去することにより、ゲート電極６ａ，６ｂの露出面及びソース／ドレイン１０ａ，１０ｂの表面にＣｏＳｉ2層２３を形成する。
【００５３】
しかる後、全面に層間絶縁膜２４を堆積し、コンタクト孔２５を介した配線２６を形成し、諸々の後工程を経て、ＣＭＯＳトランジスタを完成させる。
【００５４】
以上説明したように、本実施形態によれば、ゲート電極６ａ，６ｂの側面上部位を露出させるサイドウォール９ａ，９ｂを形成し、斜め４５°からのイオン注入を４方向から実行することにより、不純物濃度をゲート電極６ａ，６ｂの方がソース／ドレイン１０ａ，１０ｂよりも高くなるように制御することができる。本例では、ゲート電極６ａ，６ｂの不純物濃度がソース／ドレイン１０ａ，１０ｂよりも２５％程度増量される。本実施形態では、ソース／ドレイン１０ａ，１０ｂの不純物濃度を通常の場合と変えることなく、ゲート電極６ａ，６ｂの不純物濃度を増加させることができる。これにより、ゲート電極形状の変動に起因するしきい値電圧の変動等を懸念することなく、ゲート容量とともに短チャネル効果をも向上させ、信頼性の高いＣＭＯＳトランジスタが実現される。
【００５５】
（変形例）
ここで、本実施形態の変形例について説明する。
本発明は、本実施形態で説明したイオン注入の態様に限定されるものではなく、ソース／ドレインの不純物濃度を増加させることなくゲート電極の不純物濃度をこれよりも高くできる条件であれば、ソース／ドレインの１回目のイオン注入や斜めイオン注入の条件を適宜設定することができる。
【００５６】
例えば、この変形例では、図１０に示すように、ｎ型ソース／ドレイン１０ａ形成時における始めのリンのイオン注入を加速エネルギーが８ｋｅＶ、ドーズ量が５．５×１０15／ｃｍ2、注入角度が０°の条件で行い、リンの斜めイオン注入をゲート長に対して水平方向に２回、それぞれ加速エネルギーが４ｋｅＶ、ドーズ量が５×１０14／ｃｍ2、注入角度が４５°の条件で行う。
【００５７】
前記２回のイオン注入により、下記の表１に示すように、ゲート電極６ａには、当初の５．５×１０15／ｃｍ2に加えて注入角度が０°の場合（５×１０14／ｃｍ2）の４回分に相当する不純物導入がなされ、合計で７．５×１０15／ｃｍ2のドーズ量のリンがイオン注入される。これに対して、各ｎ型ソース／ドレイン１０ａには、当初の５．５×１０15／ｃｍ2に加えて注入角度が０°の場合の１回分に相当する不純物導入がなされ、合計で６×１０15／ｃｍ2（通常のソース／ドレイン形成時と同様）のドーズ量のリンがイオン注入される。
【００５８】
また同様に、ｐ型ソース／ドレイン１０ｂ形成時における始めのホウ素のイオン注入を加速エネルギーが４ｋｅＶ、ドーズ量が２．７５×１０15／ｃｍ2、注入角度が０°の条件で行い、ホウ素の斜めイオン注入をゲート長に対して水平方向に２回、それぞれ加速エネルギーが２ｋｅＶ、ドーズ量が２．５×１０14／ｃｍ2、注入角度が４５°の条件で行う。
【００５９】
前記２回のイオン注入により、下記の表１に示すように、ゲート電極６ｂには、当初の２．７５×１０15／ｃｍ2に加えて注入角度が０°の場合（２．５×１０14／ｃｍ2）の４回分に相当する不純物導入がなされ、合計で３．７５×１０15／ｃｍ2のドーズ量のホウ素がイオン注入される。これに対して、各ｐ型ソース／ドレイン１０ｂには、当初の２．７５×１０15／ｃｍ2に加えて注入角度が０°の場合の１回分に相当する不純物導入がなされ、合計で３×１０15／ｃｍ2（通常のソース／ドレイン形成時と同様）のドーズ量のホウ素がイオン注入される。
【００６０】
（第２の実施形態）
図１１は、第２の実施形態のＣＭＯＳトランジスタの製造方法における主要工程を順に示す概略断面図である。
本実施形態では、先ず第１の実施形態と同様に図４（ａ）〜図８（ｂ）の各工程を経て、ｎ型ＭＯＳ領域１１では、ゲート電極６ａのリンのドーズ量を７．５×１０15／ｃｍ2、ｎ型ソース／ドレイン１０ａのリンのドーズ量を６×１０15／ｃｍ2に制御し、ｐ型ＭＯＳ領域１２では、ゲート電極６ｂのホウ素のドーズ量を３．７５×１０15／ｃｍ2、ｎ型ソース／ドレイン１０ａのホウ素のドーズ量を３×１０15／ｃｍ2に制御して、しかる後、半導体基板１をアニール処理 (ＲＴＡ、１０３０℃、１秒)する（図１１（ａ））。
【００６１】
続いて、図１１（ｂ）に示すように、ＣＶＤ法により全面にシリコン酸化膜２７を堆積した後、図１１（ｃ）に示すように、このシリコン酸化膜２７を全面異方性エッチングすることにより、再びゲート電極６ａ，６ｂの側面のみを覆うサイドウォール９ａ，９ｂを形成する。即ちこのとき、サイドウォール９ａ，９ｂは図７（ａ）に示した状態に戻ることになる。
【００６２】
続いて、図１１（ｄ）に示すように、全面にシリサイド金属、ここではＣｏを堆積させ、熱処理することによりシリサイド化させた後、未反応のＣｏを除去することにより、ゲート電極６ａ，６ｂの露出面及びソース／ドレイン１０ａ，１０ｂの表面にＣｏＳｉ2層２３を形成する。
【００６３】
しかる後、全面に層間絶縁膜２４を堆積し、コンタクト孔２５を介した配線２６を形成し、諸々の後工程を経て、ＣＭＯＳトランジスタを完成させる。
【００６４】
以上説明したように、本実施形態によれば、ゲート電極６ａ，６ｂの側面上部位を露出させるサイドウォール９ａ，９ｂを形成し、斜め４５°からのイオン注入を４方向から実行することにより、不純物濃度をゲート電極６ａ，６ｂの方がソース／ドレイン１０ａ，１０ｂよりも高くなるように制御することができる。本例では、ゲート電極６ａ，６ｂの不純物濃度がソース／ドレイン１０ａ，１０ｂよりも２５％程度増量される。本実施形態では、ソース／ドレイン１０ａ，１０ｂの不純物濃度を通常の場合と変えることなく、ゲート電極６ａ，６ｂの不純物濃度を増加させることができる。これにより、ゲート電極形状の変動に起因するしきい値電圧の変動等を懸念することなく、ゲート容量とともに短チャネル効果をも向上させ、信頼性の高いＣＭＯＳトランジスタが実現される。
【００６５】
更に、ＣｏＳｉ2層２３を形成する際に、サイドウォール９ａ，９ｂをゲート電極６ａ，６ｂの側面をほぼ完全に覆う元のサイズとしているため、ソース／ドレイン１０ａ，１０ｂに形成されるＣｏＳｉ2とゲート電極６ａ，６ｂに形成されるＣｏＳｉ2との間に短絡が生じることをより確実に防止することが可能となる。従ってこの場合、前記斜めからのイオン注入を行う際に、前記短絡を懸念することなくサイドウォール９ａ，９ｂをオーバーエッチングすることができるため、第１の実施形態のオーバーエッチング量（５０％）よりも多いエッチング量に設定し、ゲート電極６ａ，６ｂへのイオン注入量を更に増加させることもできる。
【００６６】
なお、本実施形態でも、第１の実施形態の変形例と同様に、ソース／ドレインの不純物濃度を増加させることなくゲート電極の不純物濃度をこれよりも高くできる条件であれば、ソース／ドレインの１回目のイオン注入や斜めイオン注入の条件を適宜設定することができる。
【００６７】
例えば、ｎ型ソース／ドレイン１０ａ形成時における始めのリンのイオン注入を加速エネルギーが８ｋｅＶ、ドーズ量が５．５×１０15／ｃｍ2、注入角度が０°の条件で行い、リンの斜めイオン注入をゲート長に対して水平方向に２回、それぞれ加速エネルギーが４ｋｅＶ、ドーズ量が５×１０14／ｃｍ2、注入角度が４５°の条件で行う。
【００６８】
前記２回のイオン注入により、下記の表１に示すように、ゲート電極６ａには、当初の５．５×１０15／ｃｍ2に加えて注入角度が０°の場合（５×１０14／ｃｍ2）の４回分に相当する不純物導入がなされ、合計で７．５×１０15／ｃｍ2のドーズ量のリンがイオン注入される。これに対して、各ｎ型ソース／ドレイン１０ａには、当初の５．５×１０15／ｃｍ2に加えて注入角度が０°の場合の１回分に相当する不純物導入がなされ、合計で６×１０15／ｃｍ2（通常のソース／ドレイン形成時と同様）のドーズ量のリンがイオン注入される。
【００６９】
また同様に、ｐ型ソース／ドレイン１０ｂ形成時における始めのホウ素のイオン注入を加速エネルギーが４ｋｅＶ、ドーズ量が２．７５×１０15／ｃｍ2、注入角度が０°の条件で行い、ホウ素の斜めイオン注入をゲート長に対して水平方向に２回、それぞれ加速エネルギーが２ｋｅＶ、ドーズ量が２．５×１０14／ｃｍ2、注入角度が４５°の条件で行う。
【００７０】
前記２回のイオン注入により、下記の表１に示すように、ゲート電極６ｂには、当初の２．７５×１０15／ｃｍ2に加えて注入角度が０°の場合（２．５×１０14／ｃｍ2）の４回分に相当する不純物導入がなされ、合計で３．７５×１０15／ｃｍ2のドーズ量のホウ素がイオン注入される。これに対して、各ｐ型ソース／ドレイン１０ｂには、当初の２．７５×１０15／ｃｍ2に加えて注入角度が０°の場合の１回分に相当する不純物導入がなされ、合計で３×１０15／ｃｍ2（通常のソース／ドレイン形成時と同様）のドーズ量のホウ素がイオン注入される。
【００７１】
（第３の実施形態）
図１２及び図１３は、第３の実施形態のＣＭＯＳトランジスタの製造方法における主要工程を順に示す概略断面図である。
本実施形態では、先ず第１の実施形態と同様に図４（ａ）〜図６（ｂ）の各工程を経て、ゲート電極６ａ，６ｂの両側面を覆う最大幅が８０ｎｍ程度のサイドウォール９ａ，９ｂを形成する（図１２（ａ））。
【００７２】
続いて、図１２（ｂ）に示すように、ｐ型ＭＯＳ領域１２を覆うレジストマスク１８を形成し、ｎ型ＭＯＳ領域１１にｎ型不純物、ここではリン（Ｐ）を加速エネルギーが８ｋｅＶ、ドーズ量が５×１０15／ｃｍ2、注入角度が０°の条件でイオン注入し、ｎ型ソース／ドレイン１０ａを形成する。このとき同時に、ゲート電極６ａにもリンがイオン注入される。ここで、リンのドーズ量は、通常のｎ型ソース／ドレイン形成時におけるドーズ量よりも小値（例えば、６×１０15／ｃｍ2）に制御されている。
【００７３】
続いて、レジストマスク１８を灰化処理等により除去した後、図１２（ｃ）に示すように、ｎ型ＭＯＳ領域１１を覆うレジストマスク１９を形成し、ｐ型ＭＯＳ領域１２にｐ型不純物、ここではホウ素（Ｂ）を加速エネルギーが４ｋｅＶ、ドーズ量が２．５×１０15／ｃｍ2、注入角度が０°の条件でイオン注入し、ｐ型ソース／ドレイン１０ｂを形成する。このとき同時に、ゲート電極６ｂにもホウ素がイオン注入される。ここで、ホウ素のドーズ量は、通常のｐ型ソース／ドレイン形成時におけるドーズ量よりも小値（例えば、３×１０15／ｃｍ2）に制御されている。
【００７４】
続いて、レジストマスク１９を灰化処理等により除去した後、図１２（ｄ）に示すように、サイドウォール９ａ，９ｂをドライエッチング（オーバーエッチング）し、ゲート電極６ａ，６ｂの両側面の上部位を５０ｎｍ程度それぞれ露出させる。このとき、ゲート電極６ａ，６ｂは、その上面から両側面の上部位にかけて表面が露出した状態とされ、サイドウォール９ａ，９ｂは５０ｎｍ程度の高さに調節される。
【００７５】
この場合、ゲート電極６ａ，６ｂに後述する斜めからのイオン注入を行うときに、サイドウォール９ａ，９ｂのエッチング量が多いほど、ゲート電極６ａ，６ｂに導入される不純物の量は増える。しかし、サイドウォール９ａ，９ｂのエッチング量が多すぎると、ソース／ドレイン１０ａ，１０ｂに同時に導入される不純物がチャネル方向に拡がり過ぎたり、後の工程でソース／ドレイン１０ａ，１０ｂに形成されるシリサイドとゲート電極６ａ，６ｂに形成されるシリサイドとが短絡し易くなる。このため、サイドウォール９ａ，９ｂのエッチング量には最適範囲があり、その１つのエッチング量が５０ｎｍである。
【００７６】
また、サイドウォール９ａ，９ｂとともにＳＴＩ素子分離構造２がエッチングすれることを抑止するため、サイドウォール９ａ，９ｂのエッチングレートがＳＴＩ素子分離構造２のエッチングレートよりも大きくなるように、サイドウォール９ａ，９ｂとＳＴＩ素子分離構造２を異なる材質で形成することが好ましい。例えば、ＳＴＩ素子分離構造２にはＨＤＰ(High Density Plasma)により形成されたプラズマ酸化膜を、サイドウォールにはＴＥＯＳからなる酸化膜をそれぞれ用いる。
【００７７】
続いて、図１３（ａ）に示すように、ｎ型不純物をｎ型ＭＯＳ領域１１に対して斜めに注入し、ゲート電極６ａの露出面（上面（幅５０ｎｍ）及びサイドウォール９ａから露出する両側面（高さ５０ｎｍ））に不純物を導入する。
【００７８】
具体的には、ｐ型ＭＯＳ領域１２を覆うレジストマスク２１を形成し、ｎ型ＭＯＳ領域１１にｎ型不純物、ここではリン（Ｐ）を加速エネルギーが４ｋｅＶ、ドーズ量が５×１０14／ｃｍ2、注入角度が４５°の条件でイオン注入する。この場合、前記イオン注入を全て異なる方向から４回（ゲート長に対して４５°の相異なる各４方向）のイオン注入を実行する。この４回のイオン注入を行う様子を図１４の概略平面図に示す。
【００７９】
この場合、ゲート電極６ａにおいてその上面と一側面の上部位とでほぼ同等の露出面積であるため、上記の条件による１回のイオン注入により、ゲート電極６ａにはその上面から一側面の上部位にかけて、注入角度が０°の場合の２回分に相当する不純物導入が、一方のｎ型ソース／ドレイン１０ａには注入角度が０°の場合の１回分に相当する不純物導入がなされる。このとき、他方のｎ型ソース／ドレイン１０ａはゲート電極６ａの影になる位置に存するため、不純物導入されないか、或いは殆ど影響を与えない程度の不純物導入がなされることになる。
【００８０】
前記４回のイオン注入により、下記の表１に示すように、ゲート電極６ａには、当初の５×１０15／ｃｍ2に加えて注入角度が０°の場合（５×１０14／ｃｍ2）の８回分に相当する不純物導入がなされ、合計で９×１０15／ｃｍ2のドーズ量のリンがイオン注入される。これに対して、各ｎ型ソース／ドレイン１０ａには、当初の５×１０15／ｃｍ2に加えて注入角度が０°の場合の２回分に相当する不純物導入がなされ、合計で６×１０15／ｃｍ2（通常のソース／ドレイン形成時と同様）のドーズ量のリンがイオン注入される。
【００８１】
なお、上述したｎ型ソース／ドレイン１０ａ形成時の始めのイオン注入（注入角度が０°のイオン注入）において、斜めイオン注入における加速エネルギーを８ｋｅＶとしたのに対して、斜め注入のエネルギーを４ｋｅＶと低く設定した理由は、ゲート電極６ａに注入される不純物が横方向に突き抜けること、サイドウォール１０ａ及びゲート電極６ａを不純物が突き抜けて半導体基板１内に侵入すること、及びｎ型ソース／ドレイン１０ａに注入される不純物がチャネル方向に拡がることの各々を防止するためである。
【００８２】
続いて、図１３（ｂ）に示すように、ｐ型不純物をｐ型ＭＯＳ領域１２に対して斜めに注入し、ゲート電極６ｂの露出面（上面（幅５０ｎｍ）及びサイドウォール９ｂから露出する両側面（高さ５０ｎｍ））に不純物を導入する。
【００８３】
具体的には、レジストマスク２１を灰化処理等により除去した後、ｎ型ＭＯＳ領域１１を覆うレジストマスク２２を形成し、ｐ型ＭＯＳ領域１２にｐ型不純物、ここではホウ素（Ｂ）を加速エネルギーが２ｋｅＶ、ドーズ量が２．５×１０14／ｃｍ2、注入角度が４５°の条件でイオン注入する。この場合、前記イオン注入を全て異なる方向から４回（ゲート長に対して４５°の相異なる各４方向）のイオン注入を実行する。
【００８４】
この場合、ゲート電極６ｂにおいてその上面と一側面の上部位とでほぼ同等の露出面積であるため、上記の条件による１回のイオン注入により、ゲート電極６ｂにはその上面から一側面の上部位にかけて、注入角度が０°の場合の２回分に相当する不純物導入が、一方のｐ型ソース／ドレイン１０ｂには注入角度が０°の場合の１回分に相当する不純物導入がなされる。このとき、他方のｐ型ソース／ドレイン１０ｂはゲート電極６ｂの影になる位置に存するため、不純物導入されないか、或いは殆ど影響を与えない程度の不純物導入がなされることになる。
【００８５】
前記４回のイオン注入により、下記の表１に示すように、ゲート電極６ｂには、当初の２．５×１０15／ｃｍ2に加えて注入角度が０°の場合（２．５×１０14／ｃｍ2）の８回分に相当する不純物導入がなされ、合計で４．５×１０15／ｃｍ2のドーズ量のホウ素がイオン注入される。これに対して、各ｐ型ソース／ドレイン１０ｂには、当初の２．５×１０15／ｃｍ2に加えて注入角度が０°の場合の２回分に相当する不純物導入がなされ、合計で３×１０15／ｃｍ2（通常のソース／ドレイン形成時と同様）のドーズ量のホウ素がイオン注入される。
【００８６】
なお、上述したｐ型ソース／ドレイン１０ｂ形成時の１回目のイオン注入におおいて、斜めイオン注入における加速エネルギーを４ｋｅＶとしたのに対して、斜め注入のエネルギーを２ｋｅＶと低くした設定した理由は、ゲート電極６ｂに注入される不純物が横方向に突き抜けること、サイドウォール１０ｂ及びゲート電極６ｂを不純物が突き抜けて半導体基板１内に侵入すること、及びｐ型ソース／ドレイン１０ｂに注入される不純物がチャネル方向に拡がることの各々を防止するためである。
【００８７】
続いて、レジストマスク２２を灰化処理等により除去した後、図１３（ｃ）に示すように、ゲート電極６ａ，６ｂ及びソース／ドレイン１０ａ，１０ｂの不純物導入により生じた欠陥を回復させ、更に不純物を活性化させるため、半導体基板１をアニール処理 (ＲＴＡ、１０３０℃、１秒) する。
【００８８】
続いて、図１３（ｄ）に示すように、全面にシリサイド金属、ここではＣｏを堆積させ、熱処理することによりシリサイド化させた後、未反応のＣｏを除去することにより、ゲート電極６ａ，６ｂの露出面及びソース／ドレイン１０ａ，１０ｂの表面にＣｏＳｉ2層２３を形成する。
【００８９】
しかる後、全面に層間絶縁膜２４を堆積し、コンタクト孔２５を介した配線２６を形成し、諸々の後工程を経て、ＣＭＯＳトランジスタを完成させる。
【００９０】
以上説明したように、本実施形態によれば、ゲート電極６ａ，６ｂの側面上部位を露出させるサイドウォール９ａ，９ｂを形成し、斜め４５°からのイオン注入を４方向から実行することにより、不純物濃度をゲート電極６ａ，６ｂの方がソース／ドレイン１０ａ，１０ｂよりも高くなるように制御することができる。本例では、ゲート電極６ａ，６ｂの不純物濃度がソース／ドレイン１０ａ，１０ｂよりも５０％程度増量される。本実施形態では、ソース／ドレイン１０ａ，１０ｂの不純物濃度を通常の場合と変えることなく、ゲート電極６ａ，６ｂの不純物濃度を増加させることができる。これにより、ゲート電極形状の変動に起因するしきい値電圧の変動等を懸念することなく、ゲート容量とともに短チャネル効果をも向上させ、信頼性の高いＣＭＯＳトランジスタが実現される。
【００９１】
（第４の実施形態）
図１５及び図１６は、第４の実施形態のＣＭＯＳトランジスタの製造方法における主要工程を順に示す概略断面図である。
本実施形態では、先ず第１の実施形態と同様に図４（ａ）〜図６（ｂ）の各工程を経て、ゲート電極６ａ，６ｂの両側面を覆う最大幅が８０ｎｍ程度のサイドウォール９ａ，９ｂを形成する（図１５（ａ））。
【００９２】
続いて、図１５（ｂ）に示すように、ｐ型ＭＯＳ領域１２を覆うレジストマスク１８を形成し、ｎ型ＭＯＳ領域１１にｎ型不純物、ここではリン（Ｐ）を加速エネルギーが８ｋｅＶ、ドーズ量が５×１０15／ｃｍ2、注入角度が０°の条件でイオン注入し、ｎ型ソース／ドレイン１０ａを形成する。このとき同時に、ゲート電極６ａにもリンがイオン注入される。ここで、リンのドーズ量は、通常のｎ型ソース／ドレイン形成時におけるドーズ量よりも小値（例えば、６×１０15／ｃｍ2）に制御されている。
【００９３】
続いて、レジストマスク１８を灰化処理等により除去した後、図１５（ｃ）に示すように、ｎ型ＭＯＳ領域１１を覆うレジストマスク１９を形成し、ｐ型ＭＯＳ領域１２にｐ型不純物、ここではホウ素（Ｂ）を加速エネルギーが４ｋｅＶ、ドーズ量が２．５×１０15／ｃｍ2、注入角度が０°の条件でイオン注入し、ｐ型ソース／ドレイン１０ｂを形成する。このとき同時に、ゲート電極６ｂにもホウ素がイオン注入される。ここで、ホウ素のドーズ量は、通常のｐ型ソース／ドレイン形成時におけるドーズ量よりも小値（例えば、３×１０15／ｃｍ2）に制御されている。
【００９４】
続いて、レジストマスク１９を灰化処理等により除去した後、図１５（ｄ）に示すように、サイドウォール９ａ，９ｂをドライエッチング（オーバーエッチング）し、ゲート電極６ａ，６ｂの両側面の上部位を５０ｎｍ程度それぞれ露出させる。このとき、ゲート電極６ａ，６ｂは、その上面から両側面の上部位にかけて表面が露出した状態とされ、サイドウォール９ａ，９ｂは５０ｎｍ程度の高さに調節される。
【００９５】
この場合、ゲート電極６ａ，６ｂに後述する斜めからのイオン注入を行うときに、サイドウォール９ａ，９ｂのエッチング量が多いほど、ゲート電極６ａ，６ｂに導入される不純物の量は増える。しかし、サイドウォール９ａ，９ｂのエッチング量が多すぎると、ソース／ドレイン１０ａ，１０ｂに同時に導入される不純物がチャネル方向に拡がり過ぎたり、後の工程でソース／ドレイン１０ａ，１０ｂに形成されるシリサイドとゲート電極６ａ，６ｂに形成されるシリサイドとが短絡し易くなる。このため、サイドウォール９ａ，９ｂのエッチング量には最適範囲があり、その１つのエッチング量が５０ｎｍである。
【００９６】
また、サイドウォール９ａ，９ｂとともにＳＴＩ素子分離構造２がエッチングすれることを抑止するため、サイドウォール９ａ，９ｂのエッチングレートがＳＴＩ素子分離構造２のエッチングレートよりも大きくなるように、サイドウォール９ａ，９ｂとＳＴＩ素子分離構造２を異なる材質で形成することが好ましい。例えば、ＳＴＩ素子分離構造２にはＨＤＰ(High Density Plasma)により形成されたプラズマ酸化膜を、サイドウォールにはＴＥＯＳからなる酸化膜をそれぞれ用いる。
【００９７】
続いて、図１６（ａ）に示すように、ｎ型不純物をｎ型ＭＯＳ領域１１に対して斜めに注入し、ゲート電極６ａの露出面（上面（幅５０ｎｍ）及びサイドウォール９ａから露出する両側面（高さ５０ｎｍ））に不純物を導入する。
【００９８】
具体的には、ｐ型ＭＯＳ領域１２を覆いｎ型ソース／ドレイン１０ａを斜めイオン注入から保護（防御）する寸法の開口３１ａを有するレジストマスク３１を形成する。ここで、レジストマスク３１は高さ１２０ｎｍ程度であり、開口３１ａはその一端がゲート電極６ａの端から１２０ｎｍとなる領域である。フォトリソグラフィーに際し、開口３１ａを形成するときのレチクルの位置合わせを行う場合、ＳＴＩにより形成するマークの替わりにゲート電極をマークとして用いることにより、位置ずれを低減させることができる。そして、ｎ型ＭＯＳ領域１１にｎ型不純物、ここではリン（Ｐ）を加速エネルギーが４ｋｅＶ、ドーズ量が５×１０14／ｃｍ2、注入角度が４５°の条件でイオン注入する。この場合、前記イオン注入を全て異なる方向から４回（ゲート長に対して水平方向（互いに対向する２方向）が２回、垂直方向（互いに対向する２方向）が2回）のイオン注入を実行する。この４回のイオン注入を行う様子を図１７の概略平面図に示す。
【００９９】
図１６（ａ）では、ゲート長に対して水平方向であり注入角度が４５°のイオン注入を例示している。この場合、ゲート電極６ａにおいてその上面と一側面の上部位とでほぼ同等の露出面積であるため、上記の条件による１回のイオン注入により、ゲート電極６ａにはその上面から一側面の上部位にかけて、注入角度が０°の場合の２回分に相当する不純物導入がなされる。このとき、一対のｎ型ソース／ドレイン１０ａはレジストマスク３１により当該イオン注入から保護されるため、不純物導入が防止される。
【０１００】
また、便宜上図示は省略するが、ゲート長に対して垂直方向であり注入角度が４５°の１回のイオン注入により、ゲート電極６ａには注入角度が０°の場合の１回分に相当する不純物導入が、各ｎ型ソース／ドレイン１０ａにもそれぞれ注入角度が０°の場合の１回分に相当する不純物導入がなされる。
【０１０１】
前記４回のイオン注入により、下記の表１に示すように、ゲート電極６ａには、当初の５×１０15／ｃｍ2に加えて注入角度が０°の場合（５×１０14／ｃｍ2）の６回分に相当する不純物導入がなされ、合計で８×１０15／ｃｍ2のドーズ量のリンがイオン注入される。これに対して、各ｎ型ソース／ドレイン１０ａには、当初の５×１０15／ｃｍ2に加えて注入角度が０°の場合の２回分に相当する不純物導入がなされ、合計で６×１０15／ｃｍ2（通常のソース／ドレイン形成時と同様）のドーズ量のリンがイオン注入される。
【０１０２】
なお、上述したｎ型ソース／ドレイン１０ａ形成時の始めのイオン注入（注入角度が０°のイオン注入）において、斜めイオン注入における加速エネルギーを８ｋｅＶとしたのに対して、斜め注入のエネルギーを４ｋｅＶと低く設定した理由は、ゲート電極６ａに注入される不純物が横方向に突き抜けること、サイドウォール１０ａ及びゲート電極６ａを不純物が突き抜けて半導体基板１内に侵入すること、及びｎ型ソース／ドレイン１０ａに注入される不純物がチャネル方向に拡がることの各々を防止するためである。
【０１０３】
続いて、図１６（ｂ）に示すように、ｐ型不純物をｐ型ＭＯＳ領域１２に対して斜めに注入し、ゲート電極６ｂの露出面（上面（幅５０ｎｍ）及びサイドウォール９ｂから露出する両側面（高さ５０ｎｍ））に不純物を導入する。
【０１０４】
具体的には、レジストマスク３１を灰化処理等により除去した後、ｎ型ＭＯＳ領域１１を覆いｐ型ソース／ドレイン１０ｂを斜めイオン注入から保護（防御）する寸法の開口３２ａを有するレジストマスク３２を形成する。ここで、レジストマスク３２は高さ１２０ｎｍ程度であり、開口３２ａはその一端がゲート電極６ａの端から１２０ｎｍとなる領域である。フォトリソグラフィーに際し、開口３２ａを形成するときのレチクルの位置合わせを行う場合、ＳＴＩにより形成するマークの替わりにゲート電極をマークとして用いることにより、位置ずれを低減させることができる。そして、ｐ型ＭＯＳ領域１２にｐ型不純物、ここではホウ素（Ｂ）を加速エネルギーが２ｋｅＶ、ドーズ量が２．５×１０14／ｃｍ2、注入角度が４５°の条件でイオン注入する。この場合、前記イオン注入を全て異なる方向から４回（ゲート長に対して水平方向（互いに対向する２方向）が２回、垂直方向（互いに対向する２方向）が2回）のイオン注入を実行する。
【０１０５】
図１６（ｂ）では、ゲート長に対して水平方向であり注入角度が４５°のイオン注入を例示している。この場合、ゲート電極６ｂにおいてその上面と一側面の上部位とでほぼ同等の露出面積であるため、上記の条件による１回のイオン注入により、ゲート電極６ｂにはその上面から一側面の上部位にかけて、注入角度が０°の場合の２回分に相当する不純物導入がなされる。このとき、一対のｐ型ソース／ドレイン１０ｂはレジストマスク３２により当該イオン注入から保護されるため、不純物導入が防止される。
【０１０６】
また、便宜上図示は省略するが、ゲート長に対して垂直方向であり注入角度が４５°の１回のイオン注入により、ゲート電極６ｂには注入角度が０°の場合の１回分に相当する不純物導入が、各ｐ型ソース／ドレイン１０ｂにもそれぞれ注入角度が０°の場合の１回分に相当する不純物導入がなされる。
【０１０７】
前記４回のイオン注入により、下記の表１に示すように、ゲート電極６ｂには、当初の２．５×１０15／ｃｍ2に加えて注入角度が０°の場合（２．５×１０14／ｃｍ2）の６回分に相当する不純物導入がなされ、合計で４×１０15／ｃｍ2のドーズ量のホウ素がイオン注入される。これに対して、各ｐ型ソース／ドレイン１０ｂには、当初の２．５×１０15／ｃｍ2に加えて注入角度が０°の場合の２回分に相当する不純物導入がなされ、合計で３×１０15／ｃｍ2（通常のソース／ドレイン形成時と同様）のドーズ量のホウ素がイオン注入される。
【０１０８】
なお、上述したｐ型ソース／ドレイン１０ｂ形成時の始めのイオン注入（注入角度が０°のイオン注入）において、斜めイオン注入における加速エネルギーを４ｋｅＶとしたのに対して、斜め注入のエネルギーを２ｋｅＶと低く設定した理由は、ゲート電極６ｂに注入される不純物が横方向に突き抜けること、サイドウォール１０ｂ及びゲート電極６ｂを不純物が突き抜けて半導体基板１内に侵入すること、及びｐ型ソース／ドレイン１０ｂに注入される不純物がチャネル方向に拡がることの各々を防止するためである。
【０１０９】
続いて、レジストマスク３２を灰化処理等により除去した後、図１６（ｃ）に示すように、ゲート電極６ａ，６ｂ及びソース／ドレイン１０ａ，１０ｂの不純物導入により生じた欠陥を回復させ、更に不純物を活性化させるため、半導体基板１をアニール処理 (ＲＴＡ、１０３０℃、１秒) する。
【０１１０】
続いて、図１６（ｄ）に示すように、全面にシリサイド金属、ここではＣｏを堆積させ、熱処理することによりシリサイド化させた後、未反応のＣｏを除去することにより、ゲート電極６ａ，６ｂの露出面及びソース／ドレイン１０ａ，１０ｂの表面にＣｏＳｉ2層２３を形成する。
【０１１１】
しかる後、全面に層間絶縁膜２４を堆積し、コンタクト孔２５を介した配線２６を形成し、諸々の後工程を経て、ＣＭＯＳトランジスタを完成させる。
【０１１２】
以上説明したように、本実施形態によれば、ゲート電極６ａ，６ｂの側面上部位を露出させるサイドウォール９ａ，９ｂを形成し、斜め４５°からのイオン注入を４方向から実行することにより、不純物濃度をゲート電極６ａ，６ｂの方がソース／ドレイン１０ａ，１０ｂよりも高くなるように制御することができる。本例では、ゲート電極６ａ，６ｂの不純物濃度がソース／ドレイン１０ａ，１０ｂよりも２５％程度増量される。本実施形態では、ソース／ドレイン１０ａ，１０ｂの不純物濃度を通常の場合と変えることなく、ゲート電極６ａ，６ｂの不純物濃度を増加させることができる。これにより、ゲート電極形状の変動に起因するしきい値電圧の変動等を懸念することなく、ゲート容量とともに短チャネル効果をも向上させ、信頼性の高いＣＭＯＳトランジスタが実現される。
【０１１３】
更に、前記斜めイオン注入を行う際に、レジストマスク３１，３２によりソース／ドレイン１０ａ，１０ｂにはイオン注入がなされず、ゲート電極６ａ，６ｂのみにイオン注入されるため、ゲート電極６ａ，６ｂをソース／ドレイン１０ａ，１０ｂよりも確実に高不純物濃度に制御することが可能となる。
【０１１４】
（変形例）
なお、本実施形態でも、第１の実施形態の変形例と同様に、ソース／ドレインの不純物濃度を増加させることなくゲート電極の不純物濃度をこれよりも高くできる条件であれば、ソース／ドレインの１回目のイオン注入や斜めイオン注入の条件を適宜設定することができる。
【０１１５】
例えば、ｎ型ソース／ドレイン１０ａ形成時における始めのリンのイオン注入を加速エネルギーが８ｋｅＶ、ドーズ量が６×１０15／ｃｍ2、注入角度が０°の条件で行い、リンの斜めイオン注入をゲート長に対して水平方向に２回、それぞれ加速エネルギーが４ｋｅＶ、ドーズ量が５×１０14／ｃｍ2、注入角度が４５°の条件で行う。
【０１１６】
前記２回のイオン注入により、下記の表１に示すように、ゲート電極６ａには、当初の６×１０15／ｃｍ2に加えて注入角度が０°の場合（５×１０14／ｃｍ2）の４回分に相当する不純物導入がなされ、合計で８×１０15／ｃｍ2のドーズ量のリンがイオン注入される。これに対して、各ｎ型ソース／ドレイン１０ａには、当初の６×１０15／ｃｍ2のみ不純物導入がなされ、通常のソース／ドレイン形成時と同様のドーズ量のリンがイオン注入される。
【０１１７】
また同様に、ｐ型ソース／ドレイン１０ｂ形成時における始めのホウ素のイオン注入を加速エネルギーが４ｋｅＶ、ドーズ量が３×１０15／ｃｍ2、注入角度が０°の条件で行い、ホウ素の斜めイオン注入をゲート長に対して水平方向に２回、それぞれ加速エネルギーが２ｋｅＶ、ドーズ量が２．５×１０14／ｃｍ2、注入角度が４５°の条件で行う。
【０１１８】
前記２回のイオン注入により、下記の表１に示すように、ゲート電極６ｂには、当初の３×１０15／ｃｍ2に加えて注入角度が０°の場合（２．５×１０14／ｃｍ2）の４回分に相当する不純物導入がなされ、合計で４×１０15／ｃｍ2のドーズ量のホウ素がイオン注入される。これに対して、各ｐ型ソース／ドレイン１０ｂには、当初の３×１０15／ｃｍ2のみの不純物導入がなされ、通常のソース／ドレイン形成時と同様のドーズ量のホウ素がイオン注入される。
【０１１９】
（第５の実施形態）
図１８及び図１９は、第５の実施形態のＣＭＯＳトランジスタの製造方法における主要工程を順に示す概略断面図である。
本実施形態では、先ず第１の実施形態と同様に図４（ａ）〜図６（ｂ）の各工程を経て、ゲート電極６ａ，６ｂの両側面を覆う最大幅が８０ｎｍ程度のサイドウォール９ａ，９ｂを形成する（図１８（ａ））。
【０１２０】
続いて、図１８（ｂ）に示すように、ｐ型ＭＯＳ領域１２を覆うレジストマスク１８を形成し、ｎ型ＭＯＳ領域１１にｎ型不純物、ここではリン（Ｐ）を加速エネルギーが８ｋｅＶ、ドーズ量が６×１０15／ｃｍ2、注入角度が０°の条件でイオン注入し、ｎ型ソース／ドレイン１０ａを形成する。このとき同時に、ゲート電極６ａにもリンがイオン注入される。
【０１２１】
続いて、レジストマスク１８を灰化処理等により除去した後、図１８（ｃ）に示すように、ｎ型ＭＯＳ領域１１を覆うレジストマスク１９を形成し、ｐ型ＭＯＳ領域１２にｐ型不純物、ここではホウ素（Ｂ）を加速エネルギーが４ｋｅＶ、ドーズ量が３×１０15／ｃｍ2、注入角度が０°の条件でイオン注入し、ｐ型ソース／ドレイン１０ｂを形成する。このとき同時に、ゲート電極６ｂにもホウ素がイオン注入される。
【０１２２】
続いて、レジストマスク１９を灰化処理等により除去した後、図１８（ｄ）に示すように、サイドウォール９ａ，９ｂをドライエッチング（オーバーエッチング）し、ゲート電極６ａ，６ｂの両側面の上部位を５０ｎｍ程度それぞれ露出させる。このとき、ゲート電極６ａ，６ｂは、その上面から両側面の上部位にかけて表面が露出した状態とされ、サイドウォール９ａ，９ｂは５０ｎｍ程度の高さに調節される。
【０１２３】
この場合、ゲート電極６ａ，６ｂに後述する斜めからのイオン注入を行うときに、サイドウォール９ａ，９ｂのエッチング量が多いほど、ゲート電極６ａ，６ｂに導入される不純物の量は増える。しかし、サイドウォール９ａ，９ｂのエッチング量が多すぎると、ソース／ドレイン１０ａ，１０ｂに同時に導入される不純物がチャネル方向に拡がり過ぎたり、後の工程でソース／ドレイン１０ａ，１０ｂに形成されるシリサイドとゲート電極６ａ，６ｂに形成されるシリサイドとが短絡し易くなる。このため、サイドウォール９ａ，９ｂのエッチング量には最適範囲があり、その１つのエッチング量が５０ｎｍである。
【０１２４】
また、サイドウォール９ａ，９ｂとともにＳＴＩ素子分離構造２がエッチングすれることを抑止するため、サイドウォール９ａ，９ｂのエッチングレートがＳＴＩ素子分離構造２のエッチングレートよりも大きくなるように、サイドウォール９ａ，９ｂとＳＴＩ素子分離構造２を異なる材質で形成することが好ましい。例えば、ＳＴＩ素子分離構造２にはＨＤＰ(High Density Plasma)により形成されたプラズマ酸化膜を、サイドウォールにはＴＥＯＳからなる酸化膜をそれぞれ用いる。
【０１２５】
続いて、図１９（ａ）に示すように、ｎ型不純物をｎ型ＭＯＳ領域１１に対して斜めに注入し、ゲート電極６ａの露出面（上面（幅５０ｎｍ）及びサイドウォール９ａから露出する両側面（高さ５０ｎｍ））に不純物を導入する。
【０１２６】
具体的には、ｐ型ＭＯＳ領域１２を覆いｎ型ソース／ドレイン１０ａを斜めイオン注入から保護（防御）する寸法の開口３３ａを有するレジストマスク３３を形成する。ここで、レジストマスク３３は高さ１２０ｎｍ程度であり、開口３３ａはその一端がゲート電極６ａの端から１２０ｎｍとなる領域である。フォトリソグラフィーに際し、開口３３ａを形成するときのレチクルの位置合わせを行う場合、ＳＴＩにより形成するマークの替わりにゲート電極をマークとして用いることにより、位置ずれを低減させることができる。そして、ｎ型ＭＯＳ領域１１にｎ型不純物、ここではリン（Ｐ）を加速エネルギーが４ｋｅＶ、ドーズ量が５×１０14／ｃｍ2、注入角度が４５°の条件でイオン注入する。この場合、前記イオン注入を全て異なる方向から４回（ゲート長に対して４５°の相異なる各４方向）の斜めイオン注入を実行する。この４回のイオン注入を行う様子を図２０の概略平面図に示す。
【０１２７】
この場合、上記の条件による１回のイオン注入により、ゲート電極６ａにはその上面から一側面の上部位にかけて、注入角度が０°の場合の２回分に相当する不純物導入がなされる。このとき、一対のｎ型ソース／ドレイン１０ａはレジストマスク３３により当該イオン注入から保護されるため、不純物導入が防止される。
【０１２８】
前記４回のイオン注入により、下記の表１に示すように、ゲート電極６ａには、当初の６×１０15／ｃｍ2に加えて注入角度が０°の場合（５×１０14／ｃｍ2）の８回分に相当する不純物導入がなされ、合計で１×１０16／ｃｍ2のドーズ量のリンがイオン注入される。これに対して、各ｎ型ソース／ドレイン１０ａには、当初の６×１０15／ｃｍ2のみの不純物導入がなされ、通常のソース／ドレイン形成時と同様のドーズ量のリンがイオン注入される。
【０１２９】
なお、上述したｎ型ソース／ドレイン１０ａ形成時の始めのイオン注入（注入角度が０°のイオン注入）において、斜めイオン注入における加速エネルギーを８ｋｅＶとしたのに対して、斜め注入のエネルギーを４ｋｅＶと低く設定した理由は、ゲート電極６ａに注入される不純物が横方向に突き抜けること、サイドウォール１０ａ及びゲート電極６ａを不純物が突き抜けて半導体基板１内に侵入すること、及びｎ型ソース／ドレイン１０ａに注入される不純物がチャネル方向に拡がることの各々を防止するためである。
【０１３０】
続いて、図１９（ｂ）に示すように、ｐ型不純物をｐ型ＭＯＳ領域１２に対して斜めに注入し、ゲート電極６ｂの露出面（上面（幅５０ｎｍ）及びサイドウォール９ｂから露出する両側面（高さ５０ｎｍ））に不純物を導入する。
【０１３１】
具体的には、レジストマスク３３を灰化処理等により除去した後、ｎ型ＭＯＳ領域１１を覆いｐ型ソース／ドレイン１０ｂを斜めイオン注入から保護（防御）する寸法の開口３４ａを有するレジストマスク３４を形成する。ここで、レジストマスク３４は高さ１２０ｎｍ程度であり、開口３４ａはその一端がゲート電極６ａの端から１２０ｎｍとなる領域である。フォトリソグラフィーに際し、開口３４ａを形成するときのレチクルの位置合わせを行う場合、ＳＴＩにより形成するマークの替わりにゲート電極をマークとして用いることにより、位置ずれを低減させることができる。そして、ｐ型ＭＯＳ領域１２にｐ型不純物、ここではホウ素（Ｂ）を加速エネルギーが２ｋｅＶ、ドーズ量が２．５×１０14／ｃｍ2、注入角度が４５°の条件でイオン注入する。この場合、前記イオン注入を全て異なる方向から４回（ゲート長に対して４５°の相異なる各４方向）のイオン注入を実行する。
【０１３２】
この場合、上記の条件による１回のイオン注入により、ゲート電極６ｂにはその上面から一側面の上部位にかけて、注入角度が０°の場合の２回分に相当する不純物導入がなされる。このとき、一対のｐ型ソース／ドレイン１０ｂはレジストマスク３４により当該イオン注入から保護されるため、不純物導入が防止される。
【０１３３】
前記４回のイオン注入により、下記の表１に示すように、ゲート電極６ｂには、当初の３×１０15／ｃｍ2に加えて注入角度が０°の場合（２．５×１０14／ｃｍ2）の８回分に相当する不純物導入がなされ、合計で５×１０15／ｃｍ2のドーズ量のホウ素がイオン注入される。これに対して、各ｐ型ソース／ドレイン１０ｂには、当初の３×１０15／ｃｍ2のみの不純物導入がなされ、通常のソース／ドレイン形成時と同様のドーズ量のホウ素がイオン注入される。
【０１３４】
なお、上述したｐ型ソース／ドレイン１０ｂ形成時の始めのイオン注入（注入角度が０°のイオン注入）において、斜めイオン注入における加速エネルギーを４ｋｅＶとしたのに対して、斜め注入のエネルギーを２ｋｅＶと低く設定した理由は、ゲート電極６ｂに注入される不純物が横方向に突き抜けること、サイドウォール１０ｂ及びゲート電極６ｂを不純物が突き抜けて半導体基板１内に侵入すること、及びｐ型ソース／ドレイン１０ｂに注入される不純物がチャネル方向に拡がることの各々を防止するためである。
【０１３５】
続いて、レジストマスク３４を灰化処理等により除去した後、図１９（ｃ）に示すように、ゲート電極６ａ，６ｂ及びソース／ドレイン１０ａ，１０ｂの不純物導入により生じた欠陥を回復させ、更に不純物を活性化させるため、半導体基板１をアニール処理 (ＲＴＡ、１０３０℃、１秒) する。
【０１３６】
続いて、図１９（ｄ）に示すように、全面にシリサイド金属、ここではＣｏを堆積させ、熱処理することによりシリサイド化させた後、未反応のＣｏを除去することにより、ゲート電極６ａ，６ｂの露出面及びソース／ドレイン１０ａ，１０ｂの表面にＣｏＳｉ2層２３を形成する。
【０１３７】
しかる後、全面に層間絶縁膜２４を堆積し、コンタクト孔２５を介した配線２６を形成し、諸々の後工程を経て、ＣＭＯＳトランジスタを完成させる。
【０１３８】
以上説明したように、本実施形態によれば、ゲート電極６ａ，６ｂの側面上部位を露出させるサイドウォール９ａ，９ｂを形成し、斜め４５°からのイオン注入を４方向から実行することにより、不純物濃度をゲート電極６ａ，６ｂの方がソース／ドレイン１０ａ，１０ｂよりも高くなるように制御することができる。本例では、ゲート電極６ａ，６ｂの不純物濃度がソース／ドレイン１０ａ，１０ｂよりも６６％程度増量される。本実施形態では、ソース／ドレイン１０ａ，１０ｂの不純物濃度を通常の場合と変えることなく、ゲート電極６ａ，６ｂの不純物濃度を増加させることができる。これにより、ゲート電極形状の変動に起因するしきい値電圧の変動等を懸念することなく、ゲート容量とともに短チャネル効果をも向上させ、信頼性の高いＣＭＯＳトランジスタが実現される。
【０１３９】
更に、前記斜めイオン注入を行う際に、レジストマスク３３，３４によりソース／ドレイン１０ａ，１０ｂにはイオン注入がなされず、ゲート電極６ａ，６ｂのみにイオン注入されるため、ゲート電極６ａ，６ｂをソース／ドレイン１０ａ，１０ｂよりも確実に高不純物濃度に制御することが可能となる。
【０１４０】
なお、第５の実施形態に第２の実施形態を組み合わせることにより、ソース／ドレイン１０ａ，１０ｂに形成されるシリサイドとゲート電極６ａ，６ｂに形成されるシリサイドとが短絡することを防止できる。このため、第５の実施形態よりサイドウォール９ａ，９ｂのエッチング量を増加させることが可能となり、ゲート電極６ａ，６ｂに導入する不純物の量を増やせるようになる。更に、サイドウォール９ａ，９ｂのオーバーエッチングの際に、サイドウォール９ａ，９ｂを完全にエッチングしても良い。レジストマスク３３，３４により、サイドウォール９ａ，９ｂが無くともソース／ドレイン１０ａ，１０ｂに不純物が導入されることが防止されるためである。
【０１４１】
（第６の実施形態）
図２１〜図２３は、第６の実施形態のＣＭＯＳトランジスタの製造方法における主要工程を順に示す概略断面図である。
本実施形態では、先ず第１の実施形態と同様に図４（ａ）〜図５（ｃ）の各工程を経て、ゲート電極６ａ，６ｂをパターン形成する（図２１（ａ））。
【０１４２】
続いて、図２１（ｂ）に示すように、ｎ型不純物をｎ型ＭＯＳ領域１１に対して斜めに注入し、ゲート電極６ａの露出面（上面（幅５０ｎｍ）に不純物を導入する。
【０１４３】
具体的には、ｐ型ＭＯＳ領域１２を覆いｎ型ソース／ドレイン１０ａを斜めイオン注入から保護（防御）する寸法の開口３５ａを有するレジストマスク３５を形成する。ここで、レジストマスク３５は高さ１２０ｎｍ程度であり、開口３５ａはその一端がゲート電極６ａの端から８０ｎｍとなる領域である。フォトリソグラフィーに際し、開口３５ａを形成するときのレチクルの位置合わせを行う場合、ＳＴＩにより形成するマークの替わりにゲート電極をマークとして用いることにより、位置ずれを低減させることができる。そして、ｎ型ＭＯＳ領域１１にｎ型不純物、ここではリン（Ｐ）を加速エネルギーが４ｋｅＶ、ドーズ量が５×１０14／ｃｍ2、注入角度が４５°の条件でイオン注入する。この場合、前記イオン注入を全て異なる方向から４回（ゲート長に対して４５°の相異なる各４方向）の斜めイオン注入を実行する。この４回のイオン注入を行う様子を図２４の概略平面図に示す。
【０１４４】
この場合、ゲート電極６ａにおいてその上面と一側面の上部位とでほぼ同等の露出面積であるため、上記の条件による１回のイオン注入により、ゲート電極６ａにはその上面から一側面の上部位にかけて、注入角度が０°の場合の２回分に相当する不純物導入がなされる。このとき、一対のｎ型ソース／ドレイン１０ａはレジストマスク３５により当該イオン注入から保護されるため、不純物導入が防止される。
【０１４５】
続いて、図２１（ｃ）に示すように、ｐ型不純物をｐ型ＭＯＳ領域１２に対して斜めに注入し、ゲート電極６ｂの露出面（上面（幅５０ｎｍ）に不純物を導入する。
【０１４６】
具体的には、レジストマスク３５を灰化処理等により除去した後、ｎ型ＭＯＳ領域１１を覆いｐ型ソース／ドレイン１０ｂを斜めイオン注入から保護（防御）する寸法の開口３６ａを有するレジストマスク３６を形成する。ここで、レジストマスク３６は高さ１２０ｎｍ程度であり、開口３６ａはその一端がゲート電極６ａの端から８０ｎｍとなる領域である。フォトリソグラフィーに際し、開口３６ａを形成するときのレチクルの位置合わせを行う場合、ＳＴＩにより形成するマークの替わりにゲート電極をマークとして用いることにより、位置ずれを低減させることができる。そして、ｐ型ＭＯＳ領域１２にｐ型不純物、ここではホウ素（Ｂ）を加速エネルギーが２ｋｅＶ、ドーズ量が２．５×１０14／ｃｍ2、注入角度が４５°の条件でイオン注入する。この場合、前記イオン注入を全て異なる方向から４回（ゲート長に対して４５°の相異なる各４方向）のイオン注入を実行する。
【０１４７】
この場合、上記の条件による１回のイオン注入により、ゲート電極６ｂにはその上面から一側面の上部位にかけて、注入角度が０°の場合の２回分に相当する不純物導入がなされる。このとき、一対のｐ型ソース／ドレイン１０ｂはレジストマスク３６により当該イオン注入から保護されるため、不純物導入が防止される。
【０１４８】
続いて、レジストマスク３６を灰化処理等により除去した後、図２１（ｄ）に示すように、ｐ型ＭＯＳ領域１２を覆うレジストマスク１６を形成し、ｎ型ＭＯＳ領域１１にｎ型不純物、ここでは砒素（Ａｓ）を加速エネルギーが５ｋｅＶ、ドーズ量が６×１０14／ｃｍ2の条件で垂直入射にてイオン注入するとともに、ｐ型不純物、ここではホウ素（Ｂ）を加速エネルギーが１０ｋｅＶ、ドーズ量が８×１０12／ｃｍ2の条件で入射角３０°で４方向からイオン注入し、ｎ型エクステンション層７ａ及びｐ型ポケット層８ａを形成する。
【０１４９】
続いて、レジストマスク１６を灰化処理等により除去した後、図２２（ａ）に示すように、ｎ型ＭＯＳ領域１１を覆うレジストマスク１７を形成し、ｐ型ＭＯＳ領域１２にｐ型不純物、ここではホウ素（Ｂ）を加速エネルギーが０．５ｋｅＶ、ドーズ量が６×１０14／ｃｍ2の条件で垂直入射にてイオン注入するとともに、ｎ型不純物、ここでは砒素（Ａｓ）を加速エネルギーが５０ｋｅＶ、ドーズ量が６×１０12／ｃｍ2の条件で入射角３０°で４方向からイオン注入し、ｐ型エクステンション層７ｂ及びｎ型ポケット層８ｂを形成する。
【０１５０】
なお、図２１（ｂ）〜図２２（ａ）の各工程は、順不同で実行することが可能である。
【０１５１】
続いて、図２２（ｂ）に示すように、レジストマスク１７を灰化処理等により除去した後、エクステンション層７ａ，７ｂ及びポケット層８ａ，８ｂの不純物導入により生じた欠陥を回復させるため、半導体基板１をアニール処理 (ＲＴＡ、１０００℃、１秒) する。
【０１５２】
続いて、図２２（ｃ）に示すように、ＣＶＤ法により全面にシリコン酸化膜（不図示）を堆積し、これを全面異方性エッチングすることにより、ゲート電極６ａ，６ｂの両側面のみにシリコン酸化膜を残し、最大幅が８０ｎｍ程度のサイドウォール２０ａ，２０ｂをそれぞれ形成する。
【０１５３】
続いて、図２２（ｄ）に示すように、ｐ型ＭＯＳ領域１２を覆うレジストマスク１８を形成し、ｎ型ＭＯＳ領域１１にｎ型不純物、ここではリン（Ｐ）を加速エネルギーが８ｋｅＶ、ドーズ量が６×１０15／ｃｍ2、注入角度（基板表面に対して垂直方向の場合を０°となる。）が０°の条件でイオン注入し、ｎ型ソース／ドレイン１０ａを形成する。このとき同時に、ゲート電極６ａにもリンがイオン注入される。
【０１５４】
この場合、ゲート電極６ａには、前記４回の斜めイオン注入に加え、前記注入角度０°のイオン注入により、５×１０14／ｃｍ2の８回分に相当する不純物導入及び６×１０15／ｃｍ2の不純物導入がなされ、合計で１×１０16／ｃｍ2のドーズ量のリンがイオン注入される。これに対して、各ｎ型ソース／ドレイン１０ａには、６×１０15／ｃｍ2のみの不純物導入がなされ、通常のソース／ドレイン形成時と同様のドーズ量のリンがイオン注入される。
【０１５５】
続いて、レジストマスク１８を灰化処理等により除去した後、図２３（ａ）に示すように、ｎ型ＭＯＳ領域１１を覆うレジストマスク１９を形成し、ｐ型ＭＯＳ領域１２にｐ型不純物、ここではホウ素（Ｂ）を加速エネルギーが４ｋｅＶ、ドーズ量が３×１０15／ｃｍ2、注入角度が０°の条件でイオン注入し、ｐ型ソース／ドレイン１０ｂを形成する。このとき同時に、ゲート電極６ｂにもホウ素がイオン注入される。
【０１５６】
この場合、ゲート電極６ｂには、前記４回の斜めイオン注入に加え、前記注入角度０°のイオン注入により、２．５×１０14／ｃｍ2の８回分に相当する不純物導入及び３×１０15／ｃｍ2の不純物導入がなされ、合計で５×１０15／ｃｍ2のドーズ量のホウ素がイオン注入される。これに対して、各ｐ型ソース／ドレイン１０ｂには、３×１０15／ｃｍ2のみの不純物導入がなされ、通常のソース／ドレイン形成時と同様のドーズ量のホウ素がイオン注入される。
【０１５７】
続いて、レジストマスク１９を灰化処理等により除去した後、図２３（ｂ）に示すように、ゲート電極６ａ，６ｂ及びソース／ドレイン１０ａ，１０ｂの不純物導入により生じた欠陥を回復させ、更に不純物を活性化させるため、半導体基板１をアニール処理 (ＲＴＡ、１０３０℃、１秒) する。
【０１５８】
続いて、図２３（ｃ）に示すように、全面にシリサイド金属、ここではＣｏを堆積させ、熱処理することによりシリサイド化させた後、未反応のＣｏを除去することにより、ゲート電極６ａ，６ｂの露出面及びソース／ドレイン１０ａ，１０ｂの表面にＣｏＳｉ2層２３を形成する。
【０１５９】
しかる後、図２３（ｄ）に示すように、全面に層間絶縁膜２４を堆積し、コンタクト孔２５を介した配線２６を形成し、諸々の後工程を経て、ＣＭＯＳトランジスタを完成させる。
【０１６０】
以上説明したように、本実施形態によれば、斜め４５°からのイオン注入を４方向から実行することにより、不純物濃度をゲート電極６ａ，６ｂの方がソース／ドレイン１０ａ，１０ｂよりも高くなるように制御することができる。本例では、ゲート電極６ａ，６ｂの不純物濃度がソース／ドレイン１０ａ，１０ｂよりも６６％程度増量される。本実施形態では、ソース／ドレイン１０ａ，１０ｂの不純物濃度を通常の場合と変えることなく、ゲート電極６ａ，６ｂの不純物濃度を増加させることができる。これにより、ゲート電極形状の変動に起因するしきい値電圧の変動等を懸念することなく、ゲート容量とともに短チャネル効果をも向上させ、信頼性の高いＣＭＯＳトランジスタが実現される。
【０１６１】
更に、前記斜めイオン注入を行う際に、レジストマスク３５，３６によりソース／ドレイン１０ａ，１０ｂにはイオン注入がなされず、ゲート電極６ａ，６ｂのみにイオン注入されるため、ゲート電極６ａ，６ｂをソース／ドレイン１０ａ，１０ｂよりも確実に高不純物濃度に制御することが可能となる。
【０１６２】
更に、ソース／ドレイン１０ａ，１０ｂ及びゲート電極６ａ，６ｂに導入される不純物の量は、第５の実施形態の場合と同じであるにも係わらず、サイドウォール２０ａ，２０ｂの薄膜化のためのオーバーエッチングを省略でき、製造コストを削減することが可能になる。
【０１６３】
（第７の実施形態）
図２５〜図２７は、第７の実施形態のＣＭＯＳトランジスタの製造方法における主要工程を順に示す概略断面図である。
本実施形態では、先ず第１の実施形態と同様に図４（ａ）〜図５（ｃ）の各工程を経て、ゲート電極６ａ，６ｂをパターン形成する。
【０１６４】
続いて、図２５（ａ）に示すように、ｎ型不純物をｎ型ＭＯＳ領域１１に対して斜めに注入し、ゲート電極６ａの露出面（上面（幅５０ｎｍ）に不純物を導入する。
【０１６５】
具体的には、ｐ型ＭＯＳ領域１２を覆いｎ型ソース／ドレイン１０ａを斜めイオン注入から保護（防御）する寸法の開口３７ａを有するレジストマスク３７を形成する。ここで、レジストマスク３７は高さ１２０ｎｍ程度であり、開口３７ａはその一端がゲート電極６ａの端から８０ｎｍとなる領域である。フォトリソグラフィーに際し、開口３７ａを形成するときのレチクルの位置合わせを行う場合、ＳＴＩにより形成するマークの替わりにゲート電極をマークとして用いることにより、位置ずれを低減させることができる。そして、ｎ型ＭＯＳ領域１１にｎ型不純物、ここではリン（Ｐ）を加速エネルギーが４ｋｅＶ、ドーズ量が５×１０14／ｃｍ2、注入角度が４５°の条件でイオン注入する。この場合、前記イオン注入を全て異なる方向から４回（ゲート長に対して４５°の相異なる各４方向）の斜めイオン注入を実行する。
【０１６６】
この場合、ゲート電極６ａにおいてその上面と一側面の上部位とでほぼ同等の露出面積であるため、上記の条件による１回のイオン注入により、ゲート電極６ａにはその上面から一側面の上部位にかけて、注入角度が０°の場合の２回分に相当する不純物導入がなされる。このとき、一対のｎ型ソース／ドレイン１０ａはレジストマスク３７により当該イオン注入から保護されるため、不純物導入が防止される。
【０１６７】
続いて、図２５（ｂ）に示すように、連続してレジストマスク３７を用い、ｎ型ＭＯＳ領域１１にｎ型不純物、ここでは砒素（Ａｓ）を加速エネルギーが５ｋｅＶ、ドーズ量が６×１０14／ｃｍ2の条件で垂直入射にてイオン注入するとともに、ｐ型不純物、ここではホウ素（Ｂ）を加速エネルギーが１０ｋｅＶ、ドーズ量が８×１０12／ｃｍ2の条件で入射角１５°で４方向からイオン注入し、ｎ型エクステンション層７ａ及びｐ型ポケット層８ａを形成する。
【０１６８】
続いて、図２５（ｃ）に示すように、ｐ型不純物をｐ型ＭＯＳ領域１２に対して斜めに注入し、ゲート電極６ｂの露出面（上面（幅５０ｎｍ）に不純物を導入する。
【０１６９】
具体的には、レジストマスク３７を灰化処理等により除去した後、ｎ型ＭＯＳ領域１１を覆いｐ型ソース／ドレイン１０ｂを斜めイオン注入から保護（防御）する寸法の開口３８ａを有するレジストマスク３８を形成する。ここで、レジストマスク３８は高さ１２０ｎｍ程度であり、開口３８ａはその一端がゲート電極６ａの端から８０ｎｍとなる領域である。フォトリソグラフィーに際し、開口３８ａを形成するときのレチクルの位置合わせを行う場合、ＳＴＩにより形成するマークの替わりにゲート電極をマークとして用いることにより、位置ずれを低減させることができる。そして、ｐ型ＭＯＳ領域１２にｐ型不純物、ここではホウ素（Ｂ）を加速エネルギーが２ｋｅＶ、ドーズ量が３×１０14／ｃｍ2、注入角度が４５°の条件でイオン注入する。この場合、前記イオン注入を全て異なる方向から４回（ゲート長に対して４５°の相異なる各４方向）のイオン注入を実行する。
【０１７０】
この場合、上記の条件による１回のイオン注入により、ゲート電極６ｂにはその上面から一側面の上部位にかけて、注入角度が０°の場合の２回分に相当する不純物導入がなされる。このとき、一対のｐ型ソース／ドレイン１０ｂはレジストマスク３８により当該イオン注入から保護されるため、不純物導入が防止される。
【０１７１】
続いて、図２５（ｄ）に示すように、連続してレジストマスク３８を用い、ｐ型ＭＯＳ領域１２にｐ型不純物、ここではホウ素（Ｂ）を加速エネルギーが０．５ｋｅＶ、ドーズ量が６×１０14／ｃｍ2の条件で垂直入射にてイオン注入するとともに、ｎ型不純物、ここでは砒素（Ａｓ）を加速エネルギーが５０ｋｅＶ、ドーズ量が６×１０12／ｃｍ2の条件で入射角１５°で４方向からイオン注入し、ｐ型エクステンション層７ｂ及びｎ型ポケット層８ｂを形成する。
【０１７２】
続いて、図２６（ａ）に示すように、レジストマスク３８を灰化処理等により除去した後、エクステンション層７ａ，７ｂ及びポケット層８ａ，８ｂの不純物導入により生じた欠陥を回復させるため、半導体基板１をアニール処理 (ＲＴＡ、１０００℃、１秒) する。
【０１７３】
続いて、図２６（ｂ）に示すように、ＣＶＤ法により全面にシリコン酸化膜（不図示）を堆積し、これを全面異方性エッチングすることにより、ゲート電極６ａ，６ｂの両側面のみにシリコン酸化膜を残し、最大幅が８０ｎｍ程度のサイドウォール９ａ，９ｂをそれぞれ形成する。
【０１７４】
続いて、図２６（ｃ）に示すように、ｐ型ＭＯＳ領域１２を覆うレジストマスク１８を形成し、ｎ型ＭＯＳ領域１１にｎ型不純物、ここではリン（Ｐ）を加速エネルギーが８ｋｅＶ、ドーズ量が６×１０15／ｃｍ2、注入角度（基板表面に対して垂直方向の場合を０°となる。）が０°の条件でイオン注入し、ｎ型ソース／ドレイン１０ａを形成する。このとき同時に、ゲート電極６ａにもリンがイオン注入される。
【０１７５】
この場合、ゲート電極６ａには、前記４回の斜めイオン注入に加え、前記注入角度０°のイオン注入により、５×１０14／ｃｍ2の８回分に相当する不純物導入及び６×１０15／ｃｍ2の不純物導入がなされ、合計で１×１０16／ｃｍ2のドーズ量のリンがイオン注入される。これに対して、各ｎ型ソース／ドレイン１０ａには、５×１０15／ｃｍ2のみの不純物導入がなされ、通常のソース／ドレイン形成時と同様のドーズ量のリンがイオン注入される。
【０１７６】
続いて、レジストマスク１８を灰化処理等により除去した後、図２６（ｄ）に示すように、ｎ型ＭＯＳ領域１１を覆うレジストマスク１９を形成し、ｐ型ＭＯＳ領域１２にｐ型不純物、ここではホウ素（Ｂ）を加速エネルギーが４ｋｅＶ、ドーズ量が３×１０15／ｃｍ2、注入角度が０°の条件でイオン注入し、ｐ型ソース／ドレイン１０ｂを形成する。このとき同時に、ゲート電極６ｂにもホウ素がイオン注入される。
【０１７７】
この場合、ゲート電極６ｂには、前記４回の斜めイオン注入に加え、前記注入角度０°のイオン注入により、２．５×１０14／ｃｍ2の８回分に相当する不純物導入及び３×１０15／ｃｍ2の不純物導入がなされ、合計で５×１０15／ｃｍ2のドーズ量のホウ素がイオン注入される。これに対して、各ｐ型ソース／ドレイン１０ｂには、３×１０15／ｃｍ2のみの不純物導入がなされ、通常のソース／ドレイン形成時と同様のドーズ量のホウ素がイオン注入される。
【０１７８】
続いて、レジストマスク１９を灰化処理等により除去した後、図２７（ａ）に示すように、ゲート電極６ａ，６ｂ及びソース／ドレイン１０ａ，１０ｂの不純物導入により生じた欠陥を回復させ、更に不純物を活性化させるため、半導体基板１をアニール処理 (ＲＴＡ、１０３０℃、１秒) する。
【０１７９】
続いて、図２７（ｂ）に示すように、全面にシリサイド金属、ここではＣｏを堆積させ、熱処理することによりシリサイド化させた後、未反応のＣｏを除去することにより、ゲート電極６ａ，６ｂの露出面及びソース／ドレイン１０ａ，１０ｂの表面にＣｏＳｉ2層２３を形成する。
【０１８０】
しかる後、図２７（ｃ）に示すように、全面に層間絶縁膜２４を堆積し、コンタクト孔２５を介した配線２６を形成し、諸々の後工程を経て、ＣＭＯＳトランジスタを完成させる。
【０１８１】
以上説明したように、本実施形態によれば、斜め４５°からのイオン注入を４方向から実行することにより、不純物濃度をゲート電極６ａ，６ｂの方がソース／ドレイン１０ａ，１０ｂよりも高くなるように制御することができる。本例では、ゲート電極６ａ，６ｂの不純物濃度がソース／ドレイン１０ａ，１０ｂよりも６６％程度増量される。本実施形態では、ソース／ドレイン１０ａ，１０ｂの不純物濃度を通常の場合と変えることなく、ゲート電極６ａ，６ｂの不純物濃度を増加させることができる。これにより、ゲート電極形状の変動に起因するしきい値電圧の変動等を懸念することなく、ゲート容量とともに短チャネル効果をも向上させ、信頼性の高いＣＭＯＳトランジスタが実現される。
【０１８２】
更に、前記斜めイオン注入を行う際に、レジストマスク３５，３６によりソース／ドレイン１０ａ，１０ｂにはイオン注入がなされず、ゲート電極６ａ，６ｂのみにイオン注入されるため、ゲート電極６ａ，６ｂをソース／ドレイン１０ａ，１０ｂよりも確実に高不純物濃度に制御することが可能となる。
【０１８３】
更に、ソース／ドレイン１０ａ，１０ｂ及びゲート電極６ａ，６ｂに導入される不純物の量は、第５の実施形態の場合と同じであるにも係わらず、サイドウォール９ａ，９ｂの薄膜化のためのオーバーエッチングを省略でき、エクステンション層７ａ，７ｂ及びポケット層８ａ，８ｂを形成するためのフォトリソグラフィー工程を省略することができ、更なる製造コストの削減が可能になる。
【０１８４】
（変形例）
ここで、第７の実施形態の変形例について説明する。
図２８及び図２９は、第７の実施形態における変形例のＣＭＯＳトランジスタの製造方法における主要工程を順に示す概略断面図である。
本変形例では、図２５（ｂ）と同様に、レジストマスク３７を用いたゲート電極６ａへの斜めイオン注入を行う（図２８（ａ））。
【０１８５】
続いて、図２８（ｂ）に示すように、レジストマスク３７をトリミングし、開口３７ａをその一端がゲート電極６ａの端から１００ｎｍとなるように拡大する。
【０１８６】
この状態で、図２８（ｃ）に示すように、ｎ型ＭＯＳ領域１１にｎ型不純物、ここでは砒素（Ａｓ）を加速エネルギーが５ｋｅＶ、ドーズ量が６×１０14／ｃｍ2の条件で垂直入射にてイオン注入するとともに、ｐ型不純物、ここではホウ素（Ｂ）を加速エネルギーが１０ｋｅＶ、ドーズ量が８×１０12／ｃｍ2の条件で入射角３０°で４方向からイオン注入し、ｎ型エクステンション層７ａ及びｐ型ポケット層８ａを形成する。
【０１８７】
続いて、レジストマスク３７を灰化処理等により除去した後、図２５（ｃ）と同様に、レジストマスク３８を用いたゲート電極６ｂへの斜めイオン注入を行う（図２９（ａ））。
【０１８８】
続いて、図２９（ｂ）に示すように、レジストマスク３８をトリミングし、開口３７ａをその一端がゲート電極６ａの端から１００ｎｍとなるように拡大する。
【０１８９】
この状態で、図２９（ｃ）に示すように、ｐ型ＭＯＳ領域１２にｐ型不純物、ここではホウ素（Ｂ）を加速エネルギーが０．５ｋｅＶ、ドーズ量が６×１０14／ｃｍ2の条件で垂直入射にてイオン注入するとともに、ｎ型不純物、ここでは砒素（Ａｓ）を加速エネルギーが５０ｋｅＶ、ドーズ量が６×１０12／ｃｍ2の条件で入射角３０°で４方向からイオン注入し、ｐ型エクステンション層７ｂ及びｎ型ポケット層８ｂを形成する。
【０１９０】
そして、レジストマスク３８を灰化処理等により除去した後、第７の実施形態図２６及び図２７と同様の各工程を経て、ＣＭＯＳトランジスタを完成させる。
【０１９１】
本変形例によれば、第７の実施形態の奏する諸効果に加え、前記斜めイオン注入を防止する観点からエクステンション層７ａ，７ｂ及びｎ型ポケット層８ａ，８ｂのサイズを規制することなく、レジストマスク３７，３８のトリミングにより高い自由度で所望のサイズに拡張したエクステンション層７ａ，７ｂ及びｎ型ポケット層８ａ，８ｂを形成することが可能となる。
【０１９２】
（第８の実施形態）
図３０〜図３２は、第８の実施形態のＣＭＯＳトランジスタの製造方法における主要工程を順に示す概略断面図である。
本実施形態では、先ず第１の実施形態と同様に図４（ａ）〜図５（ｃ）の各工程を経て、ゲート電極６ａ，６ｂをパターン形成する（図３０（ａ））。
【０１９３】
続いて、図３０（ｂ）に示すように、ｎ型不純物をｎ型ＭＯＳ領域１１に対して斜めに注入し、ゲート電極６ａの露出面（上面（幅５０ｎｍ）に不純物を導入する。
【０１９４】
具体的には、ｐ型ＭＯＳ領域１２を覆いｎ型ソース／ドレイン１０ａを斜めイオン注入から保護（防御）する寸法の開口３５ａを有するレジストマスク３５を形成する。ここで、レジストマスク３５は高さ１２０ｎｍ程度であり、開口３５ａはその一端がゲート電極６ａの端から８０ｎｍとなる領域である。フォトリソグラフィーに際し、開口３５ａを形成するときのレチクルの位置合わせを行う場合、ＳＴＩにより形成するマークの替わりにゲート電極をマークとして用いることにより、位置ずれを低減させることができる。そして、ｎ型ＭＯＳ領域１１にｎ型不純物、ここではリン（Ｐ）を加速エネルギーが４ｋｅＶ、ドーズ量が５×１０14／ｃｍ2、注入角度が４５°の条件でイオン注入する。この場合、前記イオン注入を全て異なる方向から４回（ゲート長に対して４５°の相異なる各４方向）の斜めイオン注入を実行する。
【０１９５】
この場合、ゲート電極６ａにおいてその上面と一側面の上部位とでほぼ同等の露出面積であるため、上記の条件による１回のイオン注入により、ゲート電極６ａにはその上面から一側面の上部位にかけて、注入角度が０°の場合の２回分に相当する不純物導入がなされる。このとき、一対のｎ型ソース／ドレイン１０ａはレジストマスク３５により当該イオン注入から保護されるため、不純物導入が防止される。
【０１９６】
続いて、図３０（ｃ）に示すように、ｐ型不純物をｐ型ＭＯＳ領域１２に対して斜めに注入し、ゲート電極６ｂの露出面（上面（幅５０ｎｍ）に不純物を導入する。
【０１９７】
具体的には、レジストマスク３５を灰化処理等により除去した後、ｎ型ＭＯＳ領域１１を覆いｐ型ソース／ドレイン１０ｂを斜めイオン注入から保護（防御）する寸法の開口３６ａを有するレジストマスク３６を形成する。ここで、レジストマスク３６は高さ１２０ｎｍ程度であり、開口３６ａはその一端がゲート電極６ａの端から８０ｎｍとなる領域である。フォトリソグラフィーに際し、開口３６ａを形成するときのレチクルの位置合わせを行う場合、ＳＴＩにより形成するマークの替わりにゲート電極をマークとして用いることにより、位置ずれを低減させることができる。そして、ｐ型ＭＯＳ領域１２にｐ型不純物、ここではホウ素（Ｂ）を加速エネルギーが２ｋｅＶ、ドーズ量が２．５×１０14／ｃｍ2、注入角度が４５°の条件でイオン注入する。この場合、前記イオン注入を全て異なる方向から４回（ゲート長に対して４５°の相異なる各４方向）のイオン注入を実行する。
【０１９８】
この場合、上記の条件による１回のイオン注入により、ゲート電極６ｂにはその上面から一側面の上部位にかけて、注入角度が０°の場合の２回分に相当する不純物導入がなされる。このとき、一対のｐ型ソース／ドレイン１０ｂはレジストマスク３６により当該イオン注入から保護されるため、不純物導入が防止される。
【０１９９】
続いて、レジストマスク３６を灰化処理等により除去した後、図３０（ｄ）に示すように、ゲート電極６ａ，６ｂに導入された不純物を十分に拡散させ、且つ十分に活性化させるため、半導体基板１をアニール処理 (ＲＴＡ、１０５０℃、１秒) する。
【０２００】
続いて、図３１（ａ）に示すように、ｐ型ＭＯＳ領域１２を覆うレジストマスク１６を形成し、ｎ型ＭＯＳ領域１１にｎ型不純物、ここでは砒素（Ａｓ）を加速エネルギーが５ｋｅＶ、ドーズ量が６×１０14／ｃｍ2の条件で垂直入射にてイオン注入するとともに、ｐ型不純物、ここではホウ素（Ｂ）を加速エネルギーが１０ｋｅＶ、ドーズ量が８×１０12／ｃｍ2の条件で入射角３０°で４方向からイオン注入し、ｎ型エクステンション層７ａ及びｐ型ポケット層８ａを形成する。
【０２０１】
続いて、レジストマスク１６を灰化処理等により除去した後、図３１（ｂ）に示すように、ｎ型ＭＯＳ領域１１を覆うレジストマスク１７を形成し、ｐ型ＭＯＳ領域１２にｐ型不純物、ここではホウ素（Ｂ）を加速エネルギーが０．５ｋｅＶ、ドーズ量が６×１０14／ｃｍ2の条件で垂直入射にてイオン注入するとともに、ｎ型不純物、ここでは砒素（Ａｓ）を加速エネルギーが５０ｋｅＶ、ドーズ量が６×１０12／ｃｍ2の条件で入射角３０°で４方向からイオン注入し、ｐ型エクステンション層７ｂ及びｎ型ポケット層８ｂを形成する。
【０２０２】
続いて、図３１（ｃ）に示すように、レジストマスク１７を灰化処理等により除去した後、エクステンション層７ａ，７ｂ及びポケット層８ａ，８ｂの不純物導入により生じた欠陥を回復させるため、半導体基板１をアニール処理 (ＲＴＡ、１０００℃、１秒) する。
【０２０３】
続いて、図３１（ｄ）に示すように、ＣＶＤ法により全面にシリコン酸化膜（不図示）を堆積し、これを全面異方性エッチングすることにより、ゲート電極６ａ，６ｂの両側面のみにシリコン酸化膜を残し、最大幅が８０ｎｍ程度のサイドウォール９ａ，９ｂをそれぞれ形成する。
【０２０４】
続いて、図３２（ａ）に示すように、ｐ型ＭＯＳ領域１２を覆うレジストマスク１８を形成し、ｎ型ＭＯＳ領域１１にｎ型不純物、ここではリン（Ｐ）を加速エネルギーが８ｋｅＶ、ドーズ量が６×１０15／ｃｍ2、注入角度（基板表面に対して垂直方向の場合を０°となる。）が０°の条件でイオン注入し、ｎ型ソース／ドレイン１０ａを形成する。このとき同時に、ゲート電極６ａにもリンがイオン注入される。
【０２０５】
この場合、ゲート電極６ａには、前記４回の斜めイオン注入に加え、前記注入角度０°のイオン注入により、５×１０14／ｃｍ2の８回分に相当する不純物導入及び６×１０15／ｃｍ2の不純物導入がなされ、合計で１×１０16／ｃｍ2のドーズ量のリンがイオン注入される。これに対して、各ｎ型ソース／ドレイン１０ａには、６×１０15／ｃｍ2のみの不純物導入がなされ、通常のソース／ドレイン形成時と同様のドーズ量のリンがイオン注入される。
【０２０６】
続いて、レジストマスク１８を灰化処理等により除去した後、図３２（ｂ）に示すように、ｎ型ＭＯＳ領域１１を覆うレジストマスク１９を形成し、ｐ型ＭＯＳ領域１２にｐ型不純物、ここではホウ素（Ｂ）を加速エネルギーが４ｋｅＶ、ドーズ量が３×１０15／ｃｍ2、注入角度が０°の条件でイオン注入し、ｐ型ソース／ドレイン１０ｂを形成する。このとき同時に、ゲート電極６ｂにもホウ素がイオン注入される。
【０２０７】
この場合、ゲート電極６ｂには、前記４回の斜めイオン注入に加え、前記注入角度０°のイオン注入により、２．５×１０14／ｃｍ2の８回分に相当する不純物導入及び３×１０15／ｃｍ2の不純物導入がなされ、合計で５×１０15／ｃｍ2のドーズ量のホウ素がイオン注入される。これに対して、各ｐ型ソース／ドレイン１０ｂには、３×１０15／ｃｍ2のみの不純物導入がなされ、通常のソース／ドレイン形成時と同様のドーズ量のホウ素がイオン注入される。
【０２０８】
続いて、レジストマスク１９を灰化処理等により除去した後、図３２（ｃ）に示すように、ゲート電極６ａ，６ｂ及びソース／ドレイン１０ａ，１０ｂの不純物導入により生じた欠陥を回復させ、更に不純物を活性化させるため、半導体基板１をアニール処理 (ＲＴＡ、１０２０℃、１秒) する。このように本例の場合、図３０（ｄ）でゲート電極６ａ，６ｂに導入した不純物を活性化しているため、アニール温度を１０３０℃から１０２０℃に低減させることができるため、エクステンション層７ａ，７ｂ及びポケット層８ａ，８ｂの不純物拡散を抑え、ショートチャネル効果が更に抑制される。
【０２０９】
続いて、図３２（ｄ）に示すように、全面にシリサイド金属、ここではＣｏを堆積させ、熱処理することによりシリサイド化させた後、未反応のＣｏを除去することにより、ゲート電極６ａ，６ｂの露出面及びソース／ドレイン１０ａ，１０ｂの表面にＣｏＳｉ2層２３を形成する。
【０２１０】
しかる後、全面に層間絶縁膜２４を堆積し、コンタクト孔２５を介した配線２６を形成し、諸々の後工程を経て、ＣＭＯＳトランジスタを完成させる。
【０２１１】
以上説明したように、本実施形態によれば、斜め４５°からのイオン注入を４方向から実行することにより、不純物濃度をゲート電極６ａ，６ｂの方がソース／ドレイン１０ａ，１０ｂよりも高くなるように制御することができる。本例では、ゲート電極６ａ，６ｂの不純物濃度がソース／ドレイン１０ａ，１０ｂよりも６６％程度増量される。本実施形態では、ソース／ドレイン１０ａ，１０ｂの不純物濃度を通常の場合と変えることなく、ゲート電極６ａ，６ｂの不純物濃度を増加させることができる。これにより、ゲート電極形状の変動に起因するしきい値電圧の変動等を懸念することなく、ゲート容量とともに短チャネル効果をも向上させ、信頼性の高いＣＭＯＳトランジスタが実現される。
【０２１２】
更に、前記斜めイオン注入を行う際に、レジストマスク３５，３６によりソース／ドレイン１０ａ，１０ｂにはイオン注入がなされず、ゲート電極６ａ，６ｂのみにイオン注入されるため、ゲート電極６ａ，６ｂをソース／ドレイン１０ａ，１０ｂよりも確実に高不純物濃度に制御することが可能となる。
【０２１３】
更に、ソース／ドレイン１０ａ，１０ｂ及びゲート電極６ａ，６ｂに導入される不純物の量は、第５の実施形態の場合と同じであるにも係わらず、サイドウォール９ａ，９ｂの薄膜化のためのオーバーエッチングを省略でき、製造コストを削減することが可能になる。それに加えて、ゲート電極６ａ，６ｂに前記斜めイオン注入を行った直後に半導体基板１をアニール処理するため、ゲート電極６ａ，６ｂのゲート絶縁膜５近傍における不純物濃度を高めることができる。
【０２１４】
（第９の実施形態）
図３３及び図３４は、第９の実施形態のＣＭＯＳトランジスタの製造方法における主要工程を順に示す概略断面図である。
本実施形態では、先ず第１の実施形態と同様に図４（ａ）〜図５（ｃ）の各工程を経て、ゲート電極６ａ，６ｂをパターン形成する（図３３（ａ））。
【０２１５】
続いて、図３３（ｂ）に示すように、ｎ型不純物をｎ型ＭＯＳ領域１１に対して斜めに注入し、ゲート電極６ａの露出面（上面（幅５０ｎｍ）に不純物を導入する。
【０２１６】
具体的には、ｐ型ＭＯＳ領域１２を覆いｎ型ソース／ドレイン１０ａを斜めイオン注入から保護（防御）する寸法の開口３５ａを有するレジストマスク３５を形成する。ここで、レジストマスク３５は高さ１２０ｎｍ程度であり、開口３５ａはその一端がゲート電極６ａの端から８０ｎｍとなる領域である。フォトリソグラフィーに際し、開口３５ａを形成するときのレチクルの位置合わせを行う場合、ＳＴＩにより形成するマークの替わりにゲート電極をマークとして用いることにより、位置ずれを低減させることができる。そして、ｎ型ＭＯＳ領域１１にｎ型不純物、ここではリン（Ｐ）を加速エネルギーが４ｋｅＶ、ドーズ量が５×１０14／ｃｍ2、注入角度が４５°の条件でイオン注入する。この場合、前記イオン注入を全て異なる方向から４回（ゲート長に対して４５°の相異なる各４方向）の斜めイオン注入を実行する。
【０２１７】
この場合、ゲート電極６ａにおいてその上面と一側面の上部位とでほぼ同等の露出面積であるため、上記の条件による１回のイオン注入により、ゲート電極６ａにはその上面から一側面の上部位にかけて、注入角度が０°の場合の２回分に相当する不純物導入がなされる。このとき、一対のｎ型ソース／ドレイン１０ａはレジストマスク３５により当該イオン注入から保護されるため、不純物導入が防止される。
【０２１８】
続いて、図３３（ｃ）に示すように、ｐ型不純物をｐ型ＭＯＳ領域１２に対して斜めに注入し、ゲート電極６ｂの露出面（上面（幅５０ｎｍ）に不純物を導入する。
【０２１９】
具体的には、レジストマスク３５を灰化処理等により除去した後、ｎ型ＭＯＳ領域１１を覆いｐ型ソース／ドレイン１０ｂを斜めイオン注入から保護（防御）する寸法の開口３６ａを有するレジストマスク３６を形成する。ここで、レジストマスク３６は高さ１２０ｎｍ程度であり、開口３６ａはその一端がゲート電極６ａの端から８０ｎｍとなる領域である。フォトリソグラフィーに際し、開口３６ａを形成するときのレチクルの位置合わせを行う場合、ＳＴＩにより形成するマークの替わりにゲート電極をマークとして用いることにより、位置ずれを低減させることができる。そして、ｐ型ＭＯＳ領域１２にｎ型不純物、ここではホウ素（Ｂ）を加速エネルギーが２ｋｅＶ、ドーズ量が２．５×１０14／ｃｍ2、注入角度が４５°の条件でイオン注入する。この場合、前記イオン注入を全て異なる方向から４回（ゲート長に対して４５°の相異なる各４方向）のイオン注入を実行する。
【０２２０】
この場合、上記の条件による１回のイオン注入により、ゲート電極６ｂにはその上面から一側面の上部位にかけて、注入角度が０°の場合の２回分に相当する不純物導入がなされる。このとき、一対のｐ型ソース／ドレイン１０ｂはレジストマスク３６により当該イオン注入から保護されるため、不純物導入が防止される。
【０２２１】
続いて、レジストマスク３６を灰化処理等により除去した後、図３３（ｄ）に示すように、ｐ型ＭＯＳ領域１２を覆うレジストマスク４１を形成し、ｎ型ＭＯＳ領域１１にｎ型不純物、ここではリン（Ｐ）を加速エネルギーが５ｋｅＶ、ドーズ量が８×１０14／ｃｍ2の条件でイオン注入して、ｎ型ソース／ドレイン４３ａを形成する。
【０２２２】
続いて、レジストマスク４１を灰化処理等により除去した後、図３４（ａ）に示すように、ｎ型ＭＯＳ領域１１を覆うレジストマスク４２を形成し、ｐ型ＭＯＳ領域１２にｐ型不純物、ここではホウ素（Ｂ）を加速エネルギーが０．５ｋｅＶ、ドーズ量が８×１０14／ｃｍ2の条件でイオン注入して、ｐ型ソース／ドレイン４３ｂを形成する。
【０２２３】
続いて、レジストマスク４２を灰化処理等により除去した後、図３４（ｂ）に示すように、ゲート電極６ａ，６ｂ及びソース／ドレイン４３ａ，４３ｂに導入された不純物を十分に活性化させるため、半導体基板１をアニール処理 (ＲＴＡ、１０３０℃、１秒) する。
【０２２４】
しかる後、全面に層間絶縁膜２４を堆積し、コンタクト孔２５を介した配線２６を形成し、諸々の後工程を経て、ＣＭＯＳトランジスタを完成させる。
【０２２５】
以上説明したように、本実施形態によれば、斜め４５°からのイオン注入を４方向から実行することにより、不純物濃度をゲート電極６ａ，６ｂの方がソース／ドレイン１０ａ，１０ｂよりも高くなるように制御することができる。本実施形態では、ソース／ドレイン１０ａ，１０ｂの不純物濃度を通常の場合と変えることなく、ゲート電極６ａ，６ｂの不純物濃度を増加させることができる。これにより、ゲート電極形状の変動に起因するしきい値電圧の変動等を懸念することなく、ゲート容量とともに短チャネル効果をも向上させ、少ない工程数で信頼性の高いＣＭＯＳトランジスタが実現される。
【０２２６】
更に、前記斜めイオン注入を行う際に、レジストマスク３５，３６によりソース／ドレイン１０ａ，１０ｂにはイオン注入がなされず、ゲート電極６ａ，６ｂのみにイオン注入されるため、ゲート電極６ａ，６ｂをソース／ドレイン１０ａ，１０ｂよりも確実に高不純物濃度に制御することが可能となる。
【０２２７】
ここで、第１〜第９の実施形態におけるゲート電極及びソース／ドレインのドーズ量を以下の表１にまとめて記載する。
【０２２８】
【表１】
Figure 0004302952
【０２２９】
−斜めイオン注入のレジストマスク及びゲート電極の具体的配置条件−
ここで、上述した第４〜第９の実施形態について、前記斜めイオン注入を行う際のレジストマスクの配置ルール、及び前記斜めイオン注入を見込んだゲート電極の配置ルールについて説明する。
【０２３０】
［第４，第５の実施形態の場合］
第４，第５の実施形態において、ゲート電極６ａ，６ｂ（以下、単にゲート電極と言う）に対するレジストマスク３１〜３４（以下、単にレジストマスクと言う）のルールの決め方を図３５に示す。ここで、Ｒｐ１は斜め注入の不純物を遮るのに十分なサイドウォール９ａ，９ｂ（以下、単にサイドウォールと言う）の長さ、Ｒｐ２は斜め注入の不純物を遮るために十分なレジストマスクの長さとする。
【０２３１】
先ず、オーバーエッチング後のサイドウォールの形状から、斜めイオン注入によるサイドウォール中の不純物の飛程がＲｐ１より長くなるようにＬ１’を決定する。次に、イオン注入によるレジストマスク中の飛程がＲｐ２より長くなるようにＬ１”を決定する。そして、Ｌ１’とＬ１”との短い方をＬ１として、ゲート電極とレジストパターンの位置合わせ誤差ΔLを考慮して、ゲート電極とレジストマスクの距離のルールをＬ１−ΔLとする。
【０２３２】
第４，第５の実施形態において、ゲート電極が並ぶ場合のルールの決め方を図３６，図３７に示す。
ここで、Ｒｐ３は斜めイオン注入の不純物を遮るのに十分なゲート電極の長さとする。
【０２３３】
先ず、オーバーエッチング後のサイドウォールの形状から、斜めイオン注入によるサイドウォール中の不純物の飛程がＲｐ１より長くなるようにＬ２’を定義する。次に、斜めイオン注入によるゲート電極中の不純物の飛程がＲｐ３より長くなるようにＬ２'''を定義する。そして、Ｌ２’とＬ２'''との短い方をＬ２とする。ここで、レジストパターン１１１が形成できる最小幅をＬ３として、隣接するゲート電極の間隔が２（Ｌ１−ΔＬ）＋Ｌ３より長いときには、隣接するゲート電極間に図３７のルールでレジストパターン１１１を形成する。
【０２３４】
他方、隣接するゲート電極の間隔が上記の２（Ｌ１−ΔＬ）＋Ｌ３より短く、且つＬ２より長いときには、隣接するゲート電極間を幅Ｌ３のレジストパターン１１１で埋める必要がある。隣接するゲート電極の間隔がＬ２より短いときには、隣接するゲート電極間にレジストパターン１１１を形成する必要はない。
【０２３５】
［第６〜第９の実施形態の場合］
第６〜第９の実施形態において、ゲート電極に対するレジストマスク３５〜３８，４１，４２（以下、単にレジストマスクと言う）のルールの決め方を図３８に示す。ここで、Ｒｐ２は斜めイオン注入の不純物を遮るのに十分なレジストマスクの長さ、Ｒｐ３は斜めイオン注入の不純物を遮るのに十分なゲート電極の長さとする。
【０２３６】
先ず、レジストマスク中の飛程がＲｐ２より長くなるようにＬ１”を決定する。次に、ゲート電極中の飛程がＲｐ３より長くなるようにＬ１'''を決定する。そして、Ｌ１”とＬ１'''との短い方をＬ１として、ゲート電極とレジストマスクの位置合わせ誤差ΔLを考慮して、ゲート電極とレジストマスクの距離のルールをＬ１−ΔＬとする。
【０２３７】
第６〜第９の実施形態において、ゲート電極が並ぶ場合のルールの決め方を図３９，図４０に示す。ここで、Ｒｐ３は斜めイオン注入の不純物を遮るのに十分なゲート電極の長さとする。
【０２３８】
先ず、斜めイオン注入によるゲート電極中の不純物の飛程がＲｐ３より長くなるようにＬ２を定義する。次に、隣接するゲート電極の間隔が２（Ｌ１−ΔＬ）＋Ｌ３より長いときには、隣接するゲート電極間に図４０のルールでレジストマスクの一部であるレジストパターン１１１を形成する。Ｌ３はレジストパターン１１１が形成できる最小幅である。
【０２３９】
他方、隣接するゲート電極の間隔が上記の２（Ｌ１−ΔＬ）＋Ｌより短く、且つＬ２より長いときには、隣接するゲート電極間を幅Ｌ３のレジストパターン１１１で埋める必要がある。隣接するゲート電極の間隔がＬ２より短いときには、隣接するゲート電極間にレジストパターン１１１を形成する必要はない。
【０２４０】
（その他の実施形態）
本実施形態では、図３５〜図４０で説明したルールでレジストマスクを作製するＣＡＤソフトを実現する。これにより、斜め注入で導入する不純物がソース／ドレイン領域に入るのを抑えるレジスト用のレチクルを簡便に作成することが可能になる。これは、例えばコンピュータのＲＡＭやＲＯＭなどに記憶されたプログラムが動作することによって実現できる。このプログラム及び当該プログラムを記録したコンピュータ読み取り可能な記憶媒体は本発明に含まれる。
【０２４１】
具体的に、前記プログラムは、例えばＣＤ−ＲＯＭのような記録媒体に記録し、或いは各種伝送媒体を介し、コンピュータに提供される。前記プログラムを記録する記録媒体としては、ＣＤ−ＲＯＭ以外に、フレキシブルディスク、ハードディスク、磁気テープ、光磁気ディスク、不揮発性メモリカード等を用いることができる。他方、前記プログラムの伝送媒体としては、プログラム情報を搬送波として伝搬させて供給するためのコンピュータネットワーク（ＬＡＮ、インターネットの等のＷＡＮ、無線通信ネットワーク等）システムにおける通信媒体（光ファイバ等の有線回線や無線回線等）を用いることができる。
【０２４２】
また、コンピュータが供給されたプログラムを実行することにより上述の実施形態の機能が実現されるだけでなく、そのプログラムがコンピュータにおいて稼働しているＯＳ（オペレーティングシステム）或いは他のアプリケーションソフト等と共同して上述の実施形態の機能が実現される場合や、供給されたプログラムの処理の全て或いは一部がコンピュータの機能拡張ボードや機能拡張ユニットにより行われて上述の実施形態の機能が実現される場合も、かかるプログラムは本発明に含まれる。
【０２４３】
例えば、図４１は、一般的なパーソナルユーザ端末装置の内部構成を示す模式図である。この図４１において、１２００はコンピュータＰＣである。ＰＣ１２００は、ＣＰＵ１２０１を備え、ＲＯＭ１２０２又はハードディスク（ＨＤ）１２１１に記憶された、或いはフレキシブルディスクドライブ（ＦＤ）１２１２より供給されるデバイス制御ソフトウェアを実行し、システムバス１２０４に接続される各デバイスを総括的に制御する。
【０２４４】
以下、本発明の諸態様を付記としてまとめて記載する。
【０２４５】
（付記１）半導体基板の上方にゲート電極をパターン形成する第１の工程と、
前記ゲート電極の両側面のみを覆うサイドウォールを形成する第２の工程と、
前記サイドウォールの上部位を除去し、前記ゲート電極の両側面の一部を露出させる第３の工程と、
前記ゲート電極に前記半導体基板の表面に対して斜めに不純物を導入する第４の工程と
を含むことを特徴とする半導体装置の製造方法。
【０２４６】
（付記２）前記第４の工程における前記斜めからの不純物導入を方向を変えて複数回行うことを特徴とする付記１に記載の半導体装置の製造方法。
【０２４７】
（付記３）前記第４の工程において前記サイドウォールの上部位を除去する際に、前記サイドウォールと前記半導体基板に形成された素子分離構造とのエッチングレートを相異ならしめるように、前記サイドウォールと前記素子分離構造とを相異なる材質で形成することを特徴とする付記１又は２に記載の半導体装置の製造方法。
【０２４８】
（付記４）前記第４の工程の後、前記サイドウォールを再び前記ゲート電極の両側面を覆う大きさに形成することを特徴とする付記１〜３のいずれか１項に記載の半導体装置の製造方法。
【０２４９】
（付記５）前記第４の工程において、前記ゲート電極の両側におけるソース／ドレイン形成部位を前記斜めからの不純物導入から保護する寸法の開口を有するマスクを形成し、前記斜めからの不純物導入を行うことを特徴とする付記１〜４のいずれか１項に記載の半導体装置の製造方法。
【０２５０】
（付記６）前記第１の工程の後、前記第２の工程の前に、前記ゲート電極の両側におけるソース／ドレイン形成部位に不純物を浅く導入する第５の工程と、
前記第２の工程の後、前記ソース／ドレイン形成部位に不純物を深く導入する第６の工程と
を更に含むことを特徴とする付記１〜５のいずれか１項に記載の半導体装置の製造方法。
【０２５１】
（付記７）前記第４の工程における前記斜めからの不純物導入の加速エネルギーを前記第６の工程における不純物導入の加速エネルギーよりも低く設定することを特徴とする付記６に記載の半導体装置の製造方法。
【０２５２】
（付記８）前記第４の工程における前記斜めからの不純物導入の角度を４５°とすることを特徴とする付記１〜７のいずれか１項に記載の半導体装置の製造方法。
【０２５３】
（付記９）半導体基板の上方にゲート電極をパターン形成する第１の工程と、
前記ゲート電極を露出させる開口を有するマスクを形成する第２の工程と、
前記ゲート電極に前記半導体基板の表面に対して斜めに不純物を導入する第３の工程と
を含み、
前記第２の工程において、前記マスクの前記開口を、前記ゲート電極の両側におけるソース／ドレイン形成部位を前記斜めからの不純物導入から保護する寸法に形成することを特徴とする半導体装置の製造方法。
【０２５４】
（付記１０）前記第３の工程における前記斜めからの不純物導入を行った後、前記マスクを用いて前記ソース／ドレイン形成部位に不純物を浅く導入する第４の工程と、
前記ゲート電極の両側面のみを覆うサイドウォールを形成し、前記ソース／ドレイン形成部位に不純物を深く導入する５の工程と
を更に含むことを特徴とする付記９に記載の半導体装置の製造方法。
【０２５５】
（付記１１）前記第３の工程における前記斜めからの不純物導入の加速エネルギーを前記第５の工程における不純物導入の加速エネルギーよりも低く設定することを特徴とする付記１０に記載の半導体装置の製造方法。
【０２５６】
（付記１２）前記第３の工程における前記斜めからの不純物導入の角度を４５°とすることを特徴とする付記９〜１１のいずれか１項に記載の半導体装置の製造方法。
【０２５７】
（付記１３）ゲート電極及びソース／ドレインを有する半導体装置であって、前記ゲート電極の両側面の下部位のみを覆うサイドウォールを含み、前記ゲート電極の露出表面にシリサイド膜が形成されており、前記ゲート電極は前記ソース／ドレインと同一導電型の不純物を含有し、前記ゲート電極の不純物濃度が、前記ソース／ドレインの不純物濃度よりも高いことを特徴とする半導体装置。
【０２５８】
（付記１４）前記シリサイド膜は、前記ゲート電極の上面から両側面の上部位にかけて形成されていることを特徴とする付記１３に記載の半導体装置。
【０２５９】
（付記１５）前記サイドウォールは、酸化膜のみからなることを特徴とする付記１３又は１４に記載の半導体装置。
【０２６０】
（付記１６）ゲート電極に半導体基板の表面に対して斜めに不純物を導入するに際して、
前記半導体基板を覆うレジストに、前記ゲート電極の両側におけるソース／ドレイン形成部位を前記斜めからの不純物導入から保護する寸法の開口を自動形成する手順をコンピュータに実行させるためのプログラム。
【０２６１】
（付記１７）付記１６に記載のプログラムを記録したことを特徴とするコンピュータ読み取り可能な記録媒体。
【０２６２】
【発明の効果】
本発明によれば、ソース／ドレインの不純物濃度を増加させることなくゲート電極中の不純物濃度を高め、ゲート電極形状の変動に起因するしきい値電圧の変動等を懸念することなく、ゲート容量とともに短チャネル効果をも向上させ、ゲート空乏化を抑えてオン電流を増加させることが可能となる。
【図面の簡単な説明】
【図１】第１の手法の主要原理を示す概略断面図である。
【図２】第２の手法の主要原理を示す概略断面図である。
【図３】第１の手法と第２の手法とを組み合わせた例を示す概略断面図である。
【図４】第１の実施形態のＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図５】図４に引き続き、第１の実施形態のＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図６】図５に引き続き、第１の実施形態のＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図７】図６に引き続き、第１の実施形態のＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図８】図７に引き続き、第１の実施形態のＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図９】斜めイオン注入を行う様子を示す概略平面図である。
【図１０】第１の実施形態のＣＭＯＳトランジスタの変形例を工程順に示す概略断面図である。
【図１１】第２の実施形態のＣＭＯＳトランジスタの製造方法における主要工程を順に示す概略断面図である。
【図１２】第３の実施形態のＣＭＯＳトランジスタの製造方法における主要工程を順に示す概略断面図である。
【図１３】図１２に引き続き、第３の実施形態のＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１４】斜めイオン注入を行う様子を示す概略平面図である。
【図１５】第４の実施形態のＣＭＯＳトランジスタの製造方法における主要工程を順に示す概略断面図である。
【図１６】図１５に引き続き、第４の実施形態のＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１７】斜めイオン注入を行う様子を示す概略平面図である。
【図１８】第５の実施形態のＣＭＯＳトランジスタの製造方法における主要工程を順に示す概略断面図である。
【図１９】図１８に引き続き、第５の実施形態のＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図２０】斜めイオン注入を行う様子を示す概略平面図である。
【図２１】第６の実施形態のＣＭＯＳトランジスタの製造方法における主要工程を順に示す概略断面図である。
【図２２】図２１に引き続き、第６の実施形態のＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図２３】図２２に引き続き、第６の実施形態のＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図２４】斜めイオン注入を行う様子を示す概略平面図である。
【図２５】第７の実施形態のＣＭＯＳトランジスタの製造方法における主要工程を順に示す概略断面図である。
【図２６】図２５に引き続き、第７の実施形態のＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図２７】図２６に引き続き、第７の実施形態のＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図２８】第７の実施形態における変形例のＣＭＯＳトランジスタの製造方法における主要工程を順に示す概略断面図である。
【図２９】図２８に引き続き、第７の実施形態における変形例のＣＭＯＳトランジスタの製造方法における主要工程を順に示す概略断面図である。
【図３０】第８の実施形態のＣＭＯＳトランジスタの製造方法における主要工程を順に示す概略断面図である。
【図３１】図３０に引き続き、第８の実施形態のＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図３２】図３１に引き続き、第８の実施形態のＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図３３】第９の実施形態のＣＭＯＳトランジスタの製造方法における主要工程を順に示す概略断面図である。
【図３４】図３３に引き続き、第９の実施形態のＣＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図３５】第４，第５の実施形態において、ゲート電極に対するレジストマスクのルールの決め方を示す模式図である。
【図３６】第４，第５の実施形態において、ゲート電極が並ぶ場合のルールの決め方を示す模式図である。
【図３７】第４，第５の実施形態において、ゲート電極が並ぶ場合のルールの決め方を示す特性図である。
【図３８】第６〜第９の実施形態において、ゲート電極に対するレジストマスクのルールの決め方を示す模式図である。
【図３９】第６〜第９の実施形態において、ゲート電極が並ぶ場合のルールの決め方を示す模式図である。
【図４０】第６〜第９の実施形態において、ゲート電極が並ぶ場合のルールの決め方を示す特性図である。
【図４１】一般的なパーソナルユーザ端末装置の内部構成を示す模式図である。
【符号の説明】
１，１０１ 半導体基板
２ ＳＴＩ素子分離構造
３ ｐウェル
４ ｎウェル
５ ゲート絶縁膜
６ａ，６ｂ，１０２ ゲート電極
７ａ，７ｂ エクステンション層
８ａ，８ｂ ポケット層
９ａ，９ｂ，２０ａ，２０ｂ，１０３ サイドウォール
１０ａ，１０ｂ，４３ａ，４３ｂ ソース／ドレイン
１１ ｎ型ＭＯＳ領域
１２ ｐ型ＭＯＳ領域
１３，１４，１６，１７，１８，１９，２１，２２，３１，３２，３３，３４，３５，３６，３７，３８，４１，４２，１０５ レジストマスク
１５ 多結晶シリコン膜
２３ ＣｏＳｉ2層
２４ 層間絶縁膜
２５ コンタクト孔
２６ 配線
２７ シリコン酸化膜
３１ａ，３２ａ，３３ａ，３４ａ，３５ａ，３６ａ，３７ａ，３８ａ，４１ａ，４２ａ，１０５ａ 開口
１０４ Ｓ／Ｄ領域
１１１ レジストパターン

Claims (6)

  1. 半導体基板の上方にゲート電極をパターン形成する第１の工程と、
    前記ゲート電極の両側面のみを覆うサイドウォールを形成する第２の工程と、
    前記サイドウォールの上部位を除去し、前記ゲート電極の両側面の一部を露出させる第３の工程と、
    前記サイドウォールの上部位が除去されて露出した、前記ゲート電極の両側面の一部に、前記半導体基板の表面に対して斜めに、方向を変えて複数回不純物を導入する第４の工程と
    を含むことを特徴とする半導体装置の製造方法。
  2. 前記第４の工程において前記サイドウォールの上部位を除去する際に、前記サイドウォールと前記半導体基板に形成された素子分離構造とのエッチングレートを相異ならしめるように、前記サイドウォールと前記素子分離構造とを相異なる材質で形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第４の工程の後、前記サイドウォールを再び前記ゲート電極の両側面を覆う大きさに形成することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  4. 前記第４の工程において、前記ゲート電極の両側におけるソース／ドレイン形成部位を前記斜めからの不純物導入から保護する寸法の開口を有するマスクを形成し、前記斜めからの不純物導入を行うことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
  5. 前記第１の工程の後、前記第２の工程の前に、前記ゲート電極の両側におけるソース／ドレイン形成部位に不純物を浅く導入する第５の工程と、
    前記第２の工程の後、前記ソース／ドレイン形成部位に不純物を深く導入する第６の工程と
    を更に含むことを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
  6. 半導体基板の上方にゲート電極をパターン形成する第１の工程と、
    前記ゲート電極を露出させる開口を有するマスクを形成する第２の工程と、
    前記開口に露出した前記ゲート電極に、前記半導体基板の表面に対して斜めに、方向を変えて複数回不純物を導入する第３の工程と
    を含み、
    前記第２の工程において、前記マスクの前記開口における前記ゲート電極のゲート長方向の寸法を、前記ゲート電極の両側におけるソース／ドレイン形成部位を前記斜めからの不純物導入から保護する寸法に形成することを特徴とする半導体装置の製造方法。
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