JP2004260003A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】コンタクト抵抗の低減を図り、電気性能の低下を防止する半導体装置及びその製造方法を実現することができるようにする。
【解決手段】半導体基板1上にゲート酸化膜3を介して形成されたゲート電極4と、ゲート電極4の両側の半導体基板1の表面に形成され、上部にシリサイド層8を備える一対の不純物拡散層6とを有し、この不純物拡散層6がシリサイド層8との界面の全体に渡って凹凸面を備え、当該凹凸面の表層が均一の不純物濃度となるようにして、コンタクト抵抗を低減できるようにする。
【選択図】 図1
【解決手段】半導体基板1上にゲート酸化膜3を介して形成されたゲート電極4と、ゲート電極4の両側の半導体基板1の表面に形成され、上部にシリサイド層8を備える一対の不純物拡散層6とを有し、この不純物拡散層6がシリサイド層8との界面の全体に渡って凹凸面を備え、当該凹凸面の表層が均一の不純物濃度となるようにして、コンタクト抵抗を低減できるようにする。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に、配線層と接続するコンタクト部に関するものである。
【0002】
【従来の技術】
従来から、半導体装置においては、ソース・ドレイン部に高濃度の不純物を導入し、さらに外部配線と接続する電極部分に対して、チタン,タングステン,コバルト,ニッケルなどの高融点金属を用いてシリサイド層を形成して、コンタクト抵抗の低減化を図っていた。
【0003】
【特許文献1】
特開平3−280532号公報
【特許文献2】
特開2000−91532号公報
【0004】
【発明が解決しようとする課題】
しかしながら、半導体装置のさらなる高集積化の要請にともなって、各トランジスタの微細化を進展させていくと、ソース・ドレイン部及びゲート電極の面積がますます狭くなり、特に、ソース・ドレインを形成する不純物拡散層とシリサイド層との界面に生じるショットキー障壁に起因するコンタクト抵抗がトランジスタ全体の抵抗に対して無視することができない大きさとなってくる。これが、トランジスタの電気性能の劣化を引き起こす原因となっていた。
【0005】
本発明は上述の問題点にかんがみてなされたもので、コンタクト抵抗の低減を図り、電気性能の低下を防止する半導体装置及びその製造方法を実現することを目的とする。
【0006】
【課題を解決するための手段】
本発明者は、鋭意検討の結果、以下に示す発明の諸態様に想到した。
【0007】
本発明の半導体装置は、半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板の表面に形成された一対の不純物拡散層と、前記一対の不純物拡散層上に形成されたシリサイド層とを有し、前記不純物拡散層は、前記シリサイド層との界面の全体に渡って凹凸面を備え、当該凹凸面の表層が均一の不純物濃度で形成されていることを特徴とするものである。
【0008】
本発明の半導体装置の他の態様は、半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板上に形成された一対の半導体膜と、前記一対の半導体膜の表層にそれぞれ形成された一対の不純物拡散層と、前記一対の不純物拡散層上に形成されたシリサイド層とを有し、前記不純物拡散層は、前記シリサイド層との界面の全体に渡って凹凸面を備え、当該凹凸面の表層が均一の不純物濃度で形成されていることを特徴とするものである。
【0009】
本発明の半導体装置の製造方法は、半導体基板上に絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側の前記半導体基板の表面に凹凸面を形成する工程と、前記凹凸面の全表面に渡って不純物を導入し、当該凹凸面の表層が均一の不純物濃度となる一対の不純物拡散層を形成する工程と、前記一対の不純物拡散層上に、前記凹凸面と界面を有するシリサイド層を形成する工程とを有することを特徴とするものである。
【0010】
本発明の半導体装置の製造方法の他の態様は、半導体基板上に絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側の前記半導体基板の表面に一対の不純物拡散層を形成する工程と、前記一対の不純物拡散層の前記半導体基板の表面に凹凸面を形成する工程と、前記一対の不純物拡散層上に、前記凹凸面と界面を有するシリサイド層を形成する工程とを有することを特徴とするものである。
【0011】
また、本発明の半導体装置の製造方法の更に他の態様は、半導体基板上に絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側の前記半導体基板上に一対の半導体膜を形成する工程と、前記一対の半導体膜の表面に凹凸面を形成する工程と、前記凹凸面の全表面に渡って不純物を導入し、当該凹凸面の表層が均一の不純物濃度となる一対の不純物拡散層を形成する工程と、前記一対の不純物拡散層上に、前記凹凸面と界面を有するシリサイド層を形成する工程とを有することを特徴とするものである。
【0012】
また、本発明の半導体装置の製造方法の更に他の態様は、半導体基板上に絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側の前記半導体基板上に一対の半導体膜を形成する工程と、前記一対の半導体膜の表面に一対の不純物拡散層を形成する工程と、前記一対の不純物拡散層の前記半導体基板の表面に凹凸面を形成する工程と、前記一対の不純物拡散層上に、前記凹凸面と界面を有するシリサイド層を形成する工程とを有することを特徴とするものである。
【0013】
【発明の実施の形態】
−本発明の骨子−
半導体装置のコンタクト抵抗の低減を図るためには、単純には配線層と接する半導体基板の表面積を増大させることが必要である。つまり、ソース/ドレイン部の面積を増大させればよいことになるが、これは半導体装置の高集積化の要請から非常に困難である。そこで、配線層と半導体基板との界面を凹凸にして、実効的に表面積を増大させる方法を案出した。
【0014】
図1は、本発明の骨子を説明する半導体装置の概略図である。
この半導体装置は、半導体基板1上にゲート酸化膜3を介して形成されたゲート電極4と、ゲート電極4の両側の半導体基板1の表面に凹凸面を備えるソース及びドレインを構成する一対の不純物拡散層6とを有している。このとき、不純物拡散層6上にはシリサイド層8が形成されており、また、不純物拡散層は、シリサイド層8との界面の全体に渡って凹凸面が形成されている。
【0015】
本発明の半導体装置は、ソース及びドレイン上にシリサイド層を形成し、ソース及びドレインがシリサイド層との界面の全体に渡って凹凸面を有することを特徴としており、例えば、図16に示す半導体装置のようにコンタクトホールの開口されたソース及びドレイン部のみに凹凸面を設ける場合と比較して、配線層との実効面積をさらに大きくすることができ、コンタクト抵抗のさらなる低減化を図ることができる。また、半導体装置の製造においても、コンタクトホールを介して凹凸面を形成するよりも、工程を煩雑化させることなく容易に形成することができる。
【0016】
また、ソース及びドレインの形成を、半導体基板1の表面に凹凸面を形成した後、当該凹凸面に対して不純物をイオン注入して形成する場合には、図1に示したように、凹凸面の表層が高濃度で均一の不純物濃度となって、シリサイド層との界面における抵抗をさらに低減させることができる。これを図16に示す半導体装置でこれを実現しようとすると、保護膜10を形成する前に一度、不純物のイオン注入を行ってソース及びドレインを形成し、その後、保護膜10を形成して当該保護膜10にコンタクトホールを形成した後、さらに、コンタクトホールを介して二度目の不純物のイオン注入を行う必要がある。一方、図1に示す半導体装置では、一度の不純物のイオン注入で形成することができるため、工程を増加させることもない。
【0017】
なお、ソース及びドレインの表面に形成する凹凸を小さく形成することにより、不純物のイオン注入を行った後に当該凹凸面を形成するようにすることも本発明の範疇に含まれる。
【0018】
次に、本発明の半導体装置及びその製造方法の骨子を踏まえた諸実施形態について説明する。なお、本実施形態の半導体装置においては、PMOSトランジスタを適用した例で説明を行うが、NMOSトランジスタの場合には、注入される不純物の極性が逆であることを除いて以下に説明する議論は同様である。
【0019】
(第1の実施形態)
−第1の実施形態における半導体装置の第1の製造方法−
以下、第1の実施形態における半導体装置の第1の製造方法を説明する。第1の製造方法では、半導体基板上に核を形成することによって半導体基板の表面を凹凸にするものである。
図2〜図4は、第1の実施形態における半導体装置の第1の製造方法を示す概略断面図である。
【0020】
先ず、図2(a)に示すように、P型シリコン(Si)からなる半導体基板1にSTI(Shallow Trench Isolation)法により素子分離領域2を形成して、素子活性領域を画定する。続いて、半導体基板1を温度900℃〜1000℃の条件で熱酸化させ、半導体基板1上にシリコン酸化膜11を形成する。さらに、CVD法により、シリコン酸化膜11上に多結晶シリコン膜12を堆積する。
【0021】
続いて、図2(b)に示すように、フォトリソグラフィーにより、ゲート電極の形成領域を覆うようにレジストパターン21を形成し、そして、ドライエッチングにより、レジストパターン21で覆われていない多結晶シリコン膜12及びシリコン酸化膜11を除去し、多結晶シリコン膜12からなるゲート電極4と、シリコン酸化膜11からなるゲート酸化膜3とを形成する。その後、O2プラズマを用いた灰化処理等によりレジストパターン21を除去する。
【0022】
続いて、図2(c)に示すように、CVD法により、全面にシリコン酸化膜を堆積した後、このシリコン酸化膜の全面を異方性エッチング(エッチバック)して、ゲート電極4の両側面にのみシリコン酸化膜を残し、サイドウォール5を形成する。
【0023】
続いて、図2(d)に示すように、温度700℃程度の熱窒化処理により、半導体基板1のソース形成領域及びドレイン形成領域に、大きさ10nm〜20nm程度、厚さ1nm程度のシリコン窒化核(SiN核)13を形成する。このとき、ゲート電極4の表面が剥き出しになっているため、このゲート電極4の表面にもSiN核13が形成される。
【0024】
続いて、図3(a)に示すように、SiN核13の存在下において、低酸素分圧下での選択酸化処理により、半導体基板1の表面及びゲート電極4の表面からシリコンの蒸発が起こり、酸化されるというよりも、むしろエッチングされた状態となって、SiN核13が形成されていない半導体基板1の表面及びゲート電極4の表面に溝14が形成される。
【0025】
続いて、例えば四フッ化炭素(CF4)を用いたドライエッチングにより、SiN核13と、選択酸化処理により半導体基板1の表面及びゲート電極4の表面に形成されたシリコン酸化物を除去する。これにより、半導体基板1の表面及びゲート電極4の表面に凹凸面が形成される。
【0026】
ここで、図3(a)に示した凹凸面を以下のように形成してもよい。
SiN核13の存在下において、酸素圧力1atmの電気炉中での熱酸化処理により、SiN核13が形成されていない半導体基板1及びゲート電極4にシリコン酸化膜を大きさ30nm程度で形成する。その後、SiN核13と、熱酸化処理により形成されたシリコン酸化膜を除去して、半導体基板1の表面及びゲート電極4の表面に凹凸面を形成することもできる。
【0027】
続いて、図3(b)に示すように、例えばボロン(B)をエネルギー3keV、注入角0度、濃度2.0×1015cm−2の条件でイオン注入する。その後、アニール処理により注入したボロンを活性化させて、ソース及びドレインとなるP型の不純物拡散層6を形成する。ここで、半導体基板1に凹凸面を形成した後に、当該イオン注入を行っているため、凹凸面の表層が自己整合的に凹凸面の形状に合わせて均一の不純物濃度で形成される。また、不純物濃度は当該凹凸面に倣って分布している。
【0028】
続いて、図3(c)に示すように、サイドウォール5をいったん剥離した後、エクステンション部を形成するために例えばボロンを注入し、必要ならば続いて、ポケット部(不図示)を形成するために例えば砒素を注入する。さらに、アニール処理により、エクステンション部とポケット部における不純物の活性化を行い、エクステンション領域7を形成する。
【0029】
続いて、図3(d)に示すように、CVD法により、全面にシリコン酸化膜を堆積した後、このシリコン酸化膜の全面を異方性エッチング(エッチバック)して、ゲート電極4の両側面にのみシリコン酸化膜を残し、再度サイドウォール5を形成する。
【0030】
続いて、図4に示すように、スパッタリング法により、例えば高融点金属であるコバルトを堆積し、その後、熱処理を行って堆積したコバルトに対してシリサイド化反応を起させ、そして未反応のコバルトを例えば四フッ化炭素(CF4)によって除去し、ソース・ドレイン及びゲート電極4上にシリサイド層8を形成する。この工程によって、半導体基板1の凹凸面に沿ったシリサイド層8を形成することができる。
【0031】
しかる後、層間絶縁膜やコンタクト孔、各種の配線層等の形成工程を経て、第1の実施形態の半導体装置を完成させる。
【0032】
本実施形態の第1の製造方法では、ゲート電極4上にもSiN核13を形成して、そのゲート電極4の表面にも凹凸面を形成したが、図2(a)の工程の後、CVD法により、多結晶シリコン12上にキャップ絶縁膜となるシリコン酸化膜を堆積して多結晶シリコン12を保護することにより、ゲート電極4の表面を凹凸にしないようにすることもできる。
【0033】
−第1の実施形態における半導体装置の第2の製造方法−
以下、第1の実施形態における半導体装置の第2の製造方法を説明する。第2の製造方法では、半導体基板上にマスクを形成して、エッチング処理を行うことにより、半導体基板1の表面を凹凸にするものである。
【0034】
先ず、第2の製造方法では、図2(a)〜(c)の各工程を経る。
続いて、本実施形態における半導体装置の上面図である図5に示すように、CVD法により、トランジスタのソース・ドレイン形成領域にシリコン酸化膜15を堆積する。この際に、ゲート電極4上を例えばシリコン酸化膜であらかじめ保護しておく。さらに、図5に示すように、フォトリソグラフィーにより、堆積したシリコン酸化膜15上に、ゲート電極4の幅方向に対して直交する領域を開口する縞状のレジストパターン22を形成する。
【0035】
続いて、ドライエッチングにより、レジストパターン22で覆われていない領域のシリコン酸化膜15を除去し、レジストパターン22をシリコン酸化膜15に転写して、シリコン酸化膜からなるハードマスクを形成する。このとき、レジストパターン22で覆われていないゲート電極4上にも、あらかじめ形成した保護用のシリコン酸化膜が存在している。さらに、図6に示すように、ドライエッチングにより、当該シリコン酸化膜をマスクとして半導体基板1のソース・ドレイン形成領域に溝16を形成する。これにより、ソース・ドレイン形成領域の半導体基板1の表面に凹凸を形成することができる。その後、O2プラズマを用いた灰化処理等によりレジストパターン22及びシリコン酸化膜からなるハードマスクを除去する。
【0036】
ここで、以降の工程では、図6に示した半導体装置のI−I断面における断面図を用いて説明を行う。
続いて、図7(a)に示すように、例えばボロン(B)をエネルギー3keV、注入角0度、濃度2.0×1015cm−2の条件でイオン注入する。その後、アニール処理により注入したボロンを活性化させて、ソース及びドレインとなるP型の不純物拡散層6を形成する。ここで、半導体基板1に凹凸面を形成した後に、当該イオン注入を行っているため、凹凸面の表層が自己整合的に凹凸面の形状に合わせて均一の不純物濃度で形成される。また、不純物濃度は当該凹凸面に倣って分布している。
【0037】
続いて、図7(b)に示すように、サイドウォール5をいったん剥離した後、エクステンション部を形成するために例えばボロンを注入し、必要ならば続いて、ポケット部を形成するために例えば砒素を注入する。さらに、アニール処理により、エクステンション部とポケット部における不純物の活性化を行い、不図示のエクステンション領域を形成する。
【0038】
続いて、図7(c)に示すように、CVD法により、全面にシリコン酸化膜を堆積した後、このシリコン酸化膜の全面を異方性エッチング(エッチバック)して、ゲート電極4の両側面にのみシリコン酸化膜を残し、再度サイドウォール5を形成する。
【0039】
続いて、図7(d)に示すように、スパッタリング法により、例えば高融点金属であるコバルトを堆積し、その後、熱処理を行って堆積したコバルトに対してシリサイド化反応を起させ、そして未反応のコバルトを例えば四フッ化炭素(CF4)によって除去し、不純物拡散層6上にシリサイド層8を形成する。この工程によって、半導体基板1の凹凸面に沿ったシリサイド層8を形成することができる。
【0040】
しかる後、層間絶縁膜やコンタクト孔、各種の配線層等の形成工程を経て、第1の実施形態の半導体装置を完成させる。ここで、第2の製造方法で作製された半導体装置は、ゲート電極4上がシリコン酸化膜で覆われているため、ゲート電極4には、凹凸が形成されない。
【0041】
この第2の製造方法では、マスクを用いたエッチングにより、半導体基板1の表面に凹凸面を形成するため、半導体基板1上に核を形成することにより半導体基板1の表面を凹凸面にする第1の製造方法よりも、その凹凸のばらつきを小さくすることができる。また、レジストパターン22を形成する際に、ゲート電極4の幅方向における位置合わせ精度の余裕度を大きく取れるため、製造する上でも利点がある。
【0042】
本実施形態の製造方法では、ソース・ドレインを形成するためのイオン注入を行った後、サイドウォール5をいったん剥離してエクステンション領域7を形成するためのイオン注入を行い、その後、再度サイドウォール5を形成している。これは、図2(b)で示した工程の後に、予めイオン注入を行ってエクステンション領域7を形成し、その後にサイドウォール5を形成するようにした場合には、図2(d)及び図3(a)の熱処理工程を経ることになるため、エクステンション領域7の不純物拡散を発生させてしまうからである。本実施形態では、このこのエクステンション領域7の形成をSiN核13形成等の熱処理工程後に行って、余分な熱がエクステンション領域7にかからないようにして、エクステンション領域7の不純物拡散が極力起こらないようにしている。
【0043】
(第2の実施形態)
−第2の実施形態における半導体装置の第1の製造方法−
第2の実施形態における半導体装置は、ソース形成領域及びドレイン形成領域が元々の半導体基板1の表面よりも迫り上がった、いわゆるエレベーテッドソース・ドレイン構造(ELV構造)、あるいはスタックドソース・ドレイン構造を有するものである。
以下、第2の実施形態における半導体装置の第1の製造方法を説明する。第1の製造方法では、半導体基板上に核を形成することによって半導体基板の表面を凹凸にするものである。
【0044】
先ず、図2(a)〜(c)の各工程を経る。
続いて、図8(a)に示すように、エピタキシャル成長法により、半導体基板1のソース形成領域上及びドレイン形成領域上にエピタキシャルシリコン膜17を膜厚50nm程度で形成する。
【0045】
続いて、図8(b)に示すように、温度700℃程度の熱窒化処理により、エピタキシャルシリコン膜17に、大きさ10nm〜20nm程度、厚さ1nm程度のシリコン窒化核(SiN核)13を形成する。このとき、ゲート電極4の表面が剥き出しになっているため、このゲート電極4の表面にもSiN核13が形成される。
【0046】
続いて、図8(c)に示すように、SiN核13の存在下において、低酸素分圧下での選択酸化処理により、半導体基板1の表面及びゲート電極4の表面からシリコンの蒸発が起こり、酸化されるというよりも、むしろエッチングされた状態となって、SiN核13が形成されていないエピタキシャルシリコン膜17の表面及びゲート電極4の表面に溝14が形成される。
【0047】
続いて、例えば四フッ化炭素(CF4)を用いたドライエッチングにより、SiN核13と、選択酸化処理によりエピタキシャルシリコン膜17の表面及びゲート電極4の表面に形成されたシリコン酸化物を除去する。これにより、エピタキシャルシリコン膜17の表面及びゲート電極4の表面に凹凸面が形成される。
【0048】
ここで、図8(c)に示した凹凸面を以下のように形成してもよい。
SiN核13の存在下において、酸素圧力1atmの電気炉中での熱酸化処理により、SiN核13が形成されていないエピタキシャルシリコン膜17及びゲート電極4にシリコン酸化膜を大きさ30nm程度で形成する。その後、SiN核13と、熱酸化処理により形成されたシリコン酸化膜を除去して、エピタキシャルシリコン膜17の表面及びゲート電極4の表面に凹凸面を形成することもできる。
【0049】
続いて、図8(d)に示すように、例えばボロン(B)をエネルギー3keV、注入角0度、濃度2.0×1015cm−2の条件でイオン注入する。その後、アニール処理により注入したボロンを活性化させて、ソース及びドレインとなるP型の不純物拡散層6を形成する。ここで、エピタキシャルシリコン膜17に凹凸面を形成した後に、当該イオン注入を行っているため、凹凸面の表層が自己整合的に凹凸面の形状に合わせて均一の不純物濃度で形成される。また、不純物濃度は当該凹凸面に倣って分布している。
【0050】
続いて、図9(a)に示すように、サイドウォール5をいったん剥離した後、エクステンション部を形成するために例えばボロンを注入し、必要ならば続いて、ポケット部(不図示)を形成するために例えば砒素を注入する。さらに、アニール処理により、エクステンション部とポケット部における不純物の活性化を行い、エクステンション領域7を形成する。
【0051】
続いて、図9(b)に示すように、CVD法により、全面にシリコン酸化膜を堆積した後、このシリコン酸化膜の全面を異方性エッチング(エッチバック)して、ゲート電極4の両側面にのみシリコン酸化膜を残し、再度サイドウォール5を形成する。
【0052】
続いて、図9(c)に示すように、スパッタリング法により、例えば高融点金属であるコバルトを堆積し、その後、熱処理を行って堆積したコバルトに対してシリサイド化反応を起させ、そして未反応のコバルトを例えば四フッ化炭素(CF4)によって除去し、ソース・ドレイン及びゲート電極4上にシリサイド層8を形成する。この工程によって、エピタキシャルシリコン膜17の凹凸面に沿ったシリサイド層8を形成することができる。
【0053】
しかる後、層間絶縁膜やコンタクト孔、各種の配線層等の形成工程を経て、第2の実施形態の半導体装置を完成させる。
【0054】
本実施形態の第1の製造方法では、ゲート電極4上にもSiN核13を形成して、そのゲート電極4の表面にも凹凸面を形成したが、図2(a)の工程の後、CVD法により、多結晶シリコン12上にキャップ絶縁膜となるシリコン酸化膜を堆積して多結晶シリコン12を保護することにより、ゲート電極4の表面を凹凸にしないようにすることもできる。
【0055】
−第2の実施形態における半導体装置の第2の製造方法−
以下、第2の実施形態における半導体装置の第2の製造方法を説明する。第2の製造方法では、エピタキシャルシリコン膜17上にマスクを形成して、エッチング処理を行うことにより、エピタキシャルシリコン膜17の表面を凹凸にするものである。
【0056】
先ず、第2の製造方法では、図2(a)〜(c)、図8(a)の各工程を経る。
続いて、本実施形態における半導体装置の上面図である図10に示すように、CVD法により、エピタキシャルシリコン膜17のソース・ドレイン形成領域にシリコン酸化膜15を堆積する。この際に、ゲート電極4上を例えばシリコン酸化膜であらかじめ保護しておく。さらに、図10に示すように、フォトリソグラフィーにより、堆積したシリコン酸化膜15上に、ゲート電極4の幅方向に対して直交する領域を開口する縞状のレジストパターン22を形成する。
【0057】
続いて、ドライエッチングにより、レジストパターン22で覆われていない領域のシリコン酸化膜15を除去し、レジストパターン22をシリコン酸化膜15に転写して、シリコン酸化膜からなるハードマスクを形成する。このとき、レジストパターン22で覆われていないゲート電極4上にも、あらかじめ形成した保護用のシリコン酸化膜が存在している。さらに、図11に示すように、ドライエッチングにより、当該シリコン酸化膜をマスクとしてエピタキシャルシリコン膜17のソース・ドレイン形成領域に溝16を形成する。これにより、ソース・ドレイン形成領域のエピタキシャルシリコン膜17の表面に凹凸を形成することができる。その後、O2プラズマを用いた灰化処理等によりレジストパターン22及びシリコン酸化膜からなるハードマスクを除去する。
【0058】
ここで、以降の工程では、図11に示した半導体装置のII−II断面における断面図を用いて説明を行う。
【0059】
続いて、図12(a)に示すように、例えばボロン(B)をエネルギー3keV、注入角0度、濃度2.0×1015cm−2の条件でイオン注入する。その後、アニール処理により注入したボロンを活性化させて、ソース及びドレインとなるP型の不純物拡散層6を形成する。ここで、エピタキシャルシリコン膜17に凹凸面を形成した後に、当該イオン注入を行っているため、凹凸面の表層が自己整合的に凹凸面の形状に合わせて均一の不純物濃度で形成される。また、不純物濃度は当該凹凸面に倣って分布している。
【0060】
続いて、図12(b)に示すように、サイドウォール5をいったん剥離した後、エクステンション部を形成するために例えばボロンを注入し、必要ならば続いて、ポケット部を形成するために例えば砒素を注入する。さらに、アニール処理により、エクステンション部とポケット部における不純物の活性化を行い、不図示のエクステンション領域を形成する。
【0061】
続いて、図12(c)に示すように、CVD法により、全面にシリコン酸化膜を堆積した後、このシリコン酸化膜の全面を異方性エッチング(エッチバック)して、ゲート電極4の両側面にのみシリコン酸化膜を残し、再度サイドウォール5を形成する。
【0062】
続いて、図12(d)に示すように、スパッタリング法により、例えば高融点金属であるコバルトを堆積し、その後、熱処理を行って堆積したコバルトに対してシリサイド化反応を起させ、そして未反応のコバルトを例えば四フッ化炭素(CF4)によって除去し、不純物拡散層6上にシリサイド層8を形成する。この工程によって、半導体基板1の凹凸面に沿ったシリサイド層8を形成することができる。
【0063】
しかる後、層間絶縁膜やコンタクト孔、各種の配線層等の形成工程を経て、第2の実施形態の半導体装置を完成させる。ここで、第2の製造方法で作製された半導体装置は、ゲート電極4上がシリコン酸化膜で覆われているため、ゲート電極4には、凹凸が形成されない。
【0064】
この第2の製造方法では、マスクを用いたエッチングにより、エピタキシャルシリコン膜17の表面に凹凸面を形成するため、エピタキシャルシリコン膜17上に核を形成することによりエピタキシャルシリコン膜17の表面を凹凸面にする第1の製造方法よりも、その凹凸のばらつきを小さくすることができる。また、レジストパターン22を形成する際に、ゲート電極4の幅方向における位置合わせ精度の余裕度を大きく取れるため、製造する上でも利点がある。
【0065】
本実施形態の製造方法では、ソース・ドレインを形成するためのイオン注入を行った後、サイドウォール5をいったん剥離してエクステンション領域7を形成するためのイオン注入を行い、その後、再度サイドウォール5を形成している。これは、図2(b)で示した工程の後に、予めイオン注入を行ってエクステンション領域7を形成し、その後にサイドウォール5を形成するようにした場合には、図8(b)及び図8(c)の熱処理工程を経ることになるため、エクステンション領域7の不純物拡散を発生させてしまうからである。本実施形態では、このこのエクステンション領域7の形成をSiN核13形成等の熱処理工程後に行って、余分な熱がエクステンション領域7にかからないようにして、エクステンション領域7の不純物拡散が極力起こらないようにしている。
【0066】
本実施形態の半導体装置は、第1の実施形態の半導体装置に比べて、ソース形成領域及びドレイン形成領域における凹凸面の深さ方向の余裕度を大きくすることができるため、より深い凹凸を形成することができ、シリサイド−半導体界面の表面積をさらに増大させることができる。また、同濃度の不純物イオン注入条件ならば不純物接合位置を半導体基板1の表面からより浅い位置に形成することができるため、不純物接合位置が半導体基板1に深く入り込むことによって引き起こされるトランジスタのスタンバイ時の特性劣化を抑制することができる。
【0067】
−シミュレーション検証結果−
本発明の実施形態における半導体装置について、シミュレーションを行った。
図13は、半導体装置の不純物イオン注入における不純物濃度分布を、モンテカルロ法を用いて計算したシミュレーション結果の特性図である。ここで、図13(a)はソース及びドレイン領域に凹凸を形成しない従来の半導体装置、図13(b)は第1の実施形態の半導体装置、図13(c)は第2の実施形態の半導体装置における特性図を示している。図13(a)〜(c)に示した半導体装置は、サイドウォール下部には既にエクステンション領域が形成されている。図13(a)〜(c)の半導体装置のゲート長は60nmであり、また、図13(b)に示した半導体装置には、深さ40nm、幅40nmの凹凸が形成され、図13(c)に示した半導体装置では、半導体基板上のソース・ドレイン形成領域上に半導体層を40nm程度で迫り上げて形成した後、深さ40nm、幅40nmの凹凸を形成したものである。
【0068】
図13(b),(c)に示された半導体装置のソース・ドレイン部は、凹凸面の表層が高濃度で均一の不純物濃度で形成されており、かつ、凹凸面に倣って不純物濃度が分布していることがわかる。
【0069】
また、図14は、半導体装置の不純物イオン注入における不純物濃度分布のシミュレーション結果の特性図であり、この図の半導体装置は、不純物のイオン注入を行った後に、ソース・ドレイン部に凹凸を形成したものである。
【0070】
次に、図15(a)は、図13に示した半導体装置を用いて計算した電流電圧特性の特性図であり、図15(b)は、図15(a)の特性値に対して常用対数をとったものである。
ここで、図15のIdVg(従来構造)が図13(a)の半導体装置の電流特性、IdVg(凹凸構造)が図13(b)の半導体装置の電流特性、IdVg(凹凸+ELV)が図13(c)の半導体装置の電流特性である。この各半導体装置の特性は、ソースに0V、ドレインに−1Vの電圧が印加され、また、ソース・ドレインとシリサイドとの界面の不純物濃度が1.0×1020/cm3のときに、その界面のコンタクト抵抗を100Ω・μm2程度に設定した場合の特性である。
【0071】
図15(a)においてドレイン電圧Vdが−1V、ゲート電圧Vgが−1.2Vのとき、従来構造ではドレイン電流IdVg(従来構造)が234μA/μm、凹凸構造ではドレイン電流IdVg(凹凸構造)が259μA/μm、凹凸+ELV構造ではドレイン電流IdVg(凹凸+ELV)297μA/μmとなっている。ドレイン電流値が大きい程、飽和電流特性が良好となるため、従来構造の半導体装置と比較して凹凸+ELV構造の半導体装置及び凹凸構造の半導体装置における電流電圧特性が向上したことがわかる。ここで、ドレイン電圧等の各諸条件が一定の下でドレイン電流値が大きくなるということは、ソース及びドレインとシリサイド層等の配線層とのコンタクト抵抗が低下したことによるものであると考えられる。
【0072】
以下、本発明の諸態様を付記としてまとめて記載する。
【0073】
(付記1) 半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の両側の前記半導体基板の表面に形成された一対の不純物拡散層と、
前記一対の不純物拡散層上に形成されたシリサイド層とを有し、
前記不純物拡散層は、前記シリサイド層との界面の全体に渡って凹凸面を備え、当該凹凸面の表層が均一の不純物濃度で形成されていることを特徴とする半導体装置。
【0074】
(付記2) 半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の両側の前記半導体基板上に形成された一対の半導体膜と、
前記一対の半導体膜の表層にそれぞれ形成された一対の不純物拡散層と、
前記一対の不純物拡散層上に形成されたシリサイド層とを有し、
前記不純物拡散層は、前記シリサイド層との界面の全体に渡って凹凸面を備え、当該凹凸面の表層が均一の不純物濃度で形成されていることを特徴とする半導体装置。
【0075】
(付記3) 前記不純物拡散層は、前記凹凸面に倣って不純物濃度が分布していることを特徴とする付記1又は2に記載の半導体装置。
【0076】
(付記4) 半導体基板上に絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側の前記半導体基板の表面に凹凸面を形成する工程と、
前記凹凸面の全表面に渡って不純物を導入し、当該凹凸面の表層が均一の不純物濃度となる一対の不純物拡散層を形成する工程と、
前記一対の不純物拡散層上に、前記凹凸面と界面を有するシリサイド層を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【0077】
(付記5) 半導体基板上に絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側の前記半導体基板の表面に一対の不純物拡散層を形成する工程と、
前記一対の不純物拡散層の前記半導体基板の表面に凹凸面を形成する工程と、
前記一対の不純物拡散層上に、前記凹凸面と界面を有するシリサイド層を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【0078】
(付記6) 前記凹凸面を形成する工程は、熱窒化処理を行って前記半導体基板の表面に窒化物の核を形成する工程と、酸化処理を行って前記窒化物の核が形成されていない半導体基板の表面に酸化物を形成する工程と、前記窒化物の核及び前記酸化物を除去する工程とを含むことを特徴とする付記4又は5に記載の半導体装置の製造方法。
【0079】
(付記7) 前記酸化処理が低酸素分圧下での選択酸化処理であることを特徴とする付記6に記載の半導体装置の製造方法。
【0080】
(付記8) 前記酸化処理が熱酸化処理であることを特徴とする付記6に記載の半導体装置の製造方法。
【0081】
(付記9) 前記凹凸面を形成する工程は、前記半導体基板上に縞状の開口部を有するマスクを形成する工程と、エッチング処理を行って前記マスクの開口した半導体基板の表面に溝を形成する工程とを含むことを特徴とする付記4又は5に記載の半導体装置の製造方法。
【0082】
(付記10) 前記マスクを形成する工程は、前記半導体基板上に絶縁膜を形成する工程と、前記絶縁膜上に前記縞状の開口部を有するレジストパターンを形成する工程と、エッチングを行って前記レジストパターンを前記絶縁膜に転写する工程とを備えることを特徴とする付記9に記載の半導体装置の製造方法。
【0083】
(付記11) 半導体基板上に絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側の前記半導体基板上に一対の半導体膜を形成する工程と、
前記一対の半導体膜の表面に凹凸面を形成する工程と、
前記凹凸面の全表面に渡って不純物を導入し、当該凹凸面の表層が均一の不純物濃度となる一対の不純物拡散層を形成する工程と
前記一対の不純物拡散層上に、前記凹凸面と界面を有するシリサイド層を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【0084】
(付記12) 半導体基板上に絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側の前記半導体基板上に一対の半導体膜を形成する工程と、
前記一対の半導体膜の表面に一対の不純物拡散層を形成する工程と、
前記一対の不純物拡散層の前記半導体基板の表面に凹凸面を形成する工程と、
前記一対の不純物拡散層上に、前記凹凸面と界面を有するシリサイド層を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【0085】
(付記13) 前記凹凸面を形成する工程は、熱窒化処理を行って前記半導体膜の表面に窒化物の核を形成する工程と、酸化処理を行って前記窒化物の核が形成されていない半導体膜の表面に酸化物を形成する工程と、前記窒化物の核及び前記酸化物を除去する工程とを含むことを特徴とする付記11又は12に記載の半導体装置の製造方法。
【0086】
(付記14) 前記酸化処理が低酸素分圧下での選択酸化処理であることを特徴とする付記13に記載の半導体装置の製造方法。
【0087】
(付記15) 前記酸化処理が熱酸化処理であることを特徴とする付記13に記載の半導体装置の製造方法。
【0088】
(付記16) 前記凹凸面を形成する工程は、前記半導体膜上に縞状の開口部を有するマスクを形成する工程と、エッチング処理を行って前記マスクの開口した半導体膜の表面に溝を形成する工程とを含むことを特徴とする付記11又は12に記載の半導体装置の製造方法。
【0089】
(付記17) 前記マスクを形成する工程は、前記半導体膜上に絶縁膜を形成する工程と、前記絶縁膜上に前記縞状の開口部を有するレジストパターンを形成する工程と、エッチングを行って前記レジストパターンを前記絶縁膜に転写する工程とを備えることを特徴とする付記16に記載の半導体装置の製造方法。
【0090】
【発明の効果】
本発明によれば、実効的にコンタクト抵抗の低減を図ることができ、電気性能の低下を防止した高速動作を可能とする半導体装置及びその製造方法を実現することができる。
【図面の簡単な説明】
【図1】本発明の骨子を説明する半導体装置の概略図である。
【図2】第1の実施形態における半導体装置の第1の製造方法を示す概略断面図である。
【図3】図2に引き続き、第1の実施形態における半導体装置の第1の製造方法を示す概略断面図である。
【図4】図3に引き続き、第1の実施形態における半導体装置の第1の製造方法を示す概略断面図である。
【図5】第1の実施形態における半導体装置の第2の製造方法を示す上面図である。
【図6】図5に引き続き、第1の実施形態における半導体装置の第2の製造方法を示す立体図である。
【図7】図6に引き続き、第1の実施形態における半導体装置の第2の製造方法を示す概略断面図である。
【図8】第2の実施形態における半導体装置の第1の製造方法を示す概略断面図である。
【図9】図8に引き続き、第2の実施形態における半導体装置の第1の製造方法を示す概略断面図である。
【図10】第2の実施形態における半導体装置の第2の製造方法を示す上面図である。
【図11】図10に引き続き、第2の実施形態における半導体装置の第2の製造方法を示す立体図である。
【図12】図11に引き続き、第2の実施形態における半導体装置の第2の製造方法を示す概略断面図である。
【図13】半導体装置の不純物イオン注入における不純物濃度分布を、モンテカルロ法を用いて計算したシミュレーション結果の特性図である。
【図14】半導体装置の不純物イオン注入における不純物濃度分布のシミュレーション結果の特性図である。
【図15】図13に示した半導体装置を用いて計算した電流電圧特性の特性図である。
【図16】比較例における半導体装置の概略図である。
【符号の説明】
1 半導体基板
2 素子分離領域
3 ゲート酸化膜
4 ゲート電極
5 サイドウォール
6 不純物拡散層(ソース及びドレイン)
7 エクステンション領域
8 シリサイド層
10 保護膜
11 シリコン酸化膜
12 多結晶シリコン膜
13 シリコン窒化核(SiN核)
14、16 溝
15 シリコン酸化膜
17 エピタキシャルシリコン膜
21、22 レジストパターン
100 半導体装置
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に、配線層と接続するコンタクト部に関するものである。
【0002】
【従来の技術】
従来から、半導体装置においては、ソース・ドレイン部に高濃度の不純物を導入し、さらに外部配線と接続する電極部分に対して、チタン,タングステン,コバルト,ニッケルなどの高融点金属を用いてシリサイド層を形成して、コンタクト抵抗の低減化を図っていた。
【0003】
【特許文献1】
特開平3−280532号公報
【特許文献2】
特開2000−91532号公報
【0004】
【発明が解決しようとする課題】
しかしながら、半導体装置のさらなる高集積化の要請にともなって、各トランジスタの微細化を進展させていくと、ソース・ドレイン部及びゲート電極の面積がますます狭くなり、特に、ソース・ドレインを形成する不純物拡散層とシリサイド層との界面に生じるショットキー障壁に起因するコンタクト抵抗がトランジスタ全体の抵抗に対して無視することができない大きさとなってくる。これが、トランジスタの電気性能の劣化を引き起こす原因となっていた。
【0005】
本発明は上述の問題点にかんがみてなされたもので、コンタクト抵抗の低減を図り、電気性能の低下を防止する半導体装置及びその製造方法を実現することを目的とする。
【0006】
【課題を解決するための手段】
本発明者は、鋭意検討の結果、以下に示す発明の諸態様に想到した。
【0007】
本発明の半導体装置は、半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板の表面に形成された一対の不純物拡散層と、前記一対の不純物拡散層上に形成されたシリサイド層とを有し、前記不純物拡散層は、前記シリサイド層との界面の全体に渡って凹凸面を備え、当該凹凸面の表層が均一の不純物濃度で形成されていることを特徴とするものである。
【0008】
本発明の半導体装置の他の態様は、半導体基板と、前記半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板上に形成された一対の半導体膜と、前記一対の半導体膜の表層にそれぞれ形成された一対の不純物拡散層と、前記一対の不純物拡散層上に形成されたシリサイド層とを有し、前記不純物拡散層は、前記シリサイド層との界面の全体に渡って凹凸面を備え、当該凹凸面の表層が均一の不純物濃度で形成されていることを特徴とするものである。
【0009】
本発明の半導体装置の製造方法は、半導体基板上に絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側の前記半導体基板の表面に凹凸面を形成する工程と、前記凹凸面の全表面に渡って不純物を導入し、当該凹凸面の表層が均一の不純物濃度となる一対の不純物拡散層を形成する工程と、前記一対の不純物拡散層上に、前記凹凸面と界面を有するシリサイド層を形成する工程とを有することを特徴とするものである。
【0010】
本発明の半導体装置の製造方法の他の態様は、半導体基板上に絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側の前記半導体基板の表面に一対の不純物拡散層を形成する工程と、前記一対の不純物拡散層の前記半導体基板の表面に凹凸面を形成する工程と、前記一対の不純物拡散層上に、前記凹凸面と界面を有するシリサイド層を形成する工程とを有することを特徴とするものである。
【0011】
また、本発明の半導体装置の製造方法の更に他の態様は、半導体基板上に絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側の前記半導体基板上に一対の半導体膜を形成する工程と、前記一対の半導体膜の表面に凹凸面を形成する工程と、前記凹凸面の全表面に渡って不純物を導入し、当該凹凸面の表層が均一の不純物濃度となる一対の不純物拡散層を形成する工程と、前記一対の不純物拡散層上に、前記凹凸面と界面を有するシリサイド層を形成する工程とを有することを特徴とするものである。
【0012】
また、本発明の半導体装置の製造方法の更に他の態様は、半導体基板上に絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側の前記半導体基板上に一対の半導体膜を形成する工程と、前記一対の半導体膜の表面に一対の不純物拡散層を形成する工程と、前記一対の不純物拡散層の前記半導体基板の表面に凹凸面を形成する工程と、前記一対の不純物拡散層上に、前記凹凸面と界面を有するシリサイド層を形成する工程とを有することを特徴とするものである。
【0013】
【発明の実施の形態】
−本発明の骨子−
半導体装置のコンタクト抵抗の低減を図るためには、単純には配線層と接する半導体基板の表面積を増大させることが必要である。つまり、ソース/ドレイン部の面積を増大させればよいことになるが、これは半導体装置の高集積化の要請から非常に困難である。そこで、配線層と半導体基板との界面を凹凸にして、実効的に表面積を増大させる方法を案出した。
【0014】
図1は、本発明の骨子を説明する半導体装置の概略図である。
この半導体装置は、半導体基板1上にゲート酸化膜3を介して形成されたゲート電極4と、ゲート電極4の両側の半導体基板1の表面に凹凸面を備えるソース及びドレインを構成する一対の不純物拡散層6とを有している。このとき、不純物拡散層6上にはシリサイド層8が形成されており、また、不純物拡散層は、シリサイド層8との界面の全体に渡って凹凸面が形成されている。
【0015】
本発明の半導体装置は、ソース及びドレイン上にシリサイド層を形成し、ソース及びドレインがシリサイド層との界面の全体に渡って凹凸面を有することを特徴としており、例えば、図16に示す半導体装置のようにコンタクトホールの開口されたソース及びドレイン部のみに凹凸面を設ける場合と比較して、配線層との実効面積をさらに大きくすることができ、コンタクト抵抗のさらなる低減化を図ることができる。また、半導体装置の製造においても、コンタクトホールを介して凹凸面を形成するよりも、工程を煩雑化させることなく容易に形成することができる。
【0016】
また、ソース及びドレインの形成を、半導体基板1の表面に凹凸面を形成した後、当該凹凸面に対して不純物をイオン注入して形成する場合には、図1に示したように、凹凸面の表層が高濃度で均一の不純物濃度となって、シリサイド層との界面における抵抗をさらに低減させることができる。これを図16に示す半導体装置でこれを実現しようとすると、保護膜10を形成する前に一度、不純物のイオン注入を行ってソース及びドレインを形成し、その後、保護膜10を形成して当該保護膜10にコンタクトホールを形成した後、さらに、コンタクトホールを介して二度目の不純物のイオン注入を行う必要がある。一方、図1に示す半導体装置では、一度の不純物のイオン注入で形成することができるため、工程を増加させることもない。
【0017】
なお、ソース及びドレインの表面に形成する凹凸を小さく形成することにより、不純物のイオン注入を行った後に当該凹凸面を形成するようにすることも本発明の範疇に含まれる。
【0018】
次に、本発明の半導体装置及びその製造方法の骨子を踏まえた諸実施形態について説明する。なお、本実施形態の半導体装置においては、PMOSトランジスタを適用した例で説明を行うが、NMOSトランジスタの場合には、注入される不純物の極性が逆であることを除いて以下に説明する議論は同様である。
【0019】
(第1の実施形態)
−第1の実施形態における半導体装置の第1の製造方法−
以下、第1の実施形態における半導体装置の第1の製造方法を説明する。第1の製造方法では、半導体基板上に核を形成することによって半導体基板の表面を凹凸にするものである。
図2〜図4は、第1の実施形態における半導体装置の第1の製造方法を示す概略断面図である。
【0020】
先ず、図2(a)に示すように、P型シリコン(Si)からなる半導体基板1にSTI(Shallow Trench Isolation)法により素子分離領域2を形成して、素子活性領域を画定する。続いて、半導体基板1を温度900℃〜1000℃の条件で熱酸化させ、半導体基板1上にシリコン酸化膜11を形成する。さらに、CVD法により、シリコン酸化膜11上に多結晶シリコン膜12を堆積する。
【0021】
続いて、図2(b)に示すように、フォトリソグラフィーにより、ゲート電極の形成領域を覆うようにレジストパターン21を形成し、そして、ドライエッチングにより、レジストパターン21で覆われていない多結晶シリコン膜12及びシリコン酸化膜11を除去し、多結晶シリコン膜12からなるゲート電極4と、シリコン酸化膜11からなるゲート酸化膜3とを形成する。その後、O2プラズマを用いた灰化処理等によりレジストパターン21を除去する。
【0022】
続いて、図2(c)に示すように、CVD法により、全面にシリコン酸化膜を堆積した後、このシリコン酸化膜の全面を異方性エッチング(エッチバック)して、ゲート電極4の両側面にのみシリコン酸化膜を残し、サイドウォール5を形成する。
【0023】
続いて、図2(d)に示すように、温度700℃程度の熱窒化処理により、半導体基板1のソース形成領域及びドレイン形成領域に、大きさ10nm〜20nm程度、厚さ1nm程度のシリコン窒化核(SiN核)13を形成する。このとき、ゲート電極4の表面が剥き出しになっているため、このゲート電極4の表面にもSiN核13が形成される。
【0024】
続いて、図3(a)に示すように、SiN核13の存在下において、低酸素分圧下での選択酸化処理により、半導体基板1の表面及びゲート電極4の表面からシリコンの蒸発が起こり、酸化されるというよりも、むしろエッチングされた状態となって、SiN核13が形成されていない半導体基板1の表面及びゲート電極4の表面に溝14が形成される。
【0025】
続いて、例えば四フッ化炭素(CF4)を用いたドライエッチングにより、SiN核13と、選択酸化処理により半導体基板1の表面及びゲート電極4の表面に形成されたシリコン酸化物を除去する。これにより、半導体基板1の表面及びゲート電極4の表面に凹凸面が形成される。
【0026】
ここで、図3(a)に示した凹凸面を以下のように形成してもよい。
SiN核13の存在下において、酸素圧力1atmの電気炉中での熱酸化処理により、SiN核13が形成されていない半導体基板1及びゲート電極4にシリコン酸化膜を大きさ30nm程度で形成する。その後、SiN核13と、熱酸化処理により形成されたシリコン酸化膜を除去して、半導体基板1の表面及びゲート電極4の表面に凹凸面を形成することもできる。
【0027】
続いて、図3(b)に示すように、例えばボロン(B)をエネルギー3keV、注入角0度、濃度2.0×1015cm−2の条件でイオン注入する。その後、アニール処理により注入したボロンを活性化させて、ソース及びドレインとなるP型の不純物拡散層6を形成する。ここで、半導体基板1に凹凸面を形成した後に、当該イオン注入を行っているため、凹凸面の表層が自己整合的に凹凸面の形状に合わせて均一の不純物濃度で形成される。また、不純物濃度は当該凹凸面に倣って分布している。
【0028】
続いて、図3(c)に示すように、サイドウォール5をいったん剥離した後、エクステンション部を形成するために例えばボロンを注入し、必要ならば続いて、ポケット部(不図示)を形成するために例えば砒素を注入する。さらに、アニール処理により、エクステンション部とポケット部における不純物の活性化を行い、エクステンション領域7を形成する。
【0029】
続いて、図3(d)に示すように、CVD法により、全面にシリコン酸化膜を堆積した後、このシリコン酸化膜の全面を異方性エッチング(エッチバック)して、ゲート電極4の両側面にのみシリコン酸化膜を残し、再度サイドウォール5を形成する。
【0030】
続いて、図4に示すように、スパッタリング法により、例えば高融点金属であるコバルトを堆積し、その後、熱処理を行って堆積したコバルトに対してシリサイド化反応を起させ、そして未反応のコバルトを例えば四フッ化炭素(CF4)によって除去し、ソース・ドレイン及びゲート電極4上にシリサイド層8を形成する。この工程によって、半導体基板1の凹凸面に沿ったシリサイド層8を形成することができる。
【0031】
しかる後、層間絶縁膜やコンタクト孔、各種の配線層等の形成工程を経て、第1の実施形態の半導体装置を完成させる。
【0032】
本実施形態の第1の製造方法では、ゲート電極4上にもSiN核13を形成して、そのゲート電極4の表面にも凹凸面を形成したが、図2(a)の工程の後、CVD法により、多結晶シリコン12上にキャップ絶縁膜となるシリコン酸化膜を堆積して多結晶シリコン12を保護することにより、ゲート電極4の表面を凹凸にしないようにすることもできる。
【0033】
−第1の実施形態における半導体装置の第2の製造方法−
以下、第1の実施形態における半導体装置の第2の製造方法を説明する。第2の製造方法では、半導体基板上にマスクを形成して、エッチング処理を行うことにより、半導体基板1の表面を凹凸にするものである。
【0034】
先ず、第2の製造方法では、図2(a)〜(c)の各工程を経る。
続いて、本実施形態における半導体装置の上面図である図5に示すように、CVD法により、トランジスタのソース・ドレイン形成領域にシリコン酸化膜15を堆積する。この際に、ゲート電極4上を例えばシリコン酸化膜であらかじめ保護しておく。さらに、図5に示すように、フォトリソグラフィーにより、堆積したシリコン酸化膜15上に、ゲート電極4の幅方向に対して直交する領域を開口する縞状のレジストパターン22を形成する。
【0035】
続いて、ドライエッチングにより、レジストパターン22で覆われていない領域のシリコン酸化膜15を除去し、レジストパターン22をシリコン酸化膜15に転写して、シリコン酸化膜からなるハードマスクを形成する。このとき、レジストパターン22で覆われていないゲート電極4上にも、あらかじめ形成した保護用のシリコン酸化膜が存在している。さらに、図6に示すように、ドライエッチングにより、当該シリコン酸化膜をマスクとして半導体基板1のソース・ドレイン形成領域に溝16を形成する。これにより、ソース・ドレイン形成領域の半導体基板1の表面に凹凸を形成することができる。その後、O2プラズマを用いた灰化処理等によりレジストパターン22及びシリコン酸化膜からなるハードマスクを除去する。
【0036】
ここで、以降の工程では、図6に示した半導体装置のI−I断面における断面図を用いて説明を行う。
続いて、図7(a)に示すように、例えばボロン(B)をエネルギー3keV、注入角0度、濃度2.0×1015cm−2の条件でイオン注入する。その後、アニール処理により注入したボロンを活性化させて、ソース及びドレインとなるP型の不純物拡散層6を形成する。ここで、半導体基板1に凹凸面を形成した後に、当該イオン注入を行っているため、凹凸面の表層が自己整合的に凹凸面の形状に合わせて均一の不純物濃度で形成される。また、不純物濃度は当該凹凸面に倣って分布している。
【0037】
続いて、図7(b)に示すように、サイドウォール5をいったん剥離した後、エクステンション部を形成するために例えばボロンを注入し、必要ならば続いて、ポケット部を形成するために例えば砒素を注入する。さらに、アニール処理により、エクステンション部とポケット部における不純物の活性化を行い、不図示のエクステンション領域を形成する。
【0038】
続いて、図7(c)に示すように、CVD法により、全面にシリコン酸化膜を堆積した後、このシリコン酸化膜の全面を異方性エッチング(エッチバック)して、ゲート電極4の両側面にのみシリコン酸化膜を残し、再度サイドウォール5を形成する。
【0039】
続いて、図7(d)に示すように、スパッタリング法により、例えば高融点金属であるコバルトを堆積し、その後、熱処理を行って堆積したコバルトに対してシリサイド化反応を起させ、そして未反応のコバルトを例えば四フッ化炭素(CF4)によって除去し、不純物拡散層6上にシリサイド層8を形成する。この工程によって、半導体基板1の凹凸面に沿ったシリサイド層8を形成することができる。
【0040】
しかる後、層間絶縁膜やコンタクト孔、各種の配線層等の形成工程を経て、第1の実施形態の半導体装置を完成させる。ここで、第2の製造方法で作製された半導体装置は、ゲート電極4上がシリコン酸化膜で覆われているため、ゲート電極4には、凹凸が形成されない。
【0041】
この第2の製造方法では、マスクを用いたエッチングにより、半導体基板1の表面に凹凸面を形成するため、半導体基板1上に核を形成することにより半導体基板1の表面を凹凸面にする第1の製造方法よりも、その凹凸のばらつきを小さくすることができる。また、レジストパターン22を形成する際に、ゲート電極4の幅方向における位置合わせ精度の余裕度を大きく取れるため、製造する上でも利点がある。
【0042】
本実施形態の製造方法では、ソース・ドレインを形成するためのイオン注入を行った後、サイドウォール5をいったん剥離してエクステンション領域7を形成するためのイオン注入を行い、その後、再度サイドウォール5を形成している。これは、図2(b)で示した工程の後に、予めイオン注入を行ってエクステンション領域7を形成し、その後にサイドウォール5を形成するようにした場合には、図2(d)及び図3(a)の熱処理工程を経ることになるため、エクステンション領域7の不純物拡散を発生させてしまうからである。本実施形態では、このこのエクステンション領域7の形成をSiN核13形成等の熱処理工程後に行って、余分な熱がエクステンション領域7にかからないようにして、エクステンション領域7の不純物拡散が極力起こらないようにしている。
【0043】
(第2の実施形態)
−第2の実施形態における半導体装置の第1の製造方法−
第2の実施形態における半導体装置は、ソース形成領域及びドレイン形成領域が元々の半導体基板1の表面よりも迫り上がった、いわゆるエレベーテッドソース・ドレイン構造(ELV構造)、あるいはスタックドソース・ドレイン構造を有するものである。
以下、第2の実施形態における半導体装置の第1の製造方法を説明する。第1の製造方法では、半導体基板上に核を形成することによって半導体基板の表面を凹凸にするものである。
【0044】
先ず、図2(a)〜(c)の各工程を経る。
続いて、図8(a)に示すように、エピタキシャル成長法により、半導体基板1のソース形成領域上及びドレイン形成領域上にエピタキシャルシリコン膜17を膜厚50nm程度で形成する。
【0045】
続いて、図8(b)に示すように、温度700℃程度の熱窒化処理により、エピタキシャルシリコン膜17に、大きさ10nm〜20nm程度、厚さ1nm程度のシリコン窒化核(SiN核)13を形成する。このとき、ゲート電極4の表面が剥き出しになっているため、このゲート電極4の表面にもSiN核13が形成される。
【0046】
続いて、図8(c)に示すように、SiN核13の存在下において、低酸素分圧下での選択酸化処理により、半導体基板1の表面及びゲート電極4の表面からシリコンの蒸発が起こり、酸化されるというよりも、むしろエッチングされた状態となって、SiN核13が形成されていないエピタキシャルシリコン膜17の表面及びゲート電極4の表面に溝14が形成される。
【0047】
続いて、例えば四フッ化炭素(CF4)を用いたドライエッチングにより、SiN核13と、選択酸化処理によりエピタキシャルシリコン膜17の表面及びゲート電極4の表面に形成されたシリコン酸化物を除去する。これにより、エピタキシャルシリコン膜17の表面及びゲート電極4の表面に凹凸面が形成される。
【0048】
ここで、図8(c)に示した凹凸面を以下のように形成してもよい。
SiN核13の存在下において、酸素圧力1atmの電気炉中での熱酸化処理により、SiN核13が形成されていないエピタキシャルシリコン膜17及びゲート電極4にシリコン酸化膜を大きさ30nm程度で形成する。その後、SiN核13と、熱酸化処理により形成されたシリコン酸化膜を除去して、エピタキシャルシリコン膜17の表面及びゲート電極4の表面に凹凸面を形成することもできる。
【0049】
続いて、図8(d)に示すように、例えばボロン(B)をエネルギー3keV、注入角0度、濃度2.0×1015cm−2の条件でイオン注入する。その後、アニール処理により注入したボロンを活性化させて、ソース及びドレインとなるP型の不純物拡散層6を形成する。ここで、エピタキシャルシリコン膜17に凹凸面を形成した後に、当該イオン注入を行っているため、凹凸面の表層が自己整合的に凹凸面の形状に合わせて均一の不純物濃度で形成される。また、不純物濃度は当該凹凸面に倣って分布している。
【0050】
続いて、図9(a)に示すように、サイドウォール5をいったん剥離した後、エクステンション部を形成するために例えばボロンを注入し、必要ならば続いて、ポケット部(不図示)を形成するために例えば砒素を注入する。さらに、アニール処理により、エクステンション部とポケット部における不純物の活性化を行い、エクステンション領域7を形成する。
【0051】
続いて、図9(b)に示すように、CVD法により、全面にシリコン酸化膜を堆積した後、このシリコン酸化膜の全面を異方性エッチング(エッチバック)して、ゲート電極4の両側面にのみシリコン酸化膜を残し、再度サイドウォール5を形成する。
【0052】
続いて、図9(c)に示すように、スパッタリング法により、例えば高融点金属であるコバルトを堆積し、その後、熱処理を行って堆積したコバルトに対してシリサイド化反応を起させ、そして未反応のコバルトを例えば四フッ化炭素(CF4)によって除去し、ソース・ドレイン及びゲート電極4上にシリサイド層8を形成する。この工程によって、エピタキシャルシリコン膜17の凹凸面に沿ったシリサイド層8を形成することができる。
【0053】
しかる後、層間絶縁膜やコンタクト孔、各種の配線層等の形成工程を経て、第2の実施形態の半導体装置を完成させる。
【0054】
本実施形態の第1の製造方法では、ゲート電極4上にもSiN核13を形成して、そのゲート電極4の表面にも凹凸面を形成したが、図2(a)の工程の後、CVD法により、多結晶シリコン12上にキャップ絶縁膜となるシリコン酸化膜を堆積して多結晶シリコン12を保護することにより、ゲート電極4の表面を凹凸にしないようにすることもできる。
【0055】
−第2の実施形態における半導体装置の第2の製造方法−
以下、第2の実施形態における半導体装置の第2の製造方法を説明する。第2の製造方法では、エピタキシャルシリコン膜17上にマスクを形成して、エッチング処理を行うことにより、エピタキシャルシリコン膜17の表面を凹凸にするものである。
【0056】
先ず、第2の製造方法では、図2(a)〜(c)、図8(a)の各工程を経る。
続いて、本実施形態における半導体装置の上面図である図10に示すように、CVD法により、エピタキシャルシリコン膜17のソース・ドレイン形成領域にシリコン酸化膜15を堆積する。この際に、ゲート電極4上を例えばシリコン酸化膜であらかじめ保護しておく。さらに、図10に示すように、フォトリソグラフィーにより、堆積したシリコン酸化膜15上に、ゲート電極4の幅方向に対して直交する領域を開口する縞状のレジストパターン22を形成する。
【0057】
続いて、ドライエッチングにより、レジストパターン22で覆われていない領域のシリコン酸化膜15を除去し、レジストパターン22をシリコン酸化膜15に転写して、シリコン酸化膜からなるハードマスクを形成する。このとき、レジストパターン22で覆われていないゲート電極4上にも、あらかじめ形成した保護用のシリコン酸化膜が存在している。さらに、図11に示すように、ドライエッチングにより、当該シリコン酸化膜をマスクとしてエピタキシャルシリコン膜17のソース・ドレイン形成領域に溝16を形成する。これにより、ソース・ドレイン形成領域のエピタキシャルシリコン膜17の表面に凹凸を形成することができる。その後、O2プラズマを用いた灰化処理等によりレジストパターン22及びシリコン酸化膜からなるハードマスクを除去する。
【0058】
ここで、以降の工程では、図11に示した半導体装置のII−II断面における断面図を用いて説明を行う。
【0059】
続いて、図12(a)に示すように、例えばボロン(B)をエネルギー3keV、注入角0度、濃度2.0×1015cm−2の条件でイオン注入する。その後、アニール処理により注入したボロンを活性化させて、ソース及びドレインとなるP型の不純物拡散層6を形成する。ここで、エピタキシャルシリコン膜17に凹凸面を形成した後に、当該イオン注入を行っているため、凹凸面の表層が自己整合的に凹凸面の形状に合わせて均一の不純物濃度で形成される。また、不純物濃度は当該凹凸面に倣って分布している。
【0060】
続いて、図12(b)に示すように、サイドウォール5をいったん剥離した後、エクステンション部を形成するために例えばボロンを注入し、必要ならば続いて、ポケット部を形成するために例えば砒素を注入する。さらに、アニール処理により、エクステンション部とポケット部における不純物の活性化を行い、不図示のエクステンション領域を形成する。
【0061】
続いて、図12(c)に示すように、CVD法により、全面にシリコン酸化膜を堆積した後、このシリコン酸化膜の全面を異方性エッチング(エッチバック)して、ゲート電極4の両側面にのみシリコン酸化膜を残し、再度サイドウォール5を形成する。
【0062】
続いて、図12(d)に示すように、スパッタリング法により、例えば高融点金属であるコバルトを堆積し、その後、熱処理を行って堆積したコバルトに対してシリサイド化反応を起させ、そして未反応のコバルトを例えば四フッ化炭素(CF4)によって除去し、不純物拡散層6上にシリサイド層8を形成する。この工程によって、半導体基板1の凹凸面に沿ったシリサイド層8を形成することができる。
【0063】
しかる後、層間絶縁膜やコンタクト孔、各種の配線層等の形成工程を経て、第2の実施形態の半導体装置を完成させる。ここで、第2の製造方法で作製された半導体装置は、ゲート電極4上がシリコン酸化膜で覆われているため、ゲート電極4には、凹凸が形成されない。
【0064】
この第2の製造方法では、マスクを用いたエッチングにより、エピタキシャルシリコン膜17の表面に凹凸面を形成するため、エピタキシャルシリコン膜17上に核を形成することによりエピタキシャルシリコン膜17の表面を凹凸面にする第1の製造方法よりも、その凹凸のばらつきを小さくすることができる。また、レジストパターン22を形成する際に、ゲート電極4の幅方向における位置合わせ精度の余裕度を大きく取れるため、製造する上でも利点がある。
【0065】
本実施形態の製造方法では、ソース・ドレインを形成するためのイオン注入を行った後、サイドウォール5をいったん剥離してエクステンション領域7を形成するためのイオン注入を行い、その後、再度サイドウォール5を形成している。これは、図2(b)で示した工程の後に、予めイオン注入を行ってエクステンション領域7を形成し、その後にサイドウォール5を形成するようにした場合には、図8(b)及び図8(c)の熱処理工程を経ることになるため、エクステンション領域7の不純物拡散を発生させてしまうからである。本実施形態では、このこのエクステンション領域7の形成をSiN核13形成等の熱処理工程後に行って、余分な熱がエクステンション領域7にかからないようにして、エクステンション領域7の不純物拡散が極力起こらないようにしている。
【0066】
本実施形態の半導体装置は、第1の実施形態の半導体装置に比べて、ソース形成領域及びドレイン形成領域における凹凸面の深さ方向の余裕度を大きくすることができるため、より深い凹凸を形成することができ、シリサイド−半導体界面の表面積をさらに増大させることができる。また、同濃度の不純物イオン注入条件ならば不純物接合位置を半導体基板1の表面からより浅い位置に形成することができるため、不純物接合位置が半導体基板1に深く入り込むことによって引き起こされるトランジスタのスタンバイ時の特性劣化を抑制することができる。
【0067】
−シミュレーション検証結果−
本発明の実施形態における半導体装置について、シミュレーションを行った。
図13は、半導体装置の不純物イオン注入における不純物濃度分布を、モンテカルロ法を用いて計算したシミュレーション結果の特性図である。ここで、図13(a)はソース及びドレイン領域に凹凸を形成しない従来の半導体装置、図13(b)は第1の実施形態の半導体装置、図13(c)は第2の実施形態の半導体装置における特性図を示している。図13(a)〜(c)に示した半導体装置は、サイドウォール下部には既にエクステンション領域が形成されている。図13(a)〜(c)の半導体装置のゲート長は60nmであり、また、図13(b)に示した半導体装置には、深さ40nm、幅40nmの凹凸が形成され、図13(c)に示した半導体装置では、半導体基板上のソース・ドレイン形成領域上に半導体層を40nm程度で迫り上げて形成した後、深さ40nm、幅40nmの凹凸を形成したものである。
【0068】
図13(b),(c)に示された半導体装置のソース・ドレイン部は、凹凸面の表層が高濃度で均一の不純物濃度で形成されており、かつ、凹凸面に倣って不純物濃度が分布していることがわかる。
【0069】
また、図14は、半導体装置の不純物イオン注入における不純物濃度分布のシミュレーション結果の特性図であり、この図の半導体装置は、不純物のイオン注入を行った後に、ソース・ドレイン部に凹凸を形成したものである。
【0070】
次に、図15(a)は、図13に示した半導体装置を用いて計算した電流電圧特性の特性図であり、図15(b)は、図15(a)の特性値に対して常用対数をとったものである。
ここで、図15のIdVg(従来構造)が図13(a)の半導体装置の電流特性、IdVg(凹凸構造)が図13(b)の半導体装置の電流特性、IdVg(凹凸+ELV)が図13(c)の半導体装置の電流特性である。この各半導体装置の特性は、ソースに0V、ドレインに−1Vの電圧が印加され、また、ソース・ドレインとシリサイドとの界面の不純物濃度が1.0×1020/cm3のときに、その界面のコンタクト抵抗を100Ω・μm2程度に設定した場合の特性である。
【0071】
図15(a)においてドレイン電圧Vdが−1V、ゲート電圧Vgが−1.2Vのとき、従来構造ではドレイン電流IdVg(従来構造)が234μA/μm、凹凸構造ではドレイン電流IdVg(凹凸構造)が259μA/μm、凹凸+ELV構造ではドレイン電流IdVg(凹凸+ELV)297μA/μmとなっている。ドレイン電流値が大きい程、飽和電流特性が良好となるため、従来構造の半導体装置と比較して凹凸+ELV構造の半導体装置及び凹凸構造の半導体装置における電流電圧特性が向上したことがわかる。ここで、ドレイン電圧等の各諸条件が一定の下でドレイン電流値が大きくなるということは、ソース及びドレインとシリサイド層等の配線層とのコンタクト抵抗が低下したことによるものであると考えられる。
【0072】
以下、本発明の諸態様を付記としてまとめて記載する。
【0073】
(付記1) 半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の両側の前記半導体基板の表面に形成された一対の不純物拡散層と、
前記一対の不純物拡散層上に形成されたシリサイド層とを有し、
前記不純物拡散層は、前記シリサイド層との界面の全体に渡って凹凸面を備え、当該凹凸面の表層が均一の不純物濃度で形成されていることを特徴とする半導体装置。
【0074】
(付記2) 半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の両側の前記半導体基板上に形成された一対の半導体膜と、
前記一対の半導体膜の表層にそれぞれ形成された一対の不純物拡散層と、
前記一対の不純物拡散層上に形成されたシリサイド層とを有し、
前記不純物拡散層は、前記シリサイド層との界面の全体に渡って凹凸面を備え、当該凹凸面の表層が均一の不純物濃度で形成されていることを特徴とする半導体装置。
【0075】
(付記3) 前記不純物拡散層は、前記凹凸面に倣って不純物濃度が分布していることを特徴とする付記1又は2に記載の半導体装置。
【0076】
(付記4) 半導体基板上に絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側の前記半導体基板の表面に凹凸面を形成する工程と、
前記凹凸面の全表面に渡って不純物を導入し、当該凹凸面の表層が均一の不純物濃度となる一対の不純物拡散層を形成する工程と、
前記一対の不純物拡散層上に、前記凹凸面と界面を有するシリサイド層を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【0077】
(付記5) 半導体基板上に絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側の前記半導体基板の表面に一対の不純物拡散層を形成する工程と、
前記一対の不純物拡散層の前記半導体基板の表面に凹凸面を形成する工程と、
前記一対の不純物拡散層上に、前記凹凸面と界面を有するシリサイド層を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【0078】
(付記6) 前記凹凸面を形成する工程は、熱窒化処理を行って前記半導体基板の表面に窒化物の核を形成する工程と、酸化処理を行って前記窒化物の核が形成されていない半導体基板の表面に酸化物を形成する工程と、前記窒化物の核及び前記酸化物を除去する工程とを含むことを特徴とする付記4又は5に記載の半導体装置の製造方法。
【0079】
(付記7) 前記酸化処理が低酸素分圧下での選択酸化処理であることを特徴とする付記6に記載の半導体装置の製造方法。
【0080】
(付記8) 前記酸化処理が熱酸化処理であることを特徴とする付記6に記載の半導体装置の製造方法。
【0081】
(付記9) 前記凹凸面を形成する工程は、前記半導体基板上に縞状の開口部を有するマスクを形成する工程と、エッチング処理を行って前記マスクの開口した半導体基板の表面に溝を形成する工程とを含むことを特徴とする付記4又は5に記載の半導体装置の製造方法。
【0082】
(付記10) 前記マスクを形成する工程は、前記半導体基板上に絶縁膜を形成する工程と、前記絶縁膜上に前記縞状の開口部を有するレジストパターンを形成する工程と、エッチングを行って前記レジストパターンを前記絶縁膜に転写する工程とを備えることを特徴とする付記9に記載の半導体装置の製造方法。
【0083】
(付記11) 半導体基板上に絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側の前記半導体基板上に一対の半導体膜を形成する工程と、
前記一対の半導体膜の表面に凹凸面を形成する工程と、
前記凹凸面の全表面に渡って不純物を導入し、当該凹凸面の表層が均一の不純物濃度となる一対の不純物拡散層を形成する工程と
前記一対の不純物拡散層上に、前記凹凸面と界面を有するシリサイド層を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【0084】
(付記12) 半導体基板上に絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側の前記半導体基板上に一対の半導体膜を形成する工程と、
前記一対の半導体膜の表面に一対の不純物拡散層を形成する工程と、
前記一対の不純物拡散層の前記半導体基板の表面に凹凸面を形成する工程と、
前記一対の不純物拡散層上に、前記凹凸面と界面を有するシリサイド層を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【0085】
(付記13) 前記凹凸面を形成する工程は、熱窒化処理を行って前記半導体膜の表面に窒化物の核を形成する工程と、酸化処理を行って前記窒化物の核が形成されていない半導体膜の表面に酸化物を形成する工程と、前記窒化物の核及び前記酸化物を除去する工程とを含むことを特徴とする付記11又は12に記載の半導体装置の製造方法。
【0086】
(付記14) 前記酸化処理が低酸素分圧下での選択酸化処理であることを特徴とする付記13に記載の半導体装置の製造方法。
【0087】
(付記15) 前記酸化処理が熱酸化処理であることを特徴とする付記13に記載の半導体装置の製造方法。
【0088】
(付記16) 前記凹凸面を形成する工程は、前記半導体膜上に縞状の開口部を有するマスクを形成する工程と、エッチング処理を行って前記マスクの開口した半導体膜の表面に溝を形成する工程とを含むことを特徴とする付記11又は12に記載の半導体装置の製造方法。
【0089】
(付記17) 前記マスクを形成する工程は、前記半導体膜上に絶縁膜を形成する工程と、前記絶縁膜上に前記縞状の開口部を有するレジストパターンを形成する工程と、エッチングを行って前記レジストパターンを前記絶縁膜に転写する工程とを備えることを特徴とする付記16に記載の半導体装置の製造方法。
【0090】
【発明の効果】
本発明によれば、実効的にコンタクト抵抗の低減を図ることができ、電気性能の低下を防止した高速動作を可能とする半導体装置及びその製造方法を実現することができる。
【図面の簡単な説明】
【図1】本発明の骨子を説明する半導体装置の概略図である。
【図2】第1の実施形態における半導体装置の第1の製造方法を示す概略断面図である。
【図3】図2に引き続き、第1の実施形態における半導体装置の第1の製造方法を示す概略断面図である。
【図4】図3に引き続き、第1の実施形態における半導体装置の第1の製造方法を示す概略断面図である。
【図5】第1の実施形態における半導体装置の第2の製造方法を示す上面図である。
【図6】図5に引き続き、第1の実施形態における半導体装置の第2の製造方法を示す立体図である。
【図7】図6に引き続き、第1の実施形態における半導体装置の第2の製造方法を示す概略断面図である。
【図8】第2の実施形態における半導体装置の第1の製造方法を示す概略断面図である。
【図9】図8に引き続き、第2の実施形態における半導体装置の第1の製造方法を示す概略断面図である。
【図10】第2の実施形態における半導体装置の第2の製造方法を示す上面図である。
【図11】図10に引き続き、第2の実施形態における半導体装置の第2の製造方法を示す立体図である。
【図12】図11に引き続き、第2の実施形態における半導体装置の第2の製造方法を示す概略断面図である。
【図13】半導体装置の不純物イオン注入における不純物濃度分布を、モンテカルロ法を用いて計算したシミュレーション結果の特性図である。
【図14】半導体装置の不純物イオン注入における不純物濃度分布のシミュレーション結果の特性図である。
【図15】図13に示した半導体装置を用いて計算した電流電圧特性の特性図である。
【図16】比較例における半導体装置の概略図である。
【符号の説明】
1 半導体基板
2 素子分離領域
3 ゲート酸化膜
4 ゲート電極
5 サイドウォール
6 不純物拡散層(ソース及びドレイン)
7 エクステンション領域
8 シリサイド層
10 保護膜
11 シリコン酸化膜
12 多結晶シリコン膜
13 シリコン窒化核(SiN核)
14、16 溝
15 シリコン酸化膜
17 エピタキシャルシリコン膜
21、22 レジストパターン
100 半導体装置
Claims (10)
- 半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の両側の前記半導体基板の表面に形成された一対の不純物拡散層と、
前記一対の不純物拡散層上に形成されたシリサイド層とを有し、
前記不純物拡散層は、前記シリサイド層との界面の全体に渡って凹凸面を備え、当該凹凸面の表層が均一の不純物濃度で形成されていることを特徴とする半導体装置。 - 半導体基板と、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の両側の前記半導体基板上に形成された一対の半導体膜と、
前記一対の半導体膜の表層にそれぞれ形成された一対の不純物拡散層と、
前記一対の不純物拡散層上に形成されたシリサイド層とを有し、
前記不純物拡散層は、前記シリサイド層との界面の全体に渡って凹凸面を備え、当該凹凸面の表層が均一の不純物濃度で形成されていることを特徴とする半導体装置。 - 半導体基板上に絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側の前記半導体基板の表面に凹凸面を形成する工程と、
前記凹凸面の全表面に渡って不純物を導入し、当該凹凸面の表層が均一の不純物濃度となる一対の不純物拡散層を形成する工程と、
前記一対の不純物拡散層上に、前記凹凸面と界面を有するシリサイド層を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 半導体基板上に絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側の前記半導体基板の表面に一対の不純物拡散層を形成する工程と、
前記一対の不純物拡散層の前記半導体基板の表面に凹凸面を形成する工程と、
前記一対の不純物拡散層上に、前記凹凸面と界面を有するシリサイド層を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 前記凹凸面を形成する工程は、熱窒化処理を行って前記半導体基板の表面に窒化物の核を形成する工程と、酸化処理を行って前記窒化物の核が形成されていない半導体基板の表面に酸化物を形成する工程と、前記窒化物の核及び前記酸化物を除去する工程とを含むことを特徴とする請求項3又は4に記載の半導体装置の製造方法。
- 前記凹凸面を形成する工程は、前記半導体基板上に縞状の開口部を有するマスクを形成する工程と、エッチング処理を行って前記マスクの開口した半導体基板の表面に溝を形成する工程とを含むことを特徴とする請求項3又は4に記載の半導体装置の製造方法。
- 半導体基板上に絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側の前記半導体基板上に一対の半導体膜を形成する工程と、
前記一対の半導体膜の表面に凹凸面を形成する工程と、
前記凹凸面の全表面に渡って不純物を導入し、当該凹凸面の表層が均一の不純物濃度となる一対の不純物拡散層を形成する工程と
前記一対の不純物拡散層上に、前記凹凸面と界面を有するシリサイド層を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 半導体基板上に絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側の前記半導体基板上に一対の半導体膜を形成する工程と、
前記一対の半導体膜の表面に一対の不純物拡散層を形成する工程と、
前記一対の不純物拡散層の前記半導体基板の表面に凹凸面を形成する工程と、
前記一対の不純物拡散層上に、前記凹凸面と界面を有するシリサイド層を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 前記凹凸面を形成する工程は、熱窒化処理を行って前記半導体膜の表面に窒化物の核を形成する工程と、酸化処理を行って前記窒化物の核が形成されていない半導体膜の表面に酸化物を形成する工程と、前記窒化物の核及び前記酸化物を除去する工程とを含むことを特徴とする請求項7又は8に記載の半導体装置の製造方法。
- 前記凹凸面を形成する工程は、前記半導体膜上に縞状の開口部を有するマスクを形成する工程と、エッチング処理を行って前記マスクの開口した半導体膜の表面に溝を形成する工程とを含むことを特徴とする請求項7又は8に記載の半導体装置の製造方法。
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