JPH11307773A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11307773A JPH11307773A JP10115075A JP11507598A JPH11307773A JP H11307773 A JPH11307773 A JP H11307773A JP 10115075 A JP10115075 A JP 10115075A JP 11507598 A JP11507598 A JP 11507598A JP H11307773 A JPH11307773 A JP H11307773A
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Abstract
(57)【要約】
【課題】 シリコン窒化膜と半導体基板の界面での界面
準位の発生を抑制し、かつコンタクトホールの径を確保
できる半導体装置の製造方法を提供する。 【解決手段】 シリコン基板１上にゲート酸化膜５を介
在させて互いに距離を隔てて複数のゲート電極６を形成
する工程と、複数のゲート電極６の側面上と複数のゲー
ト電極６の間の半導体基板１の表面上にシリコン窒化膜
１０を形成する工程と、シリコン窒化膜１０に窒素イオ
ンを注入する工程とを備える。
準位の発生を抑制し、かつコンタクトホールの径を確保
できる半導体装置の製造方法を提供する。 【解決手段】 シリコン基板１上にゲート酸化膜５を介
在させて互いに距離を隔てて複数のゲート電極６を形成
する工程と、複数のゲート電極６の側面上と複数のゲー
ト電極６の間の半導体基板１の表面上にシリコン窒化膜
１０を形成する工程と、シリコン窒化膜１０に窒素イオ
ンを注入する工程とを備える。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置の製
造方法に関し、特に、シリコン窒化膜を有する半導体装
置の製造方法に関するものである。
造方法に関し、特に、シリコン窒化膜を有する半導体装
置の製造方法に関するものである。
【０００２】
【従来の技術】従来、半導体装置を構成する電界効果ト
ランジスタは、シリコン基板上に形成されたゲート電極
と、そのゲート電極の両側の半導体基板の部分に形成さ
れた不純物領域からなるソース・ドレイン領域とにより
構成されている。ゲート電極はシリコン酸化膜からなる
層間絶縁膜で覆われており、層間絶縁膜には、ソース・
ドレイン領域に達するコンタクトホールが形成されてい
る。コンタクトホールには、ソース・ドレイン領域と接
するプラグが形成されており、このプラグと層間絶縁膜
上の導電層が電気的に接続されている。
ランジスタは、シリコン基板上に形成されたゲート電極
と、そのゲート電極の両側の半導体基板の部分に形成さ
れた不純物領域からなるソース・ドレイン領域とにより
構成されている。ゲート電極はシリコン酸化膜からなる
層間絶縁膜で覆われており、層間絶縁膜には、ソース・
ドレイン領域に達するコンタクトホールが形成されてい
る。コンタクトホールには、ソース・ドレイン領域と接
するプラグが形成されており、このプラグと層間絶縁膜
上の導電層が電気的に接続されている。
【０００３】コンタクトホールを形成する際には、レジ
ストパターンに従って層間絶縁膜をエッチングするが、
このとき、レジストパターンが所定の位置からずれる場
合がある。レジストパターンの位置がずれれば、コンタ
クトホールはソース・ドレイン領域の横のゲート電極に
達する。このコンタクトホールをプラグで充填すると、
プラグとゲート電極とが接するため、ショートなどの問
題が起こる。その結果、半導体装置の歩留りが低下す
る。
ストパターンに従って層間絶縁膜をエッチングするが、
このとき、レジストパターンが所定の位置からずれる場
合がある。レジストパターンの位置がずれれば、コンタ
クトホールはソース・ドレイン領域の横のゲート電極に
達する。このコンタクトホールをプラグで充填すると、
プラグとゲート電極とが接するため、ショートなどの問
題が起こる。その結果、半導体装置の歩留りが低下す
る。
【０００４】この問題を解決するために、シリコン窒化
膜などのエッチングストッパでゲート電極を覆う技術が
知られている。シリコン窒化膜は、層間絶縁膜を構成す
るシリコン酸化膜よりもエッチングされにくいため、コ
ンタクトホールを形成するためのレジストパターンが少
しずれた場合であっても、エッチングストッパの作用に
より、コンタクトホールがゲート電極に達しない。その
ため、半導体装置の歩留りを向上させることができる。
膜などのエッチングストッパでゲート電極を覆う技術が
知られている。シリコン窒化膜は、層間絶縁膜を構成す
るシリコン酸化膜よりもエッチングされにくいため、コ
ンタクトホールを形成するためのレジストパターンが少
しずれた場合であっても、エッチングストッパの作用に
より、コンタクトホールがゲート電極に達しない。その
ため、半導体装置の歩留りを向上させることができる。
【０００５】しかし、シリコン基板上に成膜されたシリ
コン窒化膜は、大きな内部応力を有するため、シリコン
基板内に欠陥等を導入する。また、シリコン窒化膜を形
成する際には、水素原子を含むガスを用いるため、水素
原子によりゲート絶縁膜やシリコン基板の表面に界面準
位が生成される。これらの欠陥が界面準位は、不純物領
域内を通過する電子と正孔を次々と捕獲するため、悪影
響を半導体装置に与える。
コン窒化膜は、大きな内部応力を有するため、シリコン
基板内に欠陥等を導入する。また、シリコン窒化膜を形
成する際には、水素原子を含むガスを用いるため、水素
原子によりゲート絶縁膜やシリコン基板の表面に界面準
位が生成される。これらの欠陥が界面準位は、不純物領
域内を通過する電子と正孔を次々と捕獲するため、悪影
響を半導体装置に与える。
【０００６】
【発明が解決しようとする課題】そこで従来、これらの
界面準位の発生を抑制するような半導体装置が製造され
ている。図８は、従来の半導体装置の製造工程の断面図
である。図８を参照して、半導体装置を製造する際に
は、まず、ｐ型シリコン基板１００にトレンチ１００ａ
を形成する。トレンチ１００ａをシリコン酸化膜１０１
で充填する。シリコン基板１００にｐ型の不純物イオン
を注入することにより、ウェル領域１０２を形成する。
シリコン基板１００上に、シリコン酸化膜と、ドープト
ポリシリコン層と、タングステンシリサイド層とを形成
し、これらを所定の形状にパターニングすることによ
り、ゲート酸化膜１０３と、ドープトポリシリコン層１
０４ａとタングステンシリサイド層１０４ｂからなるゲ
ート電極１０４とを形成する。
界面準位の発生を抑制するような半導体装置が製造され
ている。図８は、従来の半導体装置の製造工程の断面図
である。図８を参照して、半導体装置を製造する際に
は、まず、ｐ型シリコン基板１００にトレンチ１００ａ
を形成する。トレンチ１００ａをシリコン酸化膜１０１
で充填する。シリコン基板１００にｐ型の不純物イオン
を注入することにより、ウェル領域１０２を形成する。
シリコン基板１００上に、シリコン酸化膜と、ドープト
ポリシリコン層と、タングステンシリサイド層とを形成
し、これらを所定の形状にパターニングすることによ
り、ゲート酸化膜１０３と、ドープトポリシリコン層１
０４ａとタングステンシリサイド層１０４ｂからなるゲ
ート電極１０４とを形成する。
【０００７】ゲート電極１０４をマスクとしてシリコン
基板１００にｎ型の不純物イオンを注入することによ
り、低濃度不純物領域１０６ａおよび１０６ｂを形成す
る。ゲート電極１０４とシリコン基板１００の表面に接
するようにシリコン酸化膜１０７を形成する。シリコン
酸化膜１０７上にシリコン窒化膜１０８を形成する。さ
らにシリコン基板１００にｎ型の不純物イオンを注入
し、高濃度不純物領域（図示せず）を形成してもよい。
基板１００にｎ型の不純物イオンを注入することによ
り、低濃度不純物領域１０６ａおよび１０６ｂを形成す
る。ゲート電極１０４とシリコン基板１００の表面に接
するようにシリコン酸化膜１０７を形成する。シリコン
酸化膜１０７上にシリコン窒化膜１０８を形成する。さ
らにシリコン基板１００にｎ型の不純物イオンを注入
し、高濃度不純物領域（図示せず）を形成してもよい。
【０００８】シリコン窒化膜１０８上にシリコン酸化膜
（図示せず）を形成し、このシリコン酸化膜と、シリコ
ン窒化膜１０８と、シリコン酸化膜１０７とをエッチン
グしてコンタクトホール１１０を形成する。このよう
に、シリコン窒化膜１０８と、シリコン基板１００およ
びゲート電極１０４との間にシリコン酸化膜１０７を形
成することにより、シリコン酸化膜１０７がシリコン窒
化膜１０８の内部応力を緩和して界面準位およびシリコ
ン基板内部に導入される欠陥の発生を防止する。
（図示せず）を形成し、このシリコン酸化膜と、シリコ
ン窒化膜１０８と、シリコン酸化膜１０７とをエッチン
グしてコンタクトホール１１０を形成する。このよう
に、シリコン窒化膜１０８と、シリコン基板１００およ
びゲート電極１０４との間にシリコン酸化膜１０７を形
成することにより、シリコン酸化膜１０７がシリコン窒
化膜１０８の内部応力を緩和して界面準位およびシリコ
ン基板内部に導入される欠陥の発生を防止する。
【０００９】ところで、図８で示すように、低濃度不純
物領域１０６ａに達するコンタクトホール１１０の最大
径はＷ1 である。シリコン酸化膜１０７を形成しない場
合には、コンタクトホールの最大径はＷ1 ＋２Ｗ2 であ
る。そのため、シリコン酸化膜１０７を形成することに
より、コンタクトホールの径が２Ｗ2 だけ小さくなる。
その結果、コンタクトホールを埋込むプラグの導電抵抗
が大きくなり、十分なデータの書込ができなくなるとい
う問題があった。
物領域１０６ａに達するコンタクトホール１１０の最大
径はＷ1 である。シリコン酸化膜１０７を形成しない場
合には、コンタクトホールの最大径はＷ1 ＋２Ｗ2 であ
る。そのため、シリコン酸化膜１０７を形成することに
より、コンタクトホールの径が２Ｗ2 だけ小さくなる。
その結果、コンタクトホールを埋込むプラグの導電抵抗
が大きくなり、十分なデータの書込ができなくなるとい
う問題があった。
【００１０】そこで、この発明は、上述のような問題点
を解決するためになされたものであり、シリコン酸化膜
を形成しないでシリコン窒化膜とシリコン基板が接する
領域での界面準位の発生を防止することができる半導体
装置の製造方法を提供することを目的とする。
を解決するためになされたものであり、シリコン酸化膜
を形成しないでシリコン窒化膜とシリコン基板が接する
領域での界面準位の発生を防止することができる半導体
装置の製造方法を提供することを目的とする。
【００１１】また、この発明の別の目的は、シリコン酸
化膜を形成しないでゲート絶縁膜やシリコン窒化膜の表
面での界面準位の発生を防止することができる半導体装
置の製造方法を提供することである。
化膜を形成しないでゲート絶縁膜やシリコン窒化膜の表
面での界面準位の発生を防止することができる半導体装
置の製造方法を提供することである。
【００１２】この発明のさらに他の目的は、コンタクト
ホールの径を大きくすることができる半導体装置の製造
方法を提供することである。
ホールの径を大きくすることができる半導体装置の製造
方法を提供することである。
【００１３】
【課題を解決するための手段】この発明の１つの局面に
従った半導体装置の製造方法は、以下の工程を備える。
従った半導体装置の製造方法は、以下の工程を備える。
【００１４】（１） 半導体基板上にゲート絶縁膜を介
在させてゲート電極を形成する工程。
在させてゲート電極を形成する工程。
【００１５】（２） ゲート電極の側面上にシリコン窒
化膜を形成する工程。 （３） シリコン窒化膜に窒素イオンを注入する工程。
化膜を形成する工程。 （３） シリコン窒化膜に窒素イオンを注入する工程。
【００１６】このような工程を備えた半導体装置の製造
方法においては、シリコン窒化膜に窒素イオンを注入す
るため、窒素イオンがシリコン窒化膜の内部応力を緩和
し、シリコン酸化膜を形成しなくてもシリコン基板内で
欠陥等の発生を防ぐことができる。
方法においては、シリコン窒化膜に窒素イオンを注入す
るため、窒素イオンがシリコン窒化膜の内部応力を緩和
し、シリコン酸化膜を形成しなくてもシリコン基板内で
欠陥等の発生を防ぐことができる。
【００１７】この発明の別の局面に従った半導体装置の
製造方法は、以下の工程を備える。 （１） 半導体基板上にゲート絶縁膜を介在させて互い
に距離を隔てて複数のゲート電極を形成する工程。
製造方法は、以下の工程を備える。 （１） 半導体基板上にゲート絶縁膜を介在させて互い
に距離を隔てて複数のゲート電極を形成する工程。
【００１８】（２） 複数のゲート電極の間の半導体基
板の表面上にシリコン窒化膜を形成する工程。
板の表面上にシリコン窒化膜を形成する工程。
【００１９】（３） シリコン窒化膜に窒素イオンを注
入する工程。 このような工程を備えた半導体装置の製造方法において
は、シリコン窒化膜に窒素イオンを注入するため、窒素
イオンがシリコン窒化膜の内部応力を緩和するため、シ
リコン酸化膜を形成しなくてもシリコン基板内で欠陥等
が発生するのを防止することができる。また、窒素イオ
ンが、シリコン窒化膜と半導体基板との界面に到達する
ので、その界面で界面準位が発生するのを防止すること
ができる。
入する工程。 このような工程を備えた半導体装置の製造方法において
は、シリコン窒化膜に窒素イオンを注入するため、窒素
イオンがシリコン窒化膜の内部応力を緩和するため、シ
リコン酸化膜を形成しなくてもシリコン基板内で欠陥等
が発生するのを防止することができる。また、窒素イオ
ンが、シリコン窒化膜と半導体基板との界面に到達する
ので、その界面で界面準位が発生するのを防止すること
ができる。
【００２０】この発明のさらに別の局面に従った半導体
装置の製造方法は、以下の工程を備える。
装置の製造方法は、以下の工程を備える。
【００２１】（１） 半導体基板上にゲート絶縁膜を介
在させて互いに距離を隔てて複数のゲート電極を形成す
る工程。
在させて互いに距離を隔てて複数のゲート電極を形成す
る工程。
【００２２】（２） 複数のゲート電極の側面上と、複
数のゲート電極の間の半導体基板の表面上とにシリコン
窒化膜を形成する工程。
数のゲート電極の間の半導体基板の表面上とにシリコン
窒化膜を形成する工程。
【００２３】（３） シリコン窒化膜に窒素イオンを注
入する工程。 このような工程を備えた半導体装置の製造方法において
は、ゲート電極の側面上にシリコン窒化膜を形成するた
め、ゲート電極の側面上にシリコン酸化膜とシリコン窒
化膜を形成した場合に比べてゲート電極の側面に形成す
る膜の厚さを薄くすることができる。そのため、隣り合
うゲート電極の間にコンタクトホールを形成する場合に
は、このコンタクトホールの径を大きくすることができ
る。
入する工程。 このような工程を備えた半導体装置の製造方法において
は、ゲート電極の側面上にシリコン窒化膜を形成するた
め、ゲート電極の側面上にシリコン酸化膜とシリコン窒
化膜を形成した場合に比べてゲート電極の側面に形成す
る膜の厚さを薄くすることができる。そのため、隣り合
うゲート電極の間にコンタクトホールを形成する場合に
は、このコンタクトホールの径を大きくすることができ
る。
【００２４】また、シリコン窒化膜に窒素イオンを注入
するため、窒素イオンがシリコン窒化膜内の内部応力を
緩和する。そのため、シリコン窒化膜と半導体基板の界
面で界面準位が発生するのを防止することができる。
するため、窒素イオンがシリコン窒化膜内の内部応力を
緩和する。そのため、シリコン窒化膜と半導体基板の界
面で界面準位が発生するのを防止することができる。
【００２５】シリコン窒化膜に接する半導体基板の部分
には、不純物領域が形成されていることが好ましい。こ
の場合、シリコン窒化膜と半導体基板との界面で界面準
位の発生が抑制されているため、不純物領域内の電子や
正孔が界面準位に捕獲されることがない。そのため、不
純物領域の導電性が低下せず、高速動作が可能な半導体
装置を提供できる。
には、不純物領域が形成されていることが好ましい。こ
の場合、シリコン窒化膜と半導体基板との界面で界面準
位の発生が抑制されているため、不純物領域内の電子や
正孔が界面準位に捕獲されることがない。そのため、不
純物領域の導電性が低下せず、高速動作が可能な半導体
装置を提供できる。
【００２６】窒素イオンが注入されたシリコン窒化膜を
窒素ガス雰囲気中で熱処理することにより、シリコン窒
化膜中の窒素イオンを半導体基板とシリコン窒化膜の界
面に偏在させる工程をさらに備えることが好ましい。こ
の場合、シリコン窒化膜に注入された窒素イオンを確実
にシリコン窒化膜と半導体基板の界面に移動させること
ができ、界面準位の発生を効果的に防止することができ
る。
窒素ガス雰囲気中で熱処理することにより、シリコン窒
化膜中の窒素イオンを半導体基板とシリコン窒化膜の界
面に偏在させる工程をさらに備えることが好ましい。こ
の場合、シリコン窒化膜に注入された窒素イオンを確実
にシリコン窒化膜と半導体基板の界面に移動させること
ができ、界面準位の発生を効果的に防止することができ
る。
【００２７】シリコン窒化膜を形成した直後にシリコン
窒化膜を酸素ガス雰囲気中で熱処理する工程をさらに備
えることが好ましい。この場合、シリコン窒化膜を形成
する際に水素原子を含むガスを用いても、水素原子を含
むガスが熱処理により半導体基板の表面やゲート絶縁膜
から除去されるため、ゲート絶縁膜や半導体基板表面で
の界面準位の発生を防止することができる。
窒化膜を酸素ガス雰囲気中で熱処理する工程をさらに備
えることが好ましい。この場合、シリコン窒化膜を形成
する際に水素原子を含むガスを用いても、水素原子を含
むガスが熱処理により半導体基板の表面やゲート絶縁膜
から除去されるため、ゲート絶縁膜や半導体基板表面で
の界面準位の発生を防止することができる。
【００２８】シリコン窒化膜を形成する工程は、少なく
とも水素原子を含むガスを用いてＣＶＤ（Chemical Vap
or Deposition ）法によってシリコン窒化膜を形成する
ことを含むことが好ましい。
とも水素原子を含むガスを用いてＣＶＤ（Chemical Vap
or Deposition ）法によってシリコン窒化膜を形成する
ことを含むことが好ましい。
【００２９】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００３０】（実施の形態１）図１〜図６は、この発明
の実施の形態１に従った半導体装置の製造方法を示す断
面図である。図１を参照して、ｐ型のシリコン基板１に
シリコン酸化膜、シリコン窒化膜を順に成膜する。次
に、所定のパターンを有するレジストパターンを形成
し、このレジストパターンに従ってシリコン窒化膜、シ
リコン酸化膜、シリコン基板１をエッチングする。これ
により、シリコン基板１に深さが約０．３μｍで幅が約
０．２μｍのトレンチ１ａを形成する。
の実施の形態１に従った半導体装置の製造方法を示す断
面図である。図１を参照して、ｐ型のシリコン基板１に
シリコン酸化膜、シリコン窒化膜を順に成膜する。次
に、所定のパターンを有するレジストパターンを形成
し、このレジストパターンに従ってシリコン窒化膜、シ
リコン酸化膜、シリコン基板１をエッチングする。これ
により、シリコン基板１に深さが約０．３μｍで幅が約
０．２μｍのトレンチ１ａを形成する。
【００３１】トレンチ１ａを充填し、かつシリコン基板
１を覆うようにＣＶＤ法によりシリコン酸化膜を形成す
る。ＣＭＰ法により、シリコン酸化膜を所望の厚さまで
けずることにより、トレンチ１ａを充填するシリコン酸
化膜２を形成する。その後、シリコン窒化膜、シリコン
酸化膜を除去する（図示せず）。
１を覆うようにＣＶＤ法によりシリコン酸化膜を形成す
る。ＣＭＰ法により、シリコン酸化膜を所望の厚さまで
けずることにより、トレンチ１ａを充填するシリコン酸
化膜２を形成する。その後、シリコン窒化膜、シリコン
酸化膜を除去する（図示せず）。
【００３２】シリコン基板１の表面に厚さが約１０ｎｍ
のシリコン酸化膜３を熱酸化法により形成する。シリコ
ン基板１に注入量１０12〜１０13／ｃｍ2 でボロンを複
数回注入する。これにより、ボロンの濃度が１０17〜１
０18／ｃｍ3 のウェル領域４を形成する。
のシリコン酸化膜３を熱酸化法により形成する。シリコ
ン基板１に注入量１０12〜１０13／ｃｍ2 でボロンを複
数回注入する。これにより、ボロンの濃度が１０17〜１
０18／ｃｍ3 のウェル領域４を形成する。
【００３３】図２を参照して、シリコン酸化膜３を除去
した後に熱酸化法により厚さ４〜８ｎｍのシリコン酸化
膜をシリコン基板１上に形成する。シリコン酸化膜上に
ＣＶＤ法により厚さ約１００ｎｍのポリシリコン層を形
成し、その上にスパッタリング法により厚さ１００ｎｍ
のタングステンシリサイド層またはタングステン等のメ
タル層を形成する。タングステンシリサイド層またはタ
ングステン層上に所定のパターンを有するレジストパタ
ーン５１を形成する。
した後に熱酸化法により厚さ４〜８ｎｍのシリコン酸化
膜をシリコン基板１上に形成する。シリコン酸化膜上に
ＣＶＤ法により厚さ約１００ｎｍのポリシリコン層を形
成し、その上にスパッタリング法により厚さ１００ｎｍ
のタングステンシリサイド層またはタングステン等のメ
タル層を形成する。タングステンシリサイド層またはタ
ングステン層上に所定のパターンを有するレジストパタ
ーン５１を形成する。
【００３４】レジストパターン５１に従って、タングス
テンシリサイド層、ドープトポリシリコン層およびシリ
コン酸化膜をエッチングすることにより、タングステン
シリサイド層６ｂとドープトポリシリコン層６ａからな
るゲート電極６と、ゲート酸化膜５とを形成する。ゲー
ト電極６をマスクとして矢印８で示す方向からシリコン
基板１に注入量１０13〜１０14／ｃｍ2 でリンを注入す
る。これにより、リンの濃度が１０18〜１０19／ｃｍ3
の低濃度不純物領域９ａおよび９ｂを形成する。
テンシリサイド層、ドープトポリシリコン層およびシリ
コン酸化膜をエッチングすることにより、タングステン
シリサイド層６ｂとドープトポリシリコン層６ａからな
るゲート電極６と、ゲート酸化膜５とを形成する。ゲー
ト電極６をマスクとして矢印８で示す方向からシリコン
基板１に注入量１０13〜１０14／ｃｍ2 でリンを注入す
る。これにより、リンの濃度が１０18〜１０19／ｃｍ3
の低濃度不純物領域９ａおよび９ｂを形成する。
【００３５】図３を参照して、温度７００℃以上でシリ
コン基板１の表面近傍にキャリアガス（窒素）を用いて
原料ガスとしてのシラン（ＳｉＨ4 ）ガスを供給する。
同時にキャリアガス（窒素）を用いて原料ガスとしての
アンモニア（ＮＨ3 ）ガスを供給する。これらの原料ガ
スを熱分解反応させてシリコン基板１の表面とゲート電
極６とを覆うように厚さ約３０〜４０ｎｍのシリコン窒
化膜１０をＣＶＤ法により形成する。
コン基板１の表面近傍にキャリアガス（窒素）を用いて
原料ガスとしてのシラン（ＳｉＨ4 ）ガスを供給する。
同時にキャリアガス（窒素）を用いて原料ガスとしての
アンモニア（ＮＨ3 ）ガスを供給する。これらの原料ガ
スを熱分解反応させてシリコン基板１の表面とゲート電
極６とを覆うように厚さ約３０〜４０ｎｍのシリコン窒
化膜１０をＣＶＤ法により形成する。
【００３６】図４を参照して、矢印１２で示す方向から
注入量１０14〜１０16／ｃｍ2 、注入エネルギー５ｋｅ
Ｖ〜２０ｋｅＶでシリコン窒化膜１０に窒素イオンを注
入する。これにより、シリコン窒化膜１０内に窒素イオ
ンの濃度が１０19〜１０21／ｃｍ3 の部分が生じる。シ
リコン窒化膜１０を温度約８００℃の窒素雰囲気に保つ
ことにより、シリコン窒化膜１０内の窒素イオンをシリ
コン窒化膜１０とシリコン基板１の界面に偏在させる。
注入量１０14〜１０16／ｃｍ2 、注入エネルギー５ｋｅ
Ｖ〜２０ｋｅＶでシリコン窒化膜１０に窒素イオンを注
入する。これにより、シリコン窒化膜１０内に窒素イオ
ンの濃度が１０19〜１０21／ｃｍ3 の部分が生じる。シ
リコン窒化膜１０を温度約８００℃の窒素雰囲気に保つ
ことにより、シリコン窒化膜１０内の窒素イオンをシリ
コン窒化膜１０とシリコン基板１の界面に偏在させる。
【００３７】図５を参照して、ＣＶＤ法により厚さ約１
μｍのシリコン酸化膜１４を形成する。シリコン酸化膜
１４上に所定のパターンを有するレジストパターン１３
を形成する。
μｍのシリコン酸化膜１４を形成する。シリコン酸化膜
１４上に所定のパターンを有するレジストパターン１３
を形成する。
【００３８】図６を参照して、レジストパターン１３を
マスクとしてシリコン酸化膜１４およびシリコン窒化膜
１０をエッチングする。これにより、低濃度不純物領域
９ａに達するコンタクトホール１６を形成する。コンタ
クトホール１６を充填し、シリコン酸化膜１４の表面を
覆うようにＣＶＤ法によりタングステン層を形成する。
タングステン層を全面エッチバックすることにより、プ
ラグ層１７を形成する。プラグ層１７上にアルミニウム
合金層を形成し、アルミニウム合金層上に所定のパター
ンを有するレジストパターンを形成する。レジストパタ
ーンに従ってアルミニウム合金層をエッチングすること
により配線層１８を形成して半導体装置が完成する。
マスクとしてシリコン酸化膜１４およびシリコン窒化膜
１０をエッチングする。これにより、低濃度不純物領域
９ａに達するコンタクトホール１６を形成する。コンタ
クトホール１６を充填し、シリコン酸化膜１４の表面を
覆うようにＣＶＤ法によりタングステン層を形成する。
タングステン層を全面エッチバックすることにより、プ
ラグ層１７を形成する。プラグ層１７上にアルミニウム
合金層を形成し、アルミニウム合金層上に所定のパター
ンを有するレジストパターンを形成する。レジストパタ
ーンに従ってアルミニウム合金層をエッチングすること
により配線層１８を形成して半導体装置が完成する。
【００３９】このような半導体装置の製造方法において
は、まず、図４で示す工程において、シリコン窒化膜１
０に窒素イオンを注入するため、この窒素イオンがシリ
コン窒化膜１０内の内部応力を緩和する。そのため、シ
リコン基板内での欠陥等の発生を防止することができ
る。
は、まず、図４で示す工程において、シリコン窒化膜１
０に窒素イオンを注入するため、この窒素イオンがシリ
コン窒化膜１０内の内部応力を緩和する。そのため、シ
リコン基板内での欠陥等の発生を防止することができ
る。
【００４０】また、シリコン窒化膜１０に窒素イオンを
注入するため、シリコン基板１とシリコン窒化膜１０の
界面での界面準位の発生やゲート酸化膜５内での界面準
位の発生を防止することができる。そのため、低濃度不
純物領域９ａおよび９ｂ、チャネル領域を通過する電子
や正孔が界面準位に捕獲されないため、しきい値の変化
や電流値の減少といった半導体特性の劣化が生じること
がない。
注入するため、シリコン基板１とシリコン窒化膜１０の
界面での界面準位の発生やゲート酸化膜５内での界面準
位の発生を防止することができる。そのため、低濃度不
純物領域９ａおよび９ｂ、チャネル領域を通過する電子
や正孔が界面準位に捕獲されないため、しきい値の変化
や電流値の減少といった半導体特性の劣化が生じること
がない。
【００４１】さらに、ゲート電極６とシリコン窒化膜１
０との間にはシリコン酸化膜が存在しないため、コンタ
クトホール１６の径を大きくすることができる。
０との間にはシリコン酸化膜が存在しないため、コンタ
クトホール１６の径を大きくすることができる。
【００４２】（実施の形態２）実施の形態２では、本発
明により製造した半導体装置の寿命を測定した。まず、
図１〜図６で示す工程に従い製造した本発明による半導
体装置（本発明品）を４個用意した。また、図４で示す
工程による窒素イオンの注入を行なわない半導体装置
（比較品）を３個用意した。このような７個のサンプル
について、ホットキャリア耐性を評価した。まず、素子
の通常の動作状態、すなわち低濃度不純物領域９ａの電
位と、ゲート電極６の電位を１．５Ｖとし、低濃度不純
物領域９ｂの電位を接地電位とし、素子を流れる電流を
Ｉ0 とする。
明により製造した半導体装置の寿命を測定した。まず、
図１〜図６で示す工程に従い製造した本発明による半導
体装置（本発明品）を４個用意した。また、図４で示す
工程による窒素イオンの注入を行なわない半導体装置
（比較品）を３個用意した。このような７個のサンプル
について、ホットキャリア耐性を評価した。まず、素子
の通常の動作状態、すなわち低濃度不純物領域９ａの電
位と、ゲート電極６の電位を１．５Ｖとし、低濃度不純
物領域９ｂの電位を接地電位とし、素子を流れる電流を
Ｉ0 とする。
【００４３】次に、ホットキャリア注入を発生させるス
トレス条件は、低濃度不純物領域９ａの電位をＶ
cc（１．５Ｖより高い電位）とし、低濃度不純物領域９
ｂの電位を接地電位とした。ゲート電極６は、基板に流
れる電流が最大となる電位に保つ。こうして、ホットキ
ャリアを発生するストレスをある一定時間、素子に印加
する。
トレス条件は、低濃度不純物領域９ａの電位をＶ
cc（１．５Ｖより高い電位）とし、低濃度不純物領域９
ｂの電位を接地電位とした。ゲート電極６は、基板に流
れる電流が最大となる電位に保つ。こうして、ホットキ
ャリアを発生するストレスをある一定時間、素子に印加
する。
【００４４】その後、素子の通常の動作状態で、素子に
流れる電流値Ｉを測定する。この作業を繰返し、低濃度
不純物領域９ａに流れる電流値Ｉが０．９Ｉ0 となるま
での全ストレス印加時間を寿命（Life Time ）とした。
流れる電流値Ｉを測定する。この作業を繰返し、低濃度
不純物領域９ａに流れる電流値Ｉが０．９Ｉ0 となるま
での全ストレス印加時間を寿命（Life Time ）とした。
【００４５】７つのサンプルについてＶccをさまざまに
設定して半導体装置の寿命（Ｌｉｆｅ Ｔｉｍｅ）を測
定した。その結果を図７に示す。
設定して半導体装置の寿命（Ｌｉｆｅ Ｔｉｍｅ）を測
定した。その結果を図７に示す。
【００４６】図７中「●」は、窒素イオン注入を行なっ
ていない比較品としての半導体装置についてのプロット
を示し、「○」は、窒素イオン注入を行なった本発明品
としての半導体装置についてのプロットを示す。図７よ
り、窒素イオン注入を行なった半導体装置においては、
明らかに寿命が向上している。これは、窒素イオン注入
により、界面準位の生成が抑制され、また、シリコン窒
化膜１０内の内部応力が低減しているからであると考え
られる。したがって、シリコン酸化膜を形成しなくて
も、界面準位の発生を抑えることができるといえる。こ
れにより、半導体装置が微細化した場合でもコンタクト
ホール１６の径を十分確保することができる。
ていない比較品としての半導体装置についてのプロット
を示し、「○」は、窒素イオン注入を行なった本発明品
としての半導体装置についてのプロットを示す。図７よ
り、窒素イオン注入を行なった半導体装置においては、
明らかに寿命が向上している。これは、窒素イオン注入
により、界面準位の生成が抑制され、また、シリコン窒
化膜１０内の内部応力が低減しているからであると考え
られる。したがって、シリコン酸化膜を形成しなくて
も、界面準位の発生を抑えることができるといえる。こ
れにより、半導体装置が微細化した場合でもコンタクト
ホール１６の径を十分確保することができる。
【００４７】（実施の形態３）実施の形態３では、図３
で示す工程においてシリコン窒化膜１０を形成した際に
シリコン基板１の表面に侵入した水素原子を除去するた
めに、シリコン窒化膜１０を成膜した直後に炉を用いて
シリコン基板１を温度９００〜１０００℃の酸素ガス雰
囲気中に保った。これにより、水素原子がゲート酸化膜
５やシリコン基板１から除去され、水素による低濃度不
純物９ａおよび９ｂ中のリンの不活性化を抑制し、リン
の電気的な活性が向上する。そのため、低濃度不純物領
域９ａおよび９ｂでの電気抵抗を小さくし、高速動作が
可能な半導体装置を提供できる。
で示す工程においてシリコン窒化膜１０を形成した際に
シリコン基板１の表面に侵入した水素原子を除去するた
めに、シリコン窒化膜１０を成膜した直後に炉を用いて
シリコン基板１を温度９００〜１０００℃の酸素ガス雰
囲気中に保った。これにより、水素原子がゲート酸化膜
５やシリコン基板１から除去され、水素による低濃度不
純物９ａおよび９ｂ中のリンの不活性化を抑制し、リン
の電気的な活性が向上する。そのため、低濃度不純物領
域９ａおよび９ｂでの電気抵抗を小さくし、高速動作が
可能な半導体装置を提供できる。
【００４８】また水素原子を除去することにより、ゲー
ト酸化膜５での界面準位やシリコン基板１の表面での界
面準位の発生を抑制することができる。
ト酸化膜５での界面準位やシリコン基板１の表面での界
面準位の発生を抑制することができる。
【００４９】また、シリコン基板の加熱は、ＲＴＡ（Ra
pid Thermal Annealing ）と呼ばれる急速短時間熱処理
を用いてもよい。以下、本発明について説明したが、本
発明はさまざまなに変形できる。たとえば、ＰＭＯＳの
トランジスタに本発明を適用することもできる。
pid Thermal Annealing ）と呼ばれる急速短時間熱処理
を用いてもよい。以下、本発明について説明したが、本
発明はさまざまなに変形できる。たとえば、ＰＭＯＳの
トランジスタに本発明を適用することもできる。
【００５０】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００５１】
【発明の効果】請求項１に記載の発明に従えば、シリコ
ン基板内での欠陥の発生を抑制することができる。
ン基板内での欠陥の発生を抑制することができる。
【００５２】請求項２に記載の発明によれば、シリコン
酸化膜を形成しなくても半導体基板とシリコン窒化膜の
界面での界面準位の発生を抑制することができる。
酸化膜を形成しなくても半導体基板とシリコン窒化膜の
界面での界面準位の発生を抑制することができる。
【００５３】請求項３に記載の発明によれば、コンタク
トホールの径を十分確保し、さらに半導体基板とシリコ
ン窒化膜の界面やシリコン窒化膜の表面での界面準位の
発生を抑制することができる。
トホールの径を十分確保し、さらに半導体基板とシリコ
ン窒化膜の界面やシリコン窒化膜の表面での界面準位の
発生を抑制することができる。
【００５４】請求項４に記載の発明によれば、窒素イオ
ンを確実に半導体基板とシリコン窒化膜の界面に偏在さ
せることができる。
ンを確実に半導体基板とシリコン窒化膜の界面に偏在さ
せることができる。
【００５５】請求項５に記載の発明によれば、ゲート絶
縁膜や、半導体基板の表面での界面準位の発生をさらに
抑えることができる。
縁膜や、半導体基板の表面での界面準位の発生をさらに
抑えることができる。
【図１】 この発明に従った半導体装置の製造方法の第
１工程を示す断面図である。
１工程を示す断面図である。
【図２】 この発明に従った半導体装置の製造方法の第
２工程を示す断面図である。
２工程を示す断面図である。
【図３】 この発明に従った半導体装置の製造方法の第
３工程を示す断面図である。
３工程を示す断面図である。
【図４】 この発明に従った半導体装置の製造方法の第
４工程を示す断面図である。
４工程を示す断面図である。
【図５】 この発明に従った半導体装置の製造方法の第
５工程を示す断面図である。
５工程を示す断面図である。
【図６】 この発明に従った半導体装置の製造方法の第
６工程を示す断面図である。
６工程を示す断面図である。
【図７】 この発明によって得られた半導体装置と従来
の半導体装置との寿命を示すグラフである。
の半導体装置との寿命を示すグラフである。
【図８】 従来の半導体装置の製造方法の１つの工程を
示す断面図である。
示す断面図である。
１ シリコン基板、５ ゲート酸化膜、６ ゲート電
極、１０ シリコン窒化膜。
極、１０ シリコン窒化膜。
Claims (5)
- 【請求項１】 半導体基板上にゲート絶縁膜を介在させ
てゲート電極を形成する工程と、 前記ゲート電極の側面上にシリコン窒化膜を形成する工
程と、 前記シリコン窒化膜に窒素イオンを注入する工程とを備
えた、半導体装置の製造方法。 - 【請求項２】 半導体基板上にゲート絶縁膜を介在させ
て互いに距離を隔てて複数のゲート電極を形成する工程
と、 前記複数のゲート電極の間の前記半導体基板の表面上に
シリコン窒化膜を形成する工程と、 前記シリコン窒化膜に窒素イオンを注入する工程とを備
えた、半導体装置の製造方法。 - 【請求項３】 半導体基板上にゲート絶縁膜を介在させ
て互いに距離を隔てて複数のゲート電極を形成する工程
と、 前記複数のゲート電極の側面上と、前記複数のゲート電
極の間の前記半導体基板の表面上とにシリコン窒化膜を
形成する工程と、 前記シリコン窒化膜に窒素イオンを注入する工程とを備
えた、半導体装置の製造方法。 - 【請求項４】 前記窒素イオンが注入された前記シリコ
ン窒化膜を窒素ガス雰囲気中で熱処理することにより、
前記シリコン窒化膜中の前記窒素イオンを前記半導体基
板と前記シリコン窒化膜の界面に偏在させる工程をさら
に備えた、請求項２または３に記載の半導体装置の製造
方法。 - 【請求項５】 前記シリコン窒化膜を形成した直後に前
記シリコン窒化膜を酸素ガス雰囲気中で熱処理する工程
をさらに備える、請求項１〜４のいずれか１項に記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11507598A JP3425079B2 (ja) | 1998-04-24 | 1998-04-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11507598A JP3425079B2 (ja) | 1998-04-24 | 1998-04-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11307773A true JPH11307773A (ja) | 1999-11-05 |
| JP3425079B2 JP3425079B2 (ja) | 2003-07-07 |
Family
ID=14653568
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11507598A Expired - Fee Related JP3425079B2 (ja) | 1998-04-24 | 1998-04-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3425079B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005522033A (ja) * | 2002-03-26 | 2005-07-21 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | ソース／ドレイン拡張部からドーパントが外方拡散しないようにするための、シリコン酸化物ライナーのイオン注入 |
| JP2012124507A (ja) * | 2000-11-22 | 2012-06-28 | Renesas Electronics Corp | 半導体装置の製造方法 |
| US20130343121A1 (en) * | 2012-06-22 | 2013-12-26 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
| JP2015149495A (ja) * | 2015-03-27 | 2015-08-20 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| JP2021007160A (ja) * | 2016-12-12 | 2021-01-21 | 株式会社Ｓｃｒｅｅｎホールディングス | ドーパント導入方法および熱処理方法 |
-
1998
- 1998-04-24 JP JP11507598A patent/JP3425079B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012124507A (ja) * | 2000-11-22 | 2012-06-28 | Renesas Electronics Corp | 半導体装置の製造方法 |
| JP2005522033A (ja) * | 2002-03-26 | 2005-07-21 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | ソース／ドレイン拡張部からドーパントが外方拡散しないようにするための、シリコン酸化物ライナーのイオン注入 |
| US20130343121A1 (en) * | 2012-06-22 | 2013-12-26 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
| US9559101B2 (en) * | 2012-06-22 | 2017-01-31 | Samsung Electronics Co., Ltd. | Semiconductor device with impurity-doped region and method of fabricating the same |
| US10332878B2 (en) | 2012-06-22 | 2019-06-25 | Samsung Electronics Co., Ltd. | Semiconductor device with impurity-doped region and method of fabricating the same |
| JP2015149495A (ja) * | 2015-03-27 | 2015-08-20 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| JP2021007160A (ja) * | 2016-12-12 | 2021-01-21 | 株式会社Ｓｃｒｅｅｎホールディングス | ドーパント導入方法および熱処理方法 |
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| Publication number | Publication date |
|---|---|
| JP3425079B2 (ja) | 2003-07-07 |
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