KR20050033494A - 고융점 금속 게이트를 갖는 반도체 장치 - Google Patents

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Abstract

반도체 장치는 듀얼-게이트 전극 구조를 갖는다. 게이트 전극 (19) 은 도핑된 폴리실리콘막 (13), WSi2 막 (14), WN 막 (16), 및 W 막 (17) 을 포함하는 층상 구조를 갖는다. P-채널 영역의 폴리실리콘막 (13) 상에 형성된 WSi2 막 (14) 은 서로 떨어져 배치된 다수의 WSi2 입자들 (14a) 로 형성되어, 폴리실리콘막 (13) 에 도핑된 불순물의 양방향 확산을 방해한다.

Description

고융점 금속 게이트를 갖는 반도체 장치{SEMICONDUCTOR DEVICE HAVING A HMP METAL GATE}
본 발명은 듀얼-게이트 구조에 적합한 고융점 (HMP ;high-melting-point, 이하 HMP라 함) 금속 게이트를 가지며, P-채널 트랜지스터 및 N-채널 트랜지스터는 게이트 구조를 공유하는 반도체 장치에 관한 것이다. 또한, 본 발명은 그러한 반도체 장치를 제조하는 방법에 관한 것이다.
텅스텐 (W) 과 같은, HMP 금속을 포함하는 게이트 전극을 갖는 LSI는, 빠른 동작 속도와 그 제조 단계에서 가해지는 열에 대해 우수한 내성을 갖는 것으로 알려져 있다. 일반적으로, HMP 금속 게이트는 얇은 폴리실리콘막과 게이트 산화막 상에 낮은 전기 저항을 갖는 HMP 금속막을 연속적으로 증착하여 형성한다.
폴리실리콘막 상에 HMP 금속막을 직접 증착하고 그것에 고온의 열처리를 수행하여, 그 막들 사이의 계면에서 HMP 금속을 실리콘과 반응시켜 HMP 금속 실리사이드 (silicide) 를 형성하는, LSI가 알려져 있다. 그러나, HMP 금속 실리사이드막은 상대적으로 높은 전기 저항을 가지며, 따라서 HMP 금속 실리사이드막의 형성은 LSI에서 트랜지스터의 동작 속도를 더 높이는 것을 억제하게 된다. 일본 특허 공개 공보 11(1999)-233451 호는 HMP 금속막과 폴리실리콘막 사이의 계면에서, WN 과 같은, HMP 금속 니트라이드막을 형성함으로써, 열처리 동안에 HMP 금속의 실리사이드 반응을 억제하는 기술을 개시한다.
그러나, 폴리실리콘막 상에 금속 니트라이드막을 직접 형성한 후, 열처리 동안에, HMP 금속 니트라이드막이 폴리실리콘막의 Si와 강하게 반응하여, 두꺼운 HMP 금속 실리사이드 니트라이드막을 형성한다. 두꺼운 HMP 금속 실리사이드 니트라이드막이 훌륭한 장벽 기능을 하지만, 두꺼운 HMP 금속 실리사이드 니트라이드막은, HMP 금속 실리사이드 니트라이드의 고저항은 대개 게이트 전극의 층상 구조 또는 그 조성에 의존하므로, 더 높은 전기 저항을 가질 수 있다. 이러한, 더 높은 전기 저항은 반도체 장치가 더 빠른 동작 속도를 달성하는 것을 방해한다.
본 발명자는 일본 특허 공개 공보 2003-163348 호에서 게이트 전극을 형성하는 기술을 제안하였다. 이 공보에서는, 폴리실리콘막과 HMP 금속 니트라이드막 사이에, 상대적으로 낮은 전기 저항을 가진 HMP 금속 실리사이드막을 개재시킨 후, HMP 금속 실리사이드막, HMP 금속 니트라이드막, 및 HMP 금속막을 포함하는 전체 층상 구조에 대해 열처리를 수행하여 얇은 HMP 금속 실리사이드 니트라이드막을 형성한다.
또한, 본 발명자는 LSI에서 게이트 전극을 형성하는 기술을 연구하여, 일본 특허 공개 공보 2003-163348호 에 개시된 기술이, 듀얼-게이트 구조를 가지며 따라서 서로 인접하게 위치된 N-채널과 P-채널을 포함하는 LSI에 적용되는 경우에, 계면 저항의 증가와 실리콘 두께 측면에서의 막 두께의 증가라는 문제를 일으킨다는 점을 발견하였다.
상기 문제는, 실리콘막보다 HMP 금속 실리사이드막에서 불순물의 확산 계수가 3 내지 6 오더만큼 더 높다는 사실과, 열처리 동안에 HMP 금속 실리사이드막에 의해 N-채널 영역에서의 폴리실리콘막의 N-타입 불순물과 P-채널 영역에서의 폴리실리콘막의 P-타입 불순물이 흡수되어, N-채널 영역과 P-채널 영역 사이에 N-타입과 P-타입 불순물의 양방향 확산을 초래한다는 사실에 기인한다. 또한, 게이트 전극의 P-채널 영역으로부터 N-채널 영역으로 쌍으로 확산되는 불순물의 양이 특히 많아서, 게이트 전극의 전도성을 감소시킨다는 점을 발견하였다.
상기 종래 기술의 문제점 측면에서, 본 발명의 목적은 N-채널 영역과 P-채널 영역 사이의 게이트 전극에서 불순물의 양방향 확산을 억제시킴으로써, 게이트 전극에서 더 낮은 저항을 가지며 따라서 더 높은 동작 속도를 갖는 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적은 그러한 반도체 장치를 제조하는 방법을 제공하는 것이다.
본 발명은 N-채널 영역과 P-채널 영역을 갖는 반도체 기판 ; 및 상기 N-채널 영역과 P-채널 영역에 각각 형성된 N-채널 트랜지스터와 P-채널 트랜지스터를 구비하되, 상기 N-채널 트랜지스터와 상기 P-채널 트랜지스터는 불순물로 도핑된 폴리실리콘막, HMP (high-melting-point) 금속 실리사이드막, HMP 금속 니트라이드막, 및 HMP 금속막을 포함하는 층상 구조를 각각 가지는 게이트 전극을 각각 가지며, 상기 P-채널 트랜지스터의 상기 게이트 전극의 상기 HMP 금속 실리사이드막은 불연속 막 구조를 가지는, 반도체 장치를 제공하는 것이다.
또한, 본 발명은 N-채널 영역과 P-채널 영역을 쌍으로 가지는 반도체 기판 상에 게이트 산화막을 형성하는 단계; 상기 게이트 산화막 상에 폴리실리콘 또는 비결정성 실리콘으로 이루어지는 실리콘막을 증착하는 단계; 상기 P-채널 영역의 상기 실리콘막의 제1 부분을 1×1015 내지 5×1015 이온/㎠ 의 선량으로 P-타입 불순물로 도핑하며, 상기 N-채널 영역의 상기 실리콘막의 제2 부분을 N-타입 불순물로 도핑하는 단계; 상기 P-채널 영역과 상기 N-채널 영역 사이의 상기 도핑된 실리콘막 상에, HMP 금속 실리사이드막을 일정한 증착율로 증착하는 단계; 및 상기 N-채널 영역과 상기 P-채널 영역의 각각에, 상기 N-채널 트랜지스터와 상기 P-채널 트랜지스터를 형성하는 단계를 구비하되, 상기 일정한 증착율은 HMP 금속 실리사이드막을 3 내지 10㎚ 두께로 증착하며, 상기 N-채널 트랜지스터와 상기 P-채널 트랜지스터는 공통 게이트 전극을 가지며, 상기 공통 게이트 전극은, 상기 도핑된 폴리실리콘막, 상기 HMP 금속 실리사이드막, HMP 금속 니트라이드막, 및 HMP 금속막을 포함하는, 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 반도체 장치에 따르면, P-채널 트랜지스터의 게이트 전극에서 불연속 막을 갖는 HMP 금속 실리사이드막은 P-채널 영역과 N-채널 영역 사이의 도핑된 실리콘막에서 불순물의 양방향 확산을 물리적으로 방해하여, 게이트 전극의 도전율의 감소를 방지하고 반도체 장치의 더 높은 동작 속도를 달성한다.
본 발명의 방법은 이러한 이점을 갖는 본 발명의 반도체 장치를 제공한다.
상기의 목적과 다른 목적, 본 발명의 특징 및 이점은, 첨부 도면을 참조하여 자세히 설명한다.
이하, 본 발명을 첨부 도면을 참조하여 더욱 상세하게 설명한다.
도 1을 참조하면, 본 발명의 실시형태에 따른 반도체 장치는 듀얼-게이트 구조를 가지며, 실리콘 기판 (10) 상에, 서로 인접한 P-웰 (10A) 과 N-웰 (10B) 을 각각 포함하는 다수의 쌍이 형성된다. 반도체 장치는 실리콘 기판 (10) 을 겹쳐 놓은 게이트 전극 (19) 을 포함하며, 그 위에 P-웰 (10A) 과 N-웰 (10B) 사이의 절연을 위해 그 표면내에 실리콘 산화막 (소자 절연막; 11) 이 형성된다. P-웰 (10A) 은 붕소 (B) 로 도핑되는 반면, N-웰 (10B)은 인 (P) 으로 도핑된다. 4㎚ 두께의 게이트 산화막 (12) 은 소자 절연막 (11) 을 제외한, 실리콘 기판 (10) 상에 형성된다.
소자 절연막 (11) 과 게이트 산화막 (12) 상에, 100㎚ 두께의 폴리실리콘막 (13, 13A, 13B), 텅스텐 실리사이드 (WSi2 ) 막 (14), 2 내지 5㎚ 두께의 텅스텐 실리사이드 니트라이드 (WSiN) 막 (15), 10㎚ 두께의 텅스텐 니트라이드 (WN) 막 (16), 80㎚ 두께의 텅스텐 (W) 막 (17), 및 200㎚ 두께의 실리콘 니트라이드 (SiN) 막 (18) 을 포함한 층상 구조가 형성된다. 게이트 전극 (19) 의 양 측벽 상에 SiN 측벽막 (21) 이 형성된다.
폴리실리콘막은 P-웰 (10A) 상에 형성되며 N-타입 불순물로 도핑된 N-타입 부분 (13A), 및 소자 절연막 (11) 의 일부, 및 N-웰 (10B) 상에 형성되며 P-타입 불순물로 도핑된 P-타입 부분 (13B) , 및 소자 절연막 (11) 의 일부를 포함한다. 폴리실리콘막의 N-타입 부분 (13A) 은 인으로 10keV 의 가속 에너지와 5×1015 이온/㎠의 선량으로 도핑되는 반면에, 폴리실리콘막의 P-타입 부분 (13B) 은 붕소로 5keV 의 가속 에너지와 1×1015 내지 5×1015 이온/㎠ 선량으로 도핑되며, 더 바람직하게는 3×1015 내지 5×1015 이온/㎠ 으로 도핑된다.
폴리실리콘막의 N-타입 부분 (13A) 상의 또 다른 WSi2 막 (14) 부분은 3 내지 10 ㎚의 두께를 갖는 것이 바람직하며, 5 내지 7㎚ 의 두께를 갖는 것이 더 바람직하다. 폴리실리콘막의 P-타입 부분(13B) 상의 또 다른 WSi2 막 (14) 부분은 서로 분리되어 있는 다수의 평평한 WSi2 입자들 (14a) 로 형성되며, 폴리실리콘막의 N-타입 부분 (13A) 상에 형성된 WSi2 막 (4) 부분의 두께와 동일한 두께를 갖는다. 폴리실리콘막의 P-타입 부분 (13B) 의 선량을 3×1015 내지 5×1015 붕소 이온/㎠ 으로 설정하고 WSi2 막 두께를 5 내지 7 ㎚ 로 설정함으로써, WSi2 입자들 (14a) 이 5 내지 30 ㎚ 의 입자 크기를 갖고 인접한 입자들 (14a) 간에 2 내지 80 ㎚의 간격으로 서로로부터 분리된 구조를 제공할 수 있다.
WSiN 막 (15) 은 WSi2 입자들 (14a) 간의 간격을 통하여 폴리실리콘막의 P-타입 부분 (13B) 과 직접 접촉하여 배치된다.
본 실시형태에서 형성된 게이트 전극 (19) 에서, 상술된 바와 같이 서로 분리된 평평한 WSi2 입자들 (14a) 로 형성된 WSi2 막 (14) 의 부분은, 불순물의 양방향 확산을 억제한다. 더 상세하게 설명하면, 폴리실리콘막의 N-타입 부분 (13A) 에 있는 인과 P-타입 부분 (13B) 에 있는 붕소가, WSi2 입자들로 형성된 WSi2 막 (14) 의 구조에 의해 N-타입 부분 (13A) 과 P-타입 부분 (13B) 사이의 확산으로부터 물리적으로 억제된다. 이는 W 막 (17) 과 폴리실리콘막 (13) 간의 계면 저항의 상승을 억제하여, 저저항을 가진 게이트 전극을 달성한다.
도 2a 내지 도 2g 는 본 실시형태의 반도체 장치에서 게이트 구조를 제조하는 제조 단계를 순차적으로 도시한다. 먼저, 실리콘 기판 (10) 의 표면 영역 상에 소자 절연막 (11) 을 얕은 트렌치 절연 (shallow trench isolation; STI) 기술을 이용하여 선택적으로 형성한다. 그 후에, 실리콘 기판 (10) 에 레지스트 마스크 (미도시) 를 이용하여 붕소 이온 (B+) 을 주입하여 실리콘 기판 (10) 의 표면 영역에 P-웰 (10A) 을 형성한다. 또한, 실리콘 기판 (10) 의 표면 영역 내부에 다른 레지스트 마스크 (미도시) 를 이용하여 인 이온 (P+) 을 주입하여, N-웰 (10B) 을 형성함으로써 도 2a 의 구조를 얻는다.
그 후, 그 실리콘 기판 (10) 을 챔버에 수납하여, 증기와 산소 가스 분위기에서 850 ℃ 의 온도에서 4 시간 동안 열처리를 행하여, 소자 절연막 (11) 의 영역을 제외한, 실리콘 기판 (10) 상에 4㎚ 두께의 게이트 산화막 (12) 을 형성한다. 그 후, 도 2b에 도시된 바와 같이, 그 소자 절연막 (11) 과 게이트 산화막 (12) 상에, 미도핑된 비결정성 실리콘막 (13a) 을 CVD (chemical vapor deposition) 기술을 이용하여 형성한다. 비결정성 실리콘막 (13a) 은 도 2b 의 점선으로 표시된 3 층 구조를 가지며, 비결정성 실리콘막 (13a) 은 3 개의 별개의 성장 단계로 증착한다. 챔버의 내부 압력을 100Pa 로 유지하고 580 ℃ 로 기판 온도를 유지하면서 모노실란 (SiH4) 을 3000 sccm (standard cubic centimeters per minute) 의 유량 (flow rate) 으로 공급하여 증착을 행한다. 증착 단계에 걸리는 시간은 예를 들어 1 시간이다.
그 후, 비결정성 실리콘막 (13a) 내부로 인 이온의 주입을, 5keV 의 가속 에너지와 5×1015이온/㎠의 선량으로 레지스트 마스크를 이용하여 수행하여, 비결정성 실리콘막의 N-타입 부분 (13A) 을 형성한다. 또한, 비결정성 실리콘막 (13a) 내부로 붕소 이온의 주입을, 5keV 의 가속 에너지와 1×1015 내지 5×1015 이온/㎠의 선량으로 또 다른 레지스트 마스크를 이용하여 수행하여, 비결정성 실리콘막의 P-타입 부분 (13B) 을 형성한다. 주입 단계에서, 붕소 대신에 보론 디플루오라이드 (BF2 +) 를 P-타입 부분 (13B) 내부로 가속 에너지를 적절히 조절하면서 주입할 수 있다. 이 경우, 붕소와 비교해 더 큰 보론 디플루오라이드의 질량으로 인해, 얕은 이온 주입의 깊이를 더 정확히 제어할 수 있다.
그 후, 그 도핑된 비결정성 실리콘막 (13a) 을 플루오르화수소 (HF) 산과 과산화수소 용액의 혼합물을 이용한 세척 단계을 거쳐, 표면 상에 형성된 원래 산화막을 제거하여, 도 2c 의 구조를 얻는다.
그 후, 도 2d 에 도시된 바와 같이, 그 도핑된 비결정성 실리콘막 (13a) 상에, 3 내지 10 ㎚ 두께의 WSi2 막 (14) 을 CVD 기술을 이용하여 증착한다. 이 증착에서, 진공 챔버의 내부 압력을 약 30 내지 100 Pa 으로 유지하면서, 디클로로실란(SiH2Cl2) 과 텅스텐 헥사플루오라이드 (WF6) 를 각각 200 sccm 과 2 sccm 의 유량으로 공급하여, 진공 챔버에 투입한 실리콘 기판 (10) 과 550 ℃ 에서 30 초 동안 반응시킨다.
상기 증착 단계에서는, 비결정성 실리콘막의 P-타입 부분 (13B) 상에 불연속 구조를 갖는 WSi2 막 (14) 을 형성한다. 더 상세하게 설명하면, P-타입 부분 (13B) 은 1×1015 내지 5×1015 이온/㎠의 선량으로 도핑하고, WSi2 막 (14) 의 증착 두께를 3 내지 10 ㎚로 선택하기 때문에, 비결정성 실리콘막의 P-타입 부분 (13B) 에 서로 떨어진 다수의 WSi2 입자들 (14a) 이 형성된다. 반대로, 비결정성 실리콘막의 N-타입 부분 (13A) 상에 균일한 WSi2 막 (14) 이 형성된다.
비결정성 실리콘막의 P-타입 부분 (13B) 에 대한 붕소 이온의 선량이 더 높을 수록, P-타입 부분 (13B) 상에 증착된 WSi2 막 (14) 의 인접한 WSi2 입자들 (14a) 간의 간격이 증가됨을 알 수 있다. 붕소 이온의 선량은 3×1015 내지 5×1015 이온/㎠으로 설정되는 것이 바람직하다. WSi2 의 증착 두께가 더 두꺼울수록, 개별 WSi2 입자들의 입자 크기가 증가된다. WSi2 의 증착 두께는 5 내지 7㎚로 설정하는 것이 바람직하다.
본 발명의 바람직한 실시형태에서는, P-타입 부분 (13B) 을 붕소 이온으로 3×1015 내지 5×1015 이온/㎠ 으로 도핑한 후에, P-타입 부분 (13B) 상에 WSi2 입자들 (14a) 을 5 내지 7㎚의 증착 두께로 형성한다. 이에 의해 WSi2 입자들에 대한 5 내지 30㎚ 의 바람직한 입자 크기를 제공하며, 인접한 WSi2 입자들 간에 2 내지 80㎚ 의 바람직한 간격을 제공한다.
비결정성 실리콘막의 P-타입 부분 (13B) 상에 증착된 텅스텐 원자의 양을, X 선 형광을 이용하여 측정하고 WSi2 막과 동일한 두께로 변환한 바, 그 동일한 두께는 비결정성 실리콘막의 N-타입 부분 (13A) 상에 증착된 WSi2 막 (14) 의 두께와 동일한 것으로 나타났다.
증착 챔버의 더 높은 내부 압력은 WSi2 증착의 기판 의존성을 증가시킨다. 바람직한 내부 압력은 약 90 Pa 이다. 폴리실리콘막 (13) 대신에 WSi2 증착용으로 이용되는 비결정성 실리콘막 (13a) 은 WSi2 입자들 (14a) 이 쉽게 형성되도록 한다. 그 후, WSi2 막 (14) 의 증착 후에 비결정성 실리콘막 (13a) 을 폴리실리콘막 (13) 으로 변경하기 위해 열처리를 수행해야 하며, 이하에서 상세히 설명한다.
그 후, WSi2 막에 남아있을 수 있는 잔여 가스의 부작용을 제거하기 위해서, 탈기 (degassing) 열처리를 수행한다. 이 탈기 열처리에서, 아르곤 (Ar) 가스, 질소 (N2) 가스, 또는 암모늄 (NH3) 가스를 공급하면서, 830 ℃ 의 기판 온도에서 30 초 동안 급속 열 어닐링 (rapid thermal annealing; RTA) 을 수행한다.
탈기 열처리에서는, 비결정성 실리콘막 (13a) 은 다결정 (polychrystalline) 으로 되어 도 1 에 도시된 폴리실리콘막 (13) 이 형성된다. 3층 구조의 비결정성 실리콘막 (13a) 은 형성된 폴리실리콘막 (13)이 상이한 결정축을 갖는 3층 구조를 가지도록 한다. 이 구조는 후속 단계에서 비결정성 실리콘막 (13a) 상에 증착된 텅스텐막 (17) 이, 텅스텐막 (17) 으로부터 실리콘 기판 (10) 쪽으로의 텅스텐 원자의 확산을 억제하는 스토퍼(stopper) 역할을 하도록 한다.
비결정성 실리콘막 (13a) 을 폴리실리콘막 (13) 으로 변경하는 RTA 단계는 700 ℃ 이상의 기판 온도와 30 초 이상 동안에 수행해야 한다. 과도하게 높은 온도는 폴리실리콘막 (13) 으로부터 붕소를 탈출시켜 폴리실리콘막의 붕소의 농도를 감소시킨다. 이러한 관점에서, RTA 단계는 950 ℃ 의 상한과 10 초의 하한에서 수행되어야 한다.
그 후, WN 막 (16) 과 W 막 (17) 을 스퍼터링 (sputtering) 하기 전에 전처리(pre-treatment)를 수행한다. WSi2 막 (14) 의 표면을 HF 산을 이용하여 30초 동안 세척하여 그로부터 자연 산화막을 제거한다. 전처리 시간은 약 1㎚ 두께의 열 산화막에 대한 에칭 시간에 상응한다. 그 후, 도 2e 에 도시된 바와 같이, HF 산으로 세척한 WSi2 막 (14) 과 WSi2 입자들 (14a) 간의 간격으로부터 노출된 폴리실리콘막 (13) 상에, 10㎚ 두께의 WN 막 (16) 과 80㎚ 두께의 W 막 (17) 을 스퍼터링함으로써 순차적으로 증착한다. 그 대신에, 이러한 막들 (16, 17) 은 CVD 기술을 이용하여 증착할 수도 있다. WN 막에서 질소에 대한 텅스텐의 비율은 약 1.7 일 수 있다.
그 후, W 막 (17) 상에, CVD 기술을 이용하여 200㎚ 두께의 SiN 막 (18) 을 증착한다. 또한, 그 위에 레지스트막 (미도시) 을 코팅하여 형성한 후, 그 레지스트막을 마스크로서 이용한 드라이 에칭 기술로 SiN 막(18) 을 패터닝하여, 도 2f 에 도시된 바와 같은 게이트 전극용의 에칭 마스크를 형성한다. 그 레지스트막의 제거와 후속 세척단계 후에, W, WN, WSi2 및 폴리실리콘막 (17, 16, 14, 13) 을, 에칭 마스크로서 SiN 마스크 패턴 (18) 을 이용한 드라이 에칭 기술에 의해 선택적으로 에칭함으로써, 도 2g 에 도시한 게이트 전극 (19) 을 형성한다.
게이트 전극 (19) 을 형성하기 위한 드라이 에칭 동안에, 게이트 전극 (19) 의 단부와 접촉하는, 점선 원 "A" 로 둘러싸인 게이트 산화막의 부분 (12) 이 드라이 에칭에 의해 손상받기 쉽다. 따라서, 드라이 에칭 후에, 게이트 전극 (19) 주변의 프로파일을 개선하기 위해 산화 (oxidizing) 열처리를 수행한다. 산화 열처리에서, 실리콘 기판 (10) 을, 챔버로 투입한 후, 수소 가스, 증기 및 질소 가스를 주입하여, 750 내지 900℃ 에서 가열하여 실리콘 및 게이트 산화막을 선택적으로 산화시킴으로써, 드라이 에칭에 의해 발생되는 손상된 부분을 복구한다.
이 산화 열처리는 폴리실리콘막 (13) 의 양측 상에 5 ㎚ 두께의 측벽막 (20) 을 형성하기 위해, 한 시간 이상동안 수행한다. 또한, 산화 열처리는 WSi2 막 (14) 과 WN 막 (16) 사이의 계면에 5 ㎚ 이하의 두께를 갖는 텅스텐 실리사이드 니트라이드 (WSiN) 막 (15) 을 형성한다. WSiN 막 (15) 의 두께가 5㎚ 이상으로 커지면, WSiN 막 (15) 의 전기 저항이 커져, WN 막 (16) 과 비결정성 실리콘막 (13) 사이의 계면 저항이 증가된다.
그 후, 게이트 전극 (19) 을 덮도록 40㎚ 두께의 실리콘 니트라이드막을 증착한 후, 게이트 전극 (19) 의 양측면 상에 도 1에 도시된 측벽막 (21) 을 형성하도록 에칭 백(etched back)한다. 그 후, 측벽막 (21) 을 포함하는 게이트 전극 (19) 을 마스크로서 이용하여 자기 정렬 프로세스에 의해 실리콘 기판 (10) 으로 불순물을 주입한다. 이렇게, 게이트 전극 (19) 에 상응하는 위치에, 고농도 도핑된 소스/드레인 영역 (미도시) 이 형성된다.
그 후, RTA 단계를 900 내지 1100 ℃ 의 온도에서 10초동안 수행하여, 소스/드레인 영역에서 불순물을 활성화시킨다. 이 RTA 단계 동안에, WSi2 막 (14) 과 WN 막 (16) 사이의 계면에 형성된 WSiN 막 (15) 도 RTA 단계의 온도와 시간에 따라 더욱 성장된다.
상술한 바와 같이, 상기의 실시형태에 의하면, 비결정성 실리콘막의 P-타입 부분 (13B) 을 붕소로 1×1015 내지 5×1015 이온/㎠ 선량으로 도핑하여, 비결정성 실리콘막의 P-타입 부분 (13B) 상에 3 내지 10 ㎚ 두께의 WSi2 막을 증착하는 구성은, P-타입 부분 (13B) 상에 서로 분리된 WSi2 입자들 (14a) 로 형성된 WSi2 막 (14) 을 구비하는 게이트 전극 구조를 제공한다.
P-타입 부분 (13B) 에 붕소 이온의 선량이 3×1015 내지 5×1015 이온/㎠ 이고 WSi2 막 (14) 의 증착 두께가 5 내지 7㎚ 인 바람직한 구성은, WSi2 입자들의 입자 크기가 5 내지 30㎚이고, 인접한 WSi2 입자들 간의 간격이 2 내지 80㎚인 게이트 전극 구조를 제공한다.
도 3a 내지 3e 및 도 4a 내지 4e는, 증착 후에, 상이한 붕소 이온의 선량과 증착된 WSi2 막 (14) 의 상이한 두께에 대한, WSi2 입자들 (14a) 의 SEM 사진을 나타낸 것이며, 이들 도면에서 도 3f 및 도 4f는 0.1 ㎛ 의 스케일을 나타낸 것이다. 도 3a 내지 도 3e 는, 5㎚의 WSi2 막 (14) 증착 두께와 1 내지 5×1015 이온/㎠ 의 상이한 비결정성 실리콘막 (13a) 의 선량의 경우에 WSi2 입자들 (14a) 을 나타낸 반면에, 도 4a 내지 4e는 7㎚의 증착 두께와 1 내지 5×1015 이온/㎠ 상이한 WSi2 입자들 (14a) 을 나타낸 것이다.
이들 도면으로부터, 비결정성 실리콘막의 P-타입 부분 (13B) 에 대한 붕소 이온의 더 높은 선량은 인접한 WSi2 입자들 (14a) 간에 더 큰 간격을 제공하며, WSi2 막 (14) 의 더 두꺼운 두께는 개별 WSi2 입자들 (14a) 의 더 큰 입자 크기를 제공함을 알 수 있다.
도 3a 내지 3e 및 4a 내지 4e 의 상이한 경우에 대하여, 비결정성 실리콘막의 P-타입 부분 (13B) 상의 WSi2 막 (14) 의 면 저항을 4 단자 프로브 기술을 이용하여 측정하였다. 도 3b 내지 3e 및 도 4c 내지 4e 에 도시된 WSi2 막 (14) 은 더 큰 면저항을 가지거나 실질적으로 0인 도전율을 나타내는 반면, 도 3a, 4a, 및 4b 에 도시된 WSi2 막 (14) 은 더 작은 면 저항을 갖는 것을 확인하였다. 즉, 도 3b 내지 3e 및 4c 내지 4e 에 도시된 WSi2 입자가 개별 WSi2 입자들 (14a) 사이의 전기 절연으로 인한 훌륭한 불연속 특성을 나타냈지만, 도 3a, 4a, 및 4b 에 도시된 WSi2 입자는 인접한 WSi2 입자들 (14a) 사이의 불충분한 절연으로 인해 나쁜 특성을 나타내었다. 4단자 프로브 기술에서, 4 개의 프로브는 그 사이에 1㎜ 간격으로 서로 분리되어 있다. SEM 사진의 조사로부터, WSi2 입자들의 입자 크기가 약 5 내지 30㎚ 이고, 인접한 입자들 간의 간격이 약 2 내지 80㎚ 임을 알 수 있었다.
도 5는 본 실시형태에서 형성된 게이트 전극에서 WN 막 (16) 과 WSi2 막 (14) 사이의 계면 저항을 측정하기 위해 수행되는 계면 저항 측정 프로세스를 나타낸다. 이 기술에서, 본 실시형태에서 얻어진 게이트 전극 (19) 은, HMP 금속 또는 W 를 함유하는 게이트 전극 (19) 의 부분을 제거한 후 측정 면 (22) 이 1×1㎛2 이었다.
실제 측정시에는, 텅스텐막 (17) 상에 전압 인가 단자 (23) 및 접지 단자 (24) 를 배치하고, 그 사이에 끼워진 전위차 측정 단자 (26) 와 계면 저항 측정면 (22) 을 접촉시킨다. 단자들 (23, 24, 및 26) 은 프로브 전극들 (25) 을 통하여 각각의 막에 접속한다. 전압 인가 단자 (23) 와 접지 단자 (24) 사이에 전압이 인가하면서, 전위차 측정 단자 (26) 와 접지 단자 (24) 사이의 전압과 그 결과인 전류를 모니터한다. 이렇게 측정한 전압과 전류에 기초하여 계면 저항을 계산하였다.
도 6 및 도 7은 본 실시형태의 게이트 전극에 대한 계면 저항의 측정 결과와 종래 기술의 반도체 장치의 게이트 전극에 대한 계면 저항의 측정 결과를 각각 나타낸다. 종래 기술의 반도체 장치는, 폴리실리콘막 상에 균일한 WSi2 막을 증착한 것이었다. 이 도면에서, 게이트 전극 (19) 에 인가된 전압을 나타내는, 전위차 측정 단자 (26) 의 전위 (전압) 는 가로축상에 도시하고, 그 결과인 전류 (㎂) 와 계면 저항 (Ω/㎛ 2) 은 세로축 상에 도시하고, 그래프 "a" 및 "b" 는 계면 저항과 측정 전류를 각각 나타낸다.
도 7의 그래프 "a" 로부터 알 수 있는 바와 같이, 더 낮은 전압은 더 높은 계면 저항 뿐만 아니라 계면 저항의 더 높은 전압 의존성을 제공한다. 이는 도 7에서 그래프 "b" 로 나타낸 최종 전류의 비선형성을 나타낸다. 또한, 계면 저항은 0.1 volt 의 측정 전압에서 8㏀ 정도로 높았다. 반대로, 도 6에 도시된 그래프 "a" 로부터 알 수 있는 바와 같이, 계면 저항은 더 낮은 전압의존성을 가지며, 따라서 최종 전류는 인가 전압과는 실질적으로 선형의 관계를 갖는다. 또한, 계면 저항은 자체로 0.1 volt 의 측정 전압에서 약 1㏀ 정도 만큼 낮은 값을 가진다. 이로부터 반도체 장치가 더 낮은 동작 전압 또는 게이트 전압에서 동작함을 알 수 있다.
도 8은 게이트 전극에서 계면 저항과 붕소 이온의 상이한 선량에 대한 게이트 크기, 즉, WSi2 입자들의 상이한 입자 크기와의 관계를 나타낸 것으로, 가로축 상에, 폴리실리콘막의 크기 (길이) 를 나타내고, 세로축 상에는 0.1 volt 의 측정 전압에서 계면 저항을 나타낸다. 본 실시형태의 방법에 의해 제조된 샘플에서, WSi2 막의 두께는 5㎚ 로 고정된 반면, P-타입 부분 (13B) 은 1 내지 5×1015 이온/㎠ 의 상이한 붕소 이온 선량을 가졌다. 실제로 측정된 값을 20 개의 샘플에 대해 평균하였으며, 그 평균값을 도 8에 나타내었다.
도 8로부터 알 수 있는 바와 같이, P-타입 부분 (13B) 의 더 높은 붕소 선량은 더 낮은 계면 저항을 제공하였으며, 더 높은 붕소 선량은 WSi2 입자들의 더 큰 입자 크기에 대응하였다. 더 높은 붕소 선량이 인접한 WSi2 입자들 간의 간격에서 더 낮은 저항 부분을 제공한다는 사실과, 더 낮은 저항 부분은 게이트 전극에서 계면 저항을 결정하는 지배적인 요소라는 사실로부터, 더 큰 입자 크기에 의해 더 낮은 계면 저항이 제공된다는 점을 알 수 있었다. 이는 WSi2 입자들 간에 형성된 간격을 통하여 P-타입 부분과 WN 막을 서로 직접 접촉시켜 두꺼운 WSiN 막을 형성하기 때문에, 폴리실리콘막의 P-타입 부분과 WN 막 사이에 반응하여 계면 저항을 증가시킬 수 있다는 점과는 반대이다.
이상, 상기 실시형태를 예로서만 설명하였으며, 본 발명은 상기 실시형태에 한정되지 않으며, 당업자에 의해서 본 발명의 범위로부터 일탈함이 없이 다양한 변형과 변경이 쉽게 이루어질 수 있다.
이상, 본 발명의 반도체 장치에 의하면, P-채널의 게이트 전극에서 불연속막을 갖는 HMP 금속 실리사이드막이 P-채널 영역과 N-채널 영역 사이의 도핑된 영역에서 불순물의 양방향 확산을 물리적으로 방해하여, 게이트 전극의 도전율의 감소를 방지하고 반도체 장치의 더 높은 동작 속도를 달성한다.
도 1은 본 발명의 실시형태에 따른 반도체 장치에서의 게이트 구조의 단면도.
도 2a 내지 도 2g는, 순차적인 제조 단계를 나타낸, 도 1의 게이트 구조의 단면도.
도 3a 내지 도 3e는 P-채널 영역에서 각각의 선량의 붕소로 도핑된 5㎚ 두께의 비결정성 실리콘막에서 WSi2 입자들의 SEM 사진.
도 3f는 도 3a 내지 도 3e의 스케일을 나타낸 도면.
도 4a 내지 도 4e는 P-채널 영역에서 각각의 선량의 붕소를 가진 7㎚ 두께의 비결정성 실리콘막에서 WSi2 층 입자들의 SEM 사진.
도 4f는 도 4a 내지 도 4e 의 스케일을 나타낸 도면.
도 5는 계면 저항의 측정의 예를 도시하는 개략도.
도 6은 본 실시형태의 반도체 장치에서 전류와 전위차 사이의 관계 및 계면 저항과 전위차와의 관계를 도시하는 그래프.
도 7은 본 실시형태의 게이트 전극에서 전류와 전위차 사이의 관계 및 계면 저항과 전위차와의 관계를 도시하는 그래프.
도 8은 게이트 전극의 상이한 선량에 대한 계면 저항과 게이트 너비 사이의 관계를 도시하는 그래프.
<도면의 주요부분에 대한 부호의 설명>
10 : 실리콘 기판 11 : 소자 절연막
12: 게이트 산화막 13 : 폴리실리콘막
14 : WSi2 막 14a : WSi2 입자들
15 : WSiN 막 16 : WN 막
17 : W 막 18 : SiN 막
21 : SiN 측벽막 22 : 계면 저항 측정면
23 : 전압 인가 단자 24 : 접지 단자
25 : 프로브 단자 26 : 전위차 측정 단자

Claims (15)

  1. N-채널 영역과 P-채널 영역을 갖는 반도체 기판 (10); 및
    상기 N-채널 영역과 P-채널 영역에 각각 형성된 N-채널 트랜지스터와 P-채널 트랜지스터를 구비하되,
    상기 N-채널 트랜지스터와 상기 P-채널 트랜지스터는 불순물로 도핑된 폴리실리콘막 (13), HMP (high-melting-point) 금속 실리사이드막 (14), HMP 금속 니트라이드막 (16) 및 HMP 금속막 (17) 을 포함하는 층상 구조를 각각 가지는 게이트 전극을 각각 가지며,
    상기 P-채널 트랜지스터의 상기 게이트 전극의 상기 HMP 금속 실리사이드막 (14) 은 불연속 막 구조를 가지는, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 HMP 금속 실리사이드막 (14) 및 상기 HMP 금속 니트라이드막 (16) 양자는 상기 HMP 금속막 (17) 에서의 HMP 금속과 동일한 HMP 금속을 포함하는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 불연속 구조는 5 내지 30㎚의 입자 크기를 가진 복수의 실리사이드 입자들 (14a) 을 포함하는, 반도체 장치.
  4. 제 3 항에 있어서,
    인접한 상기 실리사이드 입자들 (14a) 사이의 대부분의 간격은 2 내지 80㎚ 인, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 HMP 금속 실리사이드막 (14), 상기 HMP 금속 니트라이드막 (16) 및 상기 HMP 금속막 (17) 은 텅스텐, 코발트, 티타늄, 니켈, 및 탄탈륨으로 구성되는 군으로부터 선택되는 HMP 금속을 포함하는, 반도체 장치.
  6. 제 1 항에 있어서,
    상기 불순물은 붕소 이온인, 반도체 장치.
  7. 제 1 항에 있어서,
    상기 층상 구조는 또한 상기 불연속 막 구조를 가지는 상기 HMP 금속 실리사이드막 (14) 에 인접한 HMP 금속 실리사이드 니트라이드막 (15) 을 포함하며,
    상기 HMP 금속 실리사이드 니트라이드막 (15) 은 상기 HMP 금속 실리사이드막 (14) 의 HMP 금속과 동일한 HMP 금속을 포함하는, 반도체 장치.
  8. 제 1 항에 있어서,
    상기 반도체 장치는 듀얼-게이트 구조를 갖는, 반도체 장치.
  9. N-채널 영역과 P-채널 영역을 쌍으로 가지는 반도체 기판 (10) 상에 게이트 산화막 (12) 을 형성하는 단계;
    상기 게이트 산화막 (12) 상에 폴리실리콘 또는 비결정성 실리콘으로 이루어지는 실리콘막 (13) 을 증착하는 단계;
    상기 P-채널 영역의 상기 실리콘막 (13) 의 제1 부분을 1×1015 내지 5×1015 이온/㎠ 의 선량으로 P-타입 불순물로 도핑하며, 상기 N-채널 영역의 상기 실리콘막 (13)의 제2 부분을 N-타입 불순물로 도핑하는 단계;
    상기 P-채널 영역과 상기 N-채널 영역 사이의 상기 도핑된 실리콘막 (13) 상에, HMP 금속 실리사이드막 (14) 을 일정한 증착율로 증착하는 단계; 및
    상기 N-채널 영역과 상기 P-채널 영역의 각각에, 상기 N-채널 트랜지스터와 상기 P-채널 트랜지스터를 형성하는 단계를 구비하되,
    상기 일정한 증착율은 HMP 금속 실리사이드막 (14) 을 3 내지 10㎚ 두께로 증착하며,
    상기 N-채널 트랜지스터와 상기 P-채널 트랜지스터는 공통 게이트 전극을 가지며, 상기 공통 게이트 전극은, 상기 도핑된 폴리실리콘막, 상기 HMP 금속 실리사이드막, HMP 금속 니트라이드막 및 HMP 금속막을 포함하는, 반도체 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 두께는 5 내지 7㎚ 인, 반도체 장치의 제조 방법.
  11. 제 9 항에 있어서,
    상기 HMP 금속 실리사이드막 증착단계 후에, 비결정성 실리콘을 포함하는 상기 실리콘막을 폴리실리콘막으로 변화시키기 위해 상기 실리콘막 (13) 을 열처리하는 단계를 포함하는, 반도체 장치의 제조 방법.
  12. 제 9 항에 있어서,
    상기 HMP 금속 실리사이드막 증착 단계는 30 내지 100 Pa 의 증착 압력 하에서 수행되는, 반도체 장치의 제조 방법.
  13. 제 9 항에 있어서,
    상기 도핑 단계는 상기 실리콘막 (13) 의 제 1 부분을 3 ×1015 이온/㎤ 이상의 선량으로 도핑하는, 반도체 장치의 제조 방법.
  14. 제 9 항에 있어서,
    상기 HMP 금속 실리사이드막 (14), 상기 HMP 금속 니트라이드막 (16) 및 상기 HMP 금속막 (17) 은 텅스텐, 코발트, 티타늄, 니켈 및 탄탈륨으로 구성되는 군으로부터 선택되는 HMP 금속을 포함하는, 반도체 장치의 제조 방법.
  15. 제 9 항에 있어서,
    상기 P-타입 불순물은 붕소 이온인, 반도체 장치의 제조 방법.
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