CN1610115A - 具有hmp金属栅的半导体器件 - Google Patents

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Abstract

一种半导体器件具有双栅电极结构。该栅电极具有包括掺杂多晶硅膜、WSi2膜、WN膜和W膜的层结构。形成在P沟道区域中的多晶硅膜上的WSi2膜形成有多个彼此隔开的WSi2微粒，从而防止了掺杂在多晶硅膜中的杂质的双边扩散。

Description

具有HMP金属栅的半导体器件
技术领域
本发明涉及一种具有HMP(高熔点)金属栅的半导体器件，该金属栅适合于P沟道晶体管和N沟道晶体管共享栅结构的双栅结构。本发明还涉及一种用于制造这种半导体器件的方法。
背景技术
具有包括HMP金属(例如钨(W))的栅电极的LSI具有较高的运行速度和较高的抵抗在其制造过程中所施加的热的能力。HMP金属栅一般通过顺序在栅氧化物膜上淀积薄多晶硅膜和具有较低电阻的HMP金属膜来形成。
已知在这种LSI中，HMP金属硅化物通过直接在多晶硅膜上淀积HMP金属膜和对其进行高温热处理来形成，其中，高温热处理致使HMP金属在膜之间的界面上与硅发生反应。但是，HMP金属硅化物膜具有相对较高的电阻，因此应当抑制HMP金属硅化物膜的形成，以使LSI中的晶体管实现较高的运行速度。公开号为JP-A-11(1999)-233451的专利描述了一种用于在热处理中抑制HMP金属的硅化物反应的技术，其通过在HMP金属膜和多晶硅膜之间的界面上形成HMP金属氮化物膜(例如包括WN)来实现。
但是，在直接在多晶硅膜上直接形成金属氮化物膜之后的热处理中，HMP金属氮化物膜与多晶硅膜中的Si发生强烈的反应，从而形成了厚HMP金属硅氮化物(silicide nitride)膜。虽然厚HMP金属硅氮化物膜具有优良的势垒功能，但是，由于厚HMP金属硅氮化物膜取决于其成分或栅电极的层结构而可能具有较高的电阻系数，所以厚HMP金属硅氮化物膜可能具有较高的电阻。较高的电阻阻止半导体器件实现较高的运行速度。
本发明人在公开号为JP-A-2003-163348的专利中提出了一种用于形成栅电极的技术。在此公开中，在多晶硅膜和HMP金属氮化物膜之间插入了具有相对较低的电阻的HMP金属硅化物膜，然后对包括HMP金属硅化物膜、HMP金属氮化物膜和HMP金属膜的作为整体的层结构进行热处理，以形成薄HMP金属硅氮化物膜。
本发明人进一步研究在用于形成LSI中的栅电极的技术并发现在JP-A-2003-163348中描述的技术如果被应用到具有双栅结构并包括彼此相邻的N沟道区域和P沟道区域的LSI上，则这种技术会致使增大界面电阻和膜厚度(硅膜的厚度)增大的问题。
上述问题是由这个实事引起的：在热处理过程中，HMP金属硅化物膜中的杂质的扩散系数比硅膜中高三到六级并且N沟道区域的多晶硅膜中的N型杂质和P沟道区域的多晶硅膜中的P型杂质被HMP金属氮化物膜吸收，从而导致了N沟道区域和P沟道区域之间的N型和P型杂质的双边扩散。本发明人还发现在这对沟道区域中从栅电极的P沟道区域扩散到N沟道区域中的杂质的数量特别大，从而降低了栅电极的导电性。
发明内容
考虑到现有技术中的上述问题，本发明的一个目的是提供一种在栅电极中具有较低电阻并具有较高运行速度的半导体器件，其通过抑制N沟道区域和P沟道区域之间的栅电极中的杂质的双边扩散来实现。
本发明的另一目的是提供一种制造这种半导体器件的方法。
本发明提供一种半导体器件，包括：具有N沟道区域和P沟道区域的半导体衬底；以及分别形成在N沟道区域和P沟道区域中的N沟道晶体管和P沟道晶体管，N沟道晶体管和P沟道晶体管分别具有栅电极，每个栅电极具有包括掺杂有杂质的多晶硅膜、高熔点(HMP)金属硅化物膜、HMP金属氮化物膜和HMP金属膜的层结构，其中，P沟道晶体管的栅电极的HMP金属硅化物膜具有不连续的膜结构。
本发明还提供一种用于制造半导体器件的方法，该方法包括以下步骤：在包括成对的N沟道区域和P沟道区域的半导体衬底上形成栅氧化物膜；在栅氧化物膜上淀积包括多晶硅或非晶硅的硅膜；在P沟道区域的硅膜的第一部分中以1×1015到5×1015离子/cm2的剂量掺杂P型杂质和在N沟道区域的硅膜的第二部分中掺杂N型杂质；以P沟道区域和N沟道区域之间统一的淀积速率在掺杂硅膜上淀积高熔点(HMP)金属硅化物膜，该统一的淀积速率淀积了厚度为3到10nm的HMP金属硅化物膜；以及分别在N沟道区域和P沟道区域中形成N沟道晶体管和P沟道晶体管，N沟道晶体管和P沟道晶体管分别具有栅电极，该栅电极包括掺杂多晶硅膜、HMP金属硅化物膜、HMP金属氮化物膜和HMP金属膜。
根据本发明的半导体器件，在P沟道晶体管的栅电极中具有不连续的膜结构的HMP金属硅化物膜物理上防止了P沟道区域和N沟道区域之间的掺杂硅膜中的杂质的双边扩散，从而防止了栅电极的导电性的下降并实现了半导体器件的较高的运行速度。
本发明的方法提供了具有这种优点的本发明的半导体器件。
结合附图，下面的描述将使本发明的上述和其它目的、特征和优点变得更加清楚明了。
附图说明
图1是根据本发明的实施例的半导体器件中的栅结构的剖面图。
图2A-2G是图1的栅结构的剖面图，示出了该栅结构的顺序制造步骤。
图3A-3E是P沟道区域中的掺杂有不同剂量的硼的5nm厚的非晶硅膜中的WSi2微粒的SEM照片，且图3F示出了其尺寸。
图4A-4E是P沟道区域中的掺杂有不同剂量的硼的7nm厚的非晶硅膜中的WSi2层微粒的SEM照片，且图4F示出了其尺寸。
图5是示出了测量界面电阻的示例的示意图。
图6个曲线图，示出了在本实施例的半导体器件中的电流与电势差之间以及界面电阻与电势差之间的关系。
图7个曲线图，示出了在本实施例的栅电极中的电流与电势差之间以及界面电阻与电势差之间的关系。
图8是个曲线图，示出了对于不同剂量的栅电极的界面电阻和栅宽度之间的关系。
具体实施方式
现在，参考附图对本发明进行更加详细的描述。
参考图1，根据本发明的实施例的半导体器件具有双栅结构，其中，每个包括彼此相邻的P阱10A和N阱10B的多个阱对形成在硅衬底10上。半导体器件包括位于硅衬底10上的栅电极19，其中在硅衬底10上，在其表面区域中形成用于隔离P阱10A和N阱10B的二氧化硅膜(元件隔离膜)11。P阱10A掺杂有硼(B)而N阱10B掺杂有磷(P)。除了元件隔离膜11之外，在硅衬底10上还形成有4nm厚的栅氧化物膜12。
在元件隔离膜11和栅氧化物膜12上形成包括100nm厚的多晶硅膜13(13A，13B)、硅化钨(WSi2)膜14、2到5nm厚的硅氮化钨(WSiN)膜15、10nm厚的氮化钨(WN)膜16、80nm厚的钨(W)膜17和200nm厚的氮化硅膜(SiN)膜18的层结构。在栅电极19的两个侧壁上形成SiN侧壁膜21。
多晶硅膜包括掺杂有N型掺杂剂并形成在P阱10A和部分元件隔离膜11上的N型部分13A和掺杂有P型掺杂剂并形成在N阱10B和部分元件隔离膜11上的P型部分13B。多晶硅膜的N型部分13A以10keV的加速能量和5×1015离子/cm2的剂量掺杂磷，而多晶硅膜的P型部分13B以5keV的加速能量和1×1015到5×1015离子/cm2(优选为3×1015到5×1015离子/cm2)的剂量掺杂硼。
多晶硅膜的N型部分13A上的一部分WSi2膜14优选为具有3到10nm的厚度，更优选为5到7nm的厚度。多晶硅膜的P型部分13B上的另一部分WSi2膜14形成有大量彼此隔开的平坦WSi2微粒14a并且具有与形成在多晶硅膜的N型部分13A上的那部分WSi2膜14的厚度相等的厚度。把多晶硅膜的P型部分13B的剂量设置为3×1015到5×1015硼离子/cm2和把WSi2膜的膜厚度设置为5到7nm能够提供这样的结构：WSi2微粒14a具有大约5到30nm的粒度(grain size)且通过相邻微粒14a之间的2到80nm的空隙彼此隔开。
WSiN膜15被安置成通过WSi2微粒14a之间的空隙与多晶硅膜的P型部分13B直接接触。
在本实施例中形成的栅电极19中，如上所述的形成有彼此隔开的平坦WSi2微粒14a的WSi2膜14抑制了杂质的双边扩散。更具体地说，通过形成有WSi2微粒的WSi2膜14的结构，物理上抑制了多晶硅膜的N型部分13A中的磷和P型部分13B中的硼在N型部分13A和P型部分13B之间的扩散。这抑制了W膜17和多晶硅膜13之间的界面电阻的增大，从而实现了具有较低电阻的栅电极。
图2A到2G顺序示出了用于制造本实施例的半导体器件中的栅结构的制造步骤。首先，通过使用浅沟槽隔离(STI)技术在硅衬底10的表面区域上选择性地形成元件隔离膜11。然后，通过使用抗蚀剂掩模(未示出)在硅衬底10中注入硼离子(B+)，以在硅衬底10的表面区域中形成P阱10A。进而，通过使用抗蚀剂掩模(未示出)在硅衬底10中注入磷离子(P+)，以在硅衬底10的表面区域中形成N阱10B，如图2A所示。
此后，把硅衬底10放置入一个室中，其中在蒸汽和氧气气体中并且在850摄氏度的温度下对硅衬底10热处理四个小时，从而在硅衬底10的除了元件隔离膜11区域之外的区域上形成了4nm厚的栅氧化物膜12。然后，通过使用CVD(化学气相淀积)技术在元件隔离膜11和栅氧化物膜12上形成未掺杂非晶硅膜13a，如图2B所示。非晶硅膜13a具有三层结构，如图2B中的虚线所示，其中非晶硅膜13a通过三个分开的生长步骤来淀积。该淀积通过以3000sccm(标准立方厘米每分钟)的流速提供甲硅烷(SiH4)并且保持该室的内部压力在100Pa下和保持衬底温度在580摄氏度下来实现。淀积步骤的时间长度例如是一个小时。
然后，以5keV的加速能量和5×1015离子/cm2的剂量并使用抗蚀剂掩模把磷离子注入非晶硅膜13a中，从而形成了非晶硅膜的N型部分13A。进而，以5keV的加速能量和1×1015到5×1015离子/cm2的剂量并使用另一抗蚀剂掩模把硼离子注入非晶硅膜13a中，从而形成了非晶硅膜的P型部分13B。在注入步骤中，在P型部分13B中可以注入二氟化硼(BF2 +)，而不是硼，同时适当地调节加速能量。在这种情况中，由于二氟化硼相比于硼具有较大的质量，所以可以更加精确地控制浅离子注入的深度。
此后，使用氢氟(HF)酸和过氧化氢溶剂的混合物对掺杂非晶硅膜13a进行清洗步骤，以除去形成在表面上的自然氧化物膜，从而获得了图2C的结构。
然后，如图2D所示，通过使用CVD技术在掺杂非晶硅膜13a上淀积3到10nm厚的WSi2膜14。在这个淀积步骤中，分别以200sccm和2sccm的流速提供二氯硅烷(SiH2Cl2)和六氟化钨(WF6)并且保持真空室的内部压力在大约30到100Pa下，从而使真空室中的硅衬底10在550摄氏度下发生30秒的化学反应。
在上述的淀积步骤中，在非晶硅膜的P型部分13B上形成具有不连续的结构的WSi2膜14。更具体地说，由于P型部分13B以1×1015到5×1015离子/cm2的剂量掺杂有硼并且由于WSi2膜14的淀积厚度选择为3到10nm，所以在非晶硅膜的P型部分13B上形成了彼此隔开的大量WSi2微粒14a。另一方面，在多晶硅膜的N型部分13A上形成了均匀的WSi2膜14。
请注意，非晶硅膜的P型部分13B的较高剂量的硼离子增大了淀积在P型部分13B上的WSi2膜14中的相邻WSi2微粒14a之间的空隙。优选地，硼离子的剂量设置为3×1015到5×1015离子/cm2。WSi2的较大淀积厚度增大了各个WSi2微粒的粒度。优选地，WSi2的淀积厚度设置为5到7nm。
在本发明的优选实施例中，在P型部分13B中以3×1015到5×1015离子/cm2掺杂硼离子之后，在P型部分13B上形成具有5到7nm的淀积厚度的WSi2微粒14a。这对于WSi2微粒提供优选为5到30nm的粒度并且在相邻WSi2微粒之间提供优选为2到80nm的空隙。
淀积在非晶硅膜的P型部分13B上的钨原子的数量通过使用X线荧光来测量且被转换为WSi2膜的等同厚度，以使该等同厚度等于淀积在非晶硅膜的N型部分13A上的WSi2膜14的厚度。
淀积室的较高的内部压力增大了WSi2的淀积对衬底的依赖性。优选的内部压力室大约90Pa。使用非晶硅膜13a代替多晶硅膜13来在其上面淀积WSi2允许容易地形成WSi2微粒14a。因此，在淀积WSi2膜14之后，应当进行热处理，以把非晶硅膜13a变成多晶硅膜13，这将在下面描述。
然后，为了除去可能留在WSi2膜中的剩余气体的负面影响，对其进行脱气热处理。在脱气热处理中，在830摄氏度的衬底温度下进行30秒钟的快速热退火(RTA)，同时供应氩(Ar)气体、氮(N2)气体或铵(NH3)气体。
在脱气热处理中，非晶硅膜13a变成多晶体，从而形成了多晶硅膜13，如图1所示。非晶硅膜13a的三层结构使所得到的多晶硅膜13具有三层结构，其中这三层具有不同的晶轴。这种结构使在后续步骤中淀积在非晶硅膜13a上的钨膜17具有限位膜的功能，其抑制了钨原子从钨膜17扩散到硅衬底10中。
用于把非晶硅膜13a转换为多晶硅膜13的RTA步骤应当在700摄氏度或更高的衬底温度下进行30秒钟或更长。请注意，过高的温度会致使硼脱离多晶硅膜13，从而降低了多晶硅膜中的硼的浓度。关于这点，RTA步骤应当在最高温度为950摄氏度的进行且最长时间为10秒钟。
然后，在溅射WN膜16和W膜17之前进行预处理。通过使用HF酸对WSi2膜14的表面清洗30秒钟，以除去自然氧化物膜。预处理的时间长度对应于蚀刻掉大约1nm厚的热氧化物膜的蚀刻时间。然后，如图2E所示，通过溅射到用HF酸清洗的WSi2膜14上和溅射到从WSi2微粒14a之间的空隙暴露出来的多晶硅膜13上来顺序地淀积10nm厚的WN膜16和80nm厚的W膜17。这些膜16和17可以使用CVD技术来淀积。WN膜中的钨与氮的比例可以大约为1.7。
然后通过使用CVD技术在W膜17上淀积200nm厚的SiN膜18。进而，通过涂覆在其上面形成抗蚀膜(未示出)，然后使用该抗蚀膜作为掩模并通过干蚀刻技术溅射SiN膜18，以形成用于栅电极图形的蚀刻掩模，如图2F所示。在除去抗蚀膜之后和后续的清洗步骤中，使用SiN掩模图形18作为蚀刻掩模并通过干蚀刻技术选择性地蚀刻W、WN、WSi2和多晶硅膜17、16、14和13，从而形成栅电极19，如图2G所示。
在用于形成栅电极19的干蚀刻中，与栅电极19的边缘接触并且被虚线环“A”包围的部分栅氧化物膜12很可能受干蚀刻的损坏。因此，在干蚀刻之后进行氧化热处理，以改善围绕栅电极19的轮廓。在氧化热处理中，把硅衬底10放置在一个引入氢气体、蒸汽和氮气体的室中并在750到900摄氏度下加热，以选择性地氧化硅和栅氧化物膜，从而修补由于干蚀刻所导致的受损坏的部分。
氧化热处理执行一个小时或更长，以在多晶硅膜13的两个侧面上形成5nm厚的侧壁膜20。氧化热处理还在WSi2膜14和WN膜16之间的界面上形成具有5nm或更小的厚度的硅氮化钨(WSiN)膜14。WSiN膜15的5nm或更高的厚度致使WSiN膜14的电阻较大，从而增大了WN膜16和非晶硅膜13之间的界面电阻。
然后，淀积40nm厚的氮化硅膜来覆盖栅电极19并对其进行深蚀刻，以在栅电极19的两侧形成侧壁膜21，如图1所示。然后，使用包括侧壁膜21的栅电极19作为掩模并通过自对准工艺把杂质注入硅衬底10中。因此，在对应于栅电极19的位置上形成了重掺杂源极/漏极区(未示出)。
然后，在900到1100摄氏度的温度下进行10秒钟的RTA步骤，从而激活源极/漏极区中的杂质。在这个RTA步骤中，形成在WSi2膜14和WN膜16之间的界面上的WsiN膜15取决于RTA步骤的温度和时间长度而进一步生长。
如上所述，根据上述的实施例，非晶硅膜的P型部分13B以1×1015到5×1015离子/cm2的剂量掺杂硼和在非晶硅膜的P型部分13B上淀积3到10nm厚的WSi2膜的配置提供了这样的栅电极结构，其包括在P型部分13B上的形成有彼此隔开的WSi2微粒14a的WSi2膜14。
注入到P型部分13B中的硼离子的剂量为3×1015到5×1015离子/cm2和WSi2膜14的淀积厚度为5到7nm的配置提供了这样的栅电极结构：WSi2微粒的粒度为大约5到30nm且相邻WSi2微粒14a之间的空隙为2到80nm。
图3A到3E和4A到4E示出了对于不同剂量的硼离子和具有不同的淀积厚度的WSi2膜14进行淀积之后的WSi2微粒14a的照片，并且图3F和4F示出了在这些图中的0.1μm的尺寸。图3A到3E示出了在WSi2膜14的淀积厚度为5nm且对于非晶硅膜13a的不同剂量为1到5×1015离子/cm2的情况下的WSi2微粒14a，而图4A到4E示出了在淀积厚度为7nm且不同剂量为1到5×1015离子/cm2的情况下的WSi2微粒14a。
从这些图中可以理解，非晶硅膜的P型部分13B的硼离子的剂量越高会使相邻WSi2微粒14a之间的空隙越大，且WSi2膜14的厚度越大会使各个WSi2微粒14a的粒度越大。
对于图3A到3E和4A到4E中的不同情况，非晶硅膜的P型部分13B上的WSi2膜14的表面电阻通过使用四探针(four-terminalprobe)技术来测量。测出图3B到3E和4C到4E所示的WSi2膜14具有较大的表面电阻或具有基本为零的导电率，而图3A、4A和4B所示的WSi2膜14具有较低的表面电阻。换言之，虽然由于各个WSi2微粒14a之间的电隔离而使图3B到3E和4C到4E所示的WSi2膜14具有较优良的不连续属性，但是，由于相邻WSi2微粒14a之间的不足的隔离而使图3A、图4A和4B所示的WSi2膜14具有较差的属性。在四探针技术中，四个探针之间互相隔开有1mm的空隙。从对SEM照片的观察可以看出，WSi2微粒的粒度为大约5到30nm且相邻微粒之间的空隙为2到80nm。
图5示出了用于测量本实施例中形成的栅电极中的WN膜16和WSi2膜14之间的界面电阻的界面电阻估算过程。在这个技术中，本实施例所获得的栅电极19在除去包括HMP金属或W的部分栅电极19之后具有1×1μm2的测量平面22。
在实际的测量中，在钨膜17中放置电压施加终端23和地终端24，界面电阻测量平面22与夹在中间的电势测量终端26接触。终端23、24和26被通过探针电极25联结至各个膜。在电压施加终端23和地终端24之间施加电压，同时监测电势测量终端26与地终端24之间的电势差和所得的电流。界面电阻根据电压和所测量到的电流来计算。
图6和7分别示出了本实施例的栅电极的界面电阻和现有技术的半导体器件的栅电极的界面电阻的测量结果。现有技术的半导体器件是在多晶硅膜上淀积均匀的WSi2膜的半导体器件。在这些图中，电势测量终端26的电势(电压)为横坐标，用于表示施加到栅电极19上的电压，而所得的电流(μA)和界面电阻(Ω/μm2)为纵坐标，曲线“a”和“b”分别表示所测量到的界面电阻和电流。
从图7的曲线“a”可以理解，电压越低，界面电阻越高且界面电阻与电压的相关性越大。这揭示了所得的电流的非线性性，如图7中的曲线“b”所示。此外，在所测量到的电压为0.1伏时，界面电阻高达大约8kΩ。另一方面，从图6的曲线“a”可以理解，界面电阻对电压的相关性较低，因此，所得的电流与所施加的电压基本呈线性关系。此外，在所测量到的电压为0.1伏时，其自身的界面电阻具有大约1kΩ的较低值。这确保了半导体器件可以在较低的工作电压或栅电压下工作。
图8示出了对于不同剂量的硼离子(即不同粒度的WSi2微粒)的栅电极中的界面电阻与栅极尺寸之间的关系，其中，多晶硅膜的尺寸(长度)为横坐标且所测量到的电压为0.1伏时的界面电阻为纵坐标。在通过本实施例的方法所制造的样品中，WSi2膜的厚度固定为5nm，而P型部分13B具有从1到5×1015离子/cm2的不同剂量的硼离子。实际测量到的值是对20个样品进行平均所得到的且所平均的值如图8所示。
从图8可以理解，P型部分13B中的硼剂量越大，界面电阻越低，且硼剂量越高，WSi2微粒的粒度越大。粒度较大则界面电阻越低是从硼剂量越大则相邻WSi2微粒之间的空隙中的电阻部分越低的事实所得到的，较低的电阻部分是决定栅电极中的界面电阻的主要因素。这与多晶硅膜中的P型部分和WN膜可能在其中间发生反应从而增大界面电阻的情况相反，因为P型部分和WN膜通过形成在WSi2微粒之间的空隙而相互直接接触，从而形成厚WSiN膜。
由于对上述实施例的描述只是示例性的，所以本发明并不陷于上述的实施例，并且在不脱离本发明的范围的情况下，本领域的技术人员可以很容易地作出各种修改或替换。

Claims (15)

1.一种半导体器件，包括：
具有N沟道区域和P沟道区域的半导体衬底；以及
分别形成在所述N沟道区域和所述P沟道区域中的N沟道晶体管和P沟道晶体管，所述N沟道晶体管和所述P沟道晶体管分别具有栅电极，每个栅电极具有层结构，该层结构包括掺杂了杂质的多晶硅膜、高熔点(HMP)金属硅化物膜、HMP金属氮化物膜和HMP金属膜，其中，所述P沟道晶体管的所述栅电极的所述HMP金属硅化物膜具有不连续的膜结构。
2.如权利要求1所述的半导体器件，其中，所述HMP金属硅化物膜和所述HMP金属氮化物膜都包括与所述HMP金属膜中的HMP金属相同的HMP金属。
3.如权利要求1所述的半导体器件，其中，所述不连续的膜结构包括多个具有5到30nm的粒度的硅化物微粒。
4.如权利要求3所述的半导体器件，其中，相邻的所述硅化物微粒之间的大部分空隙为2到80nm。
5.如权利要求1所述的半导体器件，其中，所述HMP金属硅化物膜、所述HMP金属氮化物膜和所述HMP金属膜包括从由钨、钴、钛、镍和钽组成的组中选择的HMP金属。
6.如权利要求1所述的半导体器件，其中，所述杂质是硼离子。
7.如权利要求1所述的半导体器件，其中，所述层结构进一步包括与具有所述不连续的膜结构的所述HMP金属硅化物膜相邻的HMP金属硅氮化物膜，所述HMP金属硅氮化物膜包括与所述HMP金属硅化物膜中的HMP金属相同的HMP金属。
8.如权利要求1所述的半导体器件，其中，所述半导体器件具有双栅结构。
9.一种用于制造半导体器件的方法，包括以下步骤：
在包括成对的N沟道区域和P沟道区域的半导体衬底上形成栅氧化物膜；
在所述栅氧化物膜上淀积包括多晶硅或非晶硅的硅膜；
以1×1015到5×1015离子/cm2的剂量在所述P沟道区域中的所述硅膜的第一部分中掺杂P型杂质，和在所述N沟道区域中的所述硅膜的第二部分中掺杂N型杂质；
以所述P沟道区域和所述N沟道区域之间统一的淀积速率在所述掺杂硅膜上淀积高熔点(HMP)金属硅化物膜，所述统一的淀积速率将所述HMP金属硅化物膜淀积至3到10nm的厚度；以及
分别在所述N沟道区域和所述P沟道区域中形成N沟道晶体管和P沟道晶体管，所述N沟道晶体管和所述P沟道晶体管分别具有栅电极，所述栅电极包括所述掺杂的多晶硅膜、所述HMP金属硅化物膜、所述HMP金属氮化物膜和所述HMP金属膜。
10.如权利要求9所述的方法，其中，所述厚度为5到7nm。
11.如权利要求9所述的方法，进一步包括：在所述HMP金属硅化物膜淀积步骤之后，将所述硅膜进行热处理的步骤，以便把包括非晶硅的所述硅膜转换为多晶硅膜。
12.如权利要求9所述的方法，其中，所述HMP金属硅化物膜淀积步骤在30到100Pa的淀积压力下进行。
13.如权利要求9所述的方法，其中，所述掺杂步骤以不低于3×1015离子/cm2的剂量对所述硅膜的所述第一部分进行掺杂。
14.如权利要求9所述的方法，其中，所述HMP金属硅化物膜、所述HMP金属氮化物膜和所述HMP金属膜包括从由钨、钴、钛、镍和钽组成的组中选择的HMP金属。
15.如权利要求9所述的方法，其中，所述P型杂质是硼离子。
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