WO2010079544A1 - 半導体装置及びその製造方法 - Google Patents

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    • H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
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    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H01L29/66507—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide providing different silicide thicknesses on the gate and on source or drain

Definitions

  • the present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly, to a semiconductor device including a MISFET (Metal Insulator Semiconductor Field Effect Transistor) having a silicon region containing carbon or the like and a manufacturing method thereof.
  • MISFET Metal Insulator Semiconductor Field Effect Transistor
  • MISFET MISFET
  • a method of applying stress to the channel region there is a method of providing a carbon-containing silicon region in the source / drain region of the n-type MIS transistor.
  • FIGS. 7A to 7C are cross-sectional views of main steps showing a conventional method of manufacturing a semiconductor device in the order of steps.
  • an element isolation region 101 is formed on an upper portion of a semiconductor substrate 100 made of silicon. As a result, a semiconductor region 100 a surrounded by the element isolation region 101 is formed in the semiconductor substrate 100. Thereafter, a p-type well region 102 is formed in the semiconductor substrate 100.
  • a gate insulating film 103, a gate electrode 104, and a cap film 105 are sequentially formed on the semiconductor region 100a. Thereafter, an n-type extension implantation region 106 is formed in a region located laterally below the gate electrode 104 in the semiconductor region 100a. Thereafter, a side wall 108 ⁇ / b> A including an inner side wall 107 and an outer side wall 108 is formed on the side surface of the gate electrode 104.
  • carbon ions are implanted into the semiconductor region 100a, thereby forming the carbon ion implanted region 110 in a region located outside the sidewall 108A in the semiconductor region 100a.
  • the n-type impurity contained in the n-type extension implantation region 106 is activated by heat treatment to form the n-type extension region 111, and the n-type source / drain implantation region 109 is formed.
  • the n-type impurity contained is activated, and the n-type source / drain region 112 is formed.
  • the carbon ion implantation region 110 is crystallized to form a carbon-containing silicon region 113.
  • the cap film 105 is removed and the upper surface of the gate electrode 104 is exposed. Thereafter, a silicide layer is formed on the carbon-containing silicon region 113 and a silicide layer is formed on the gate electrode 104. Thereafter, an interlayer insulating film, a contact, a wiring, and the like are formed.
  • a conventional semiconductor device is manufactured as described above.
  • the lattice constant of the carbon-containing silicon region is smaller by about 0.4% than the lattice constant of the semiconductor substrate. Therefore, conventionally, a tensile stress can be applied in the gate length direction of the channel region in the semiconductor region 100a by the carbon-containing silicon region 113, so that the carrier mobility is increased and the driving capability of the n-type MIS transistor is improved. Can be made.
  • the conventional semiconductor device has the following problems.
  • FIG. 8 is a graph showing the relationship between the depth of the carbon-containing silicon region and the magnitude of the tensile stress applied in the gate length direction of the channel region in a conventional semiconductor device.
  • the horizontal axis shown in FIG. 8 indicates the depth of the carbon-containing silicon region.
  • the “depth of the carbon-containing silicon region” means that the upper surface depth of the region located under the gate insulating film 103 in the semiconductor region 100a is the reference depth (that is, 0 nm), and the gate insulation in the semiconductor region 100a.
  • the depth from the upper surface of the region located under the film 103 to the deepest lower surface of the carbon-containing silicon region 113 see, for example, FIG. 7C: D).
  • the magnitude of the tensile stress increases at a relatively large rate as the depth of the carbon-containing silicon region increases.
  • the magnitude of the tensile stress does not increase at a constant rate as the depth of the carbon-containing silicon region increases, but the rate at which the magnitude of the tensile stress increases depends on the carbon-containing silicon region. As the depth increases, it decreases.
  • the magnitude of the tensile stress applied in the channel length direction of the channel region cannot be increased at a large rate.
  • the driving capability of the n-type MIS transistor cannot be improved effectively.
  • an object of the present invention is to effectively increase the magnitude of tensile stress applied in the gate length direction of a channel region in a semiconductor device including an n-type MIS transistor having a carbon-containing silicon region. It is.
  • a semiconductor device includes at least an n-type MIS transistor, and the n-type MIS transistor is formed on a first semiconductor region in a semiconductor substrate.
  • a carbon-containing silicon region formed on the outer side of the first semiconductor region, and the upper surface height of the carbon-containing silicon region is higher than the upper surface height of a region located under the first gate insulating film in the first semiconductor region. It is characterized by.
  • the top surface height of the carbon-containing silicon region is higher than the top surface height of the region located under the first gate insulating film in the first semiconductor region,
  • the region has a thick film portion formed above the upper surface of the region located under the first gate insulating film in the first semiconductor region. Therefore, since the tensile stress can be effectively applied in the gate length direction of the channel region in the first semiconductor region by the thick film portion, the tensile force applied in the gate length direction of the channel region in the first semiconductor region. Since the magnitude of the stress can be effectively increased, the driving capability of the n-type MIS transistor can be effectively improved.
  • the carbon-containing silicon region is preferably formed in the first semiconductor region and the first silicon layer formed on the first semiconductor region.
  • an n-type impurity diffusion region is formed in the carbon-containing silicon region.
  • the first sidewall includes a first inner sidewall having an L-shaped cross section formed on the side surface of the first gate electrode, and a first inner sidewall.
  • the first outer side wall is formed on the wall.
  • the semiconductor device further includes a stress insulating film that is formed on the first semiconductor region and generates tensile stress in the gate length direction of the channel region in the first semiconductor region.
  • the wall is formed of a first inner side wall having an L-shaped cross section formed on the side surface of the first gate electrode, and the stress insulating film is formed in contact with the first inner side wall. Is preferred.
  • the tensile stress can be applied in the gate length direction of the channel region in the first semiconductor region by the stress insulating film, the driving capability of the n-type MIS transistor can be further improved.
  • the stress insulating film in contact with the first inner side wall without passing through the first outer side wall, the stress insulating film is formed by the removal amount of the first outer side wall. Since the first semiconductor region can be formed close to the channel region, the tensile stress due to the stress insulating film can be effectively applied in the gate length direction of the channel region in the first semiconductor region.
  • the stress insulating film is formed in contact with the first inner side wall without passing through the first outer side wall, thereby forming the stress insulating film as thick as the first outer side wall is removed. Therefore, the tensile stress due to the stress insulating film can be effectively applied in the gate length direction of the channel region in the first semiconductor region.
  • the semiconductor device preferably further includes a first silicide layer formed on the carbon-containing silicon region.
  • the first gate insulating film includes a first high dielectric constant insulating film, and the first gate electrode is provided in contact with the first gate insulating film. It is preferable to have a first metal film.
  • the carbon concentration in the carbon-containing silicon region is preferably 0.5% or more.
  • the semiconductor device further includes a p-type MIS transistor, and the p-type MIS transistor includes a second gate insulating film formed over the second semiconductor region in the semiconductor substrate; A second gate electrode formed on the second gate insulating film; a second sidewall formed on a side surface of the second gate electrode; and germanium formed on the outer side of the second sidewall. It is preferable to provide a silicon region.
  • the compressive stress can be applied in the gate length direction of the channel region in the second semiconductor region by the germanium-containing silicon region, the driving capability of the p-type MIS transistor can be improved.
  • the semiconductor device further includes a second silicon layer formed on the germanium-containing silicon region, and a second silicide layer formed on the second silicon layer, At least the upper region of the silicon layer preferably has a lower germanium concentration than the germanium-containing silicon region.
  • the top surface height of the germanium-containing silicon region is preferably higher than the top surface height of a region located under the second gate insulating film in the second semiconductor region.
  • the top surface height of the germanium-containing silicon region is higher than the top surface height of the region located under the second gate insulating film in the second semiconductor region, and the germanium-containing silicon region is the second semiconductor region.
  • a thick film portion is formed above the upper surface of the region located under the second gate insulating film in the region. Therefore, since the compressive stress can be effectively applied in the gate length direction of the channel region in the second semiconductor region by the thick film portion, the compression applied in the gate length direction of the channel region in the second semiconductor region. Since the magnitude of the stress can be effectively increased, the driving capability of the p-type MIS transistor can be effectively improved.
  • a p-type impurity diffusion region is formed in the germanium-containing silicon region.
  • the second gate insulating film includes a second high dielectric constant insulating film, and the second gate electrode is provided in contact with the second gate insulating film. It is preferable to have a second metal film.
  • the germanium concentration in the germanium-containing silicon region is preferably 15% or more.
  • a method for manufacturing a semiconductor device includes a step (a) of forming a first gate insulating film on a first semiconductor region in a semiconductor substrate, A step (b) of forming a first gate electrode on the gate insulating film, a step (c) of forming a first sidewall on the side surface of the first gate electrode, and an outer side of the first sidewall And a step (d) of forming a carbon-containing silicon region, wherein the upper surface height of the carbon-containing silicon region is higher than the upper surface height of a region located under the first gate insulating film in the first semiconductor region. It is characterized by being expensive.
  • the top surface height of the carbon-containing silicon region is higher than the top surface height of a region located under the first gate insulating film in the first semiconductor region
  • the carbon-containing silicon region has a thick film portion formed above the upper surface of the region located under the first gate insulating film in the first semiconductor region. Therefore, since the tensile stress can be effectively applied in the gate length direction of the channel region in the first semiconductor region by the thick film portion, the tensile force applied in the gate length direction of the channel region in the first semiconductor region. Since the magnitude of the stress can be effectively increased, the driving capability of the n-type MIS transistor having the first gate electrode can be effectively improved.
  • the step (d) includes a step of forming a first silicon layer on a region located outside the first sidewall in the first semiconductor region. (D1) and a step (d2) of forming a carbon ion implantation region by implanting ions containing carbon into a region located below the first silicon layer in the first silicon layer and the first semiconductor region; It is preferable to have a step (d3) of crystallizing the carbon ion implanted region by heat treatment to form a carbon-containing silicon region.
  • the step (a) includes a step of forming a second gate insulating film on the second semiconductor region in the semiconductor substrate, and the step (b) Forming a second gate electrode on the second gate insulating film, and step (c) includes forming a second sidewall on the side surface of the second gate electrode, and includes step (d).
  • step (X) of forming a germanium-containing silicon region outside the second sidewall.
  • compressive stress can be applied in the gate length direction of the channel region in the second semiconductor region by the germanium-containing silicon region, so that the driving capability of the p-type MIS transistor having the second gate electrode is improved. Can be made.
  • the step (X) includes a step of forming a recess portion by etching a region of the second semiconductor region that is located outside the second sidewall. X1) and a step (X2) of forming a germanium-containing silicon region in the recess by epitaxial growth.
  • the top surface height of the carbon-containing silicon region is higher than the top surface height of the region located under the first gate insulating film in the first semiconductor region
  • the silicon region has a thick film portion formed above the upper surface of the region located under the first gate insulating film in the first semiconductor region. Therefore, since the tensile stress can be effectively applied in the gate length direction of the channel region in the first semiconductor region by the thick film portion, the tensile force applied in the gate length direction of the channel region in the first semiconductor region. Since the magnitude of the stress can be effectively increased, the driving capability of the n-type MIS transistor can be effectively improved.
  • FIGS. 3A to 3C are principal part process cross-sectional views illustrating a method of manufacturing a semiconductor device according to an embodiment of the present invention in the order of processes.
  • FIG. 4 shows the relationship between the depth of the carbon-containing silicon region and the magnitude of the tensile stress applied in the gate length direction of the channel region in each of the semiconductor device according to the embodiment of the present invention and the conventional semiconductor device. It is a graph.
  • FIG. 5 is a fragmentary process cross-sectional view illustrating the semiconductor device manufacturing method according to Modification 1 of the embodiment of the present invention.
  • FIG. 6 is a cross-sectional view showing a configuration of a semiconductor device according to Modification 2 of the embodiment of the present invention.
  • 7 (a) to 7 (c) are cross-sectional views of main steps showing a conventional method of manufacturing a semiconductor device in the order of steps.
  • FIG. 8 is a graph showing the relationship between the depth of the carbon-containing silicon region and the magnitude of the tensile stress applied in the channel length direction of the channel region in the conventional semiconductor device.
  • FIGS. 1 (a) to 3 (c) are cross-sectional views of essential steps in the gate length direction showing a method of manufacturing a semiconductor device according to an embodiment of the present invention in the order of steps.
  • the “NMIS region” is shown on the left side and the “PMIS region” is shown on the right side.
  • the “NMIS region” refers to a region where an n-type MIS transistor is formed.
  • the “PMIS region” refers to a region where a p-type MIS transistor is formed.
  • FIGS. 1A to 3C for the sake of simplicity, the NMIS region and the PMIS region are illustrated adjacent to each other.
  • an element isolation region 11 in which, for example, a silicon oxide film is embedded in a trench is formed on the upper portion of a semiconductor substrate 10 made of silicon, for example, by STI (ShallowITrench Isolation) method.
  • STI ShallowITrench Isolation
  • p-type impurity ions such as B (boron) are implanted into the semiconductor substrate 10 in the NMIS region, while n-type impurity ions such as P (phosphorus) are implanted into the semiconductor substrate 10 in the PMIS region.
  • n-type impurity ions such as P (phosphorus) are implanted into the semiconductor substrate 10 in the PMIS region.
  • heat treatment a p-type well region 12a is formed in the semiconductor substrate 10 in the NMIS region, and an n-type well region 12b is formed in the semiconductor substrate 10 in the PMIS region.
  • a cap film forming film made of a film is sequentially formed.
  • a resist having a gate electrode shape (not shown) is formed on the cap film forming film by a lithography method, and then the cap film forming film, the gate electrode forming film, The gate insulating film forming film is sequentially patterned.
  • the first gate insulating film 13a, the first gate electrode 14a, and the first cap film 15a are sequentially formed on the first semiconductor region 10a, and the first semiconductor region 10b is formed on the second semiconductor region 10b.
  • the second gate insulating film 13b, the second gate electrode 14b, and the second cap film 15b are sequentially formed. Thereafter, the resist is removed.
  • the first gate electrode 14a is an n-type gate electrode into which n-type impurities are introduced
  • the second gate electrode 14b is a p-type gate electrode into which p-type impurities are introduced.
  • NMIS is formed after forming the gate electrode forming film and before forming the cap film forming film.
  • An n-type impurity is implanted into the gate electrode formation film in the region, while a p-type impurity is implanted into the gate electrode formation film in the PMIS region.
  • the cap film forming film, the gate electrode forming film, and the gate insulating film forming film are sequentially patterned.
  • an n-type first gate electrode 14a and a p-type second gate electrode 14b are formed.
  • an ion implantation method such as As (arsenic) is used. N-type impurity ions are implanted. As a result, an n-type extension implantation region 16a having a relatively shallow junction depth is formed in a self-aligned manner in a region located laterally below the first gate electrode 14a in the first semiconductor region 10a. At this time, since the upper surface of the first gate electrode 14a is covered with the first cap film 15a, n-type impurity ions are not implanted into the first gate electrode 14a.
  • p-type impurity ions such as BF 2 are implanted into the second semiconductor region 10b.
  • a p-type extension implantation region 16b having a relatively shallow junction depth is formed in a self-aligned manner in a region located in the second semiconductor region 10b and located laterally below the second gate electrode 14b.
  • the upper surface of the second gate electrode 14b is covered with the second cap film 15b, p-type impurity ions are not implanted into the second gate electrode 14b.
  • a silicon oxide film having a thickness of 10 nm and a silicon nitride film having a thickness of 30 nm, for example, are sequentially formed on the entire surface of the semiconductor substrate 10, and then the silicon nitride film and Anisotropic etching is sequentially performed on the silicon oxide film.
  • the cross-sectional shape is L-shaped on the side surfaces of the first and second gate insulating films 13a and 13b, the first and second gate electrodes 14a and 14b, and the first and second cap films 15a and 15b.
  • a protective film 19 made of, for example, a silicon oxide film having a thickness of 10 nm is formed on the entire surface of the semiconductor substrate 10.
  • a recess 20 is formed by etching a region of the second semiconductor region 10b located outside the second sidewall 18B by a dry etching method.
  • a natural oxide film (not shown) formed in the recess 20 is removed. Thereafter, for example, silane gas (SiH 4 ) and germane gas (GeH 4 ) are supplied together with a p-type impurity gas such as diborane gas (B 2 H 6 ) at 650 ° C. to 700 ° C. by an epitaxial growth method. Accordingly, the upper surface height of the region in the recess portion 20 and the region in the recess portion 20 is higher than the upper surface height of the region located under the second gate insulating film 13b in the second semiconductor region 10b.
  • silane gas SiH 4
  • germane gas germane gas
  • B 2 H 6 diborane gas
  • the p-type germanium-containing silicon region 21 having a germanium concentration of 30% (preferably in the range of 15% or more and 50% or less) is deposited.
  • the p-type germanium-containing silicon region is the first semiconductor region. It is not deposited on a region located outside the first sidewall 18A in the region 10a.
  • the upper surface of the first gate electrode 14a is sequentially covered with the first cap film 15a and the protective film 19a, while the upper surface of the second gate electrode 14b is covered with the second cap film 15b. Therefore, the p-type germanium-containing silicon region is not deposited on the first and second gate electrodes 14a and 14b.
  • the p-type germanium-containing silicon region 21 is formed on the outer side of the second sidewall 18B.
  • a germanium-containing silicon region having a p-type conductivity is formed, and the germanium-containing silicon region is a region into which the p-type impurity gas has been introduced (that is, p Type impurity introduction region).
  • the p-type germanium-containing silicon region 21 is deposited until the upper surface height becomes higher than the upper surface height of the region located under the second gate insulating film 13b in the second semiconductor region 10b.
  • the thick germanium-containing silicon region 21 is a thick film portion formed above the upper surface of the region located below the second gate insulating film 13b in the second semiconductor region 10b (see FIG. 2 (a): 21t).
  • the protective film 19a is removed by wet etching. Thereafter, a first silicon layer 22a having a thickness of, for example, 20 nm is deposited on a region located outside the first sidewall 18A in the first semiconductor region 10a by an epitaxial growth method. At the same time, a second silicon layer 22b having a thickness of, for example, 20 nm is deposited on the p-type germanium-containing silicon region 21. At this time, Ge (germanium) in the p-type germanium-containing silicon region 21 moves from the lower surface (that is, the surface in contact with the p-type germanium-containing silicon region 21) to the upper surface by the heat treatment in the epitaxial growth method.
  • the amount of germanium diffused into the second silicon layer 22b decreases from the lower surface to the upper surface, and the germanium concentration in the second silicon layer 22b decreases from the lower surface to the upper surface (however, the second (Germanium does not diffuse to the upper surface region of the silicon layer 22b, and the germanium concentration in the upper surface region of the second silicon layer 22b is 0%).
  • the first silicon layer 22a is formed on the region located outside the first sidewall 18A in the first semiconductor region 10a, and on the p-type germanium-containing silicon region 21, A second silicon layer 22b having a germanium concentration that decreases from the lower surface toward the upper surface is formed.
  • non-doped type first and second silicon layers 22a and 22b are formed in order to perform epitaxial growth without introducing a conductive impurity gas.
  • a resist (not shown) that covers the NMIS region and opens the PMIS region is formed on the semiconductor substrate 10 by lithography, and then implanted by, for example, ion implantation.
  • ion implantation conditions of energy of 2 keV and implantation dose of 3 ⁇ 10 15 / cm 2 p-type impurity ions such as boron are implanted into the second silicon layer 22b.
  • a p-type second silicon layer 22bp is formed by implanting p-type impurity ions into the second silicon layer 22b.
  • the resist is removed.
  • the germanium concentration in the second silicon layer 22b decreases from the lower surface toward the upper surface (however, the germanium concentration in the upper surface region of the second silicon layer 22b is 0%).
  • the germanium concentration in the p-type second silicon layer 22bp formed by implanting p-type impurity ions into the second silicon layer 22b decreases from the lower surface to the upper surface (provided that the p-type second silicon layer is not provided). (The germanium concentration in the upper surface region of the layer 22 bp is 0%).
  • a resist (not shown) that opens the NMIS region and covers the PMIS region is formed on the semiconductor substrate 10 by lithography, and then the first implantation is performed by ion implantation.
  • the first silicon layer 22a and the first semiconductor region 10a may be formed on the first silicon layer 22a and the first semiconductor region 10a under the ion implantation conditions of an implantation energy of 10 keV and an implantation dose of 2.5 ⁇ 10 15 / cm 2 , for example An n-type impurity ion such as As is implanted.
  • N-type source / drain implantation region 23 having a relatively deep junction depth is formed in a self-aligned manner in the region located at (5).
  • the upper surface of the first gate electrode 14a is covered with the first cap film 15a, n-type impurity ions are not implanted into the first gate electrode 14a.
  • at least the upper region in the n-type source / drain implantation region 23 is amorphized by implantation of n-type impurity ions into the first silicon layer 22a and the first semiconductor region 10a. In this manner, the n-type source / drain implantation region 23 is formed on the outer side of the first sidewall 18A.
  • the first silicon layer 22a is ion-implanted using the first sidewall 18A as a mask under an ion implantation condition of, for example, an implantation energy of 2 keV and an implantation dose of 2.5 ⁇ 10 15 / cm 2. Further, ions containing carbon such as C 16 H 10 ions are implanted into the first semiconductor region 10a. As a result, the first silicon layer 22a and the region located below the first silicon layer 22a in the first semiconductor region 10a (that is, the lower side outside the first sidewall 18A in the first semiconductor region 10a). The carbon ion implantation region 24 is formed in the region located at (3). At this time, since the upper surface of the first gate electrode 14a is covered with the first cap film 15a, ions containing carbon are not implanted into the first gate electrode 14a. Thereafter, the resist is removed.
  • an ion implantation condition of, for example, an implantation energy of 2 keV and an implantation dose of 2.5 ⁇ 10 15 / cm 2.
  • ions containing carbon
  • the carbon ion implantation region 24 is formed on the outer side of the first sidewall 18A.
  • the carbon ion implantation region 24 is formed in a region located below the first silicon layer 22a in the first semiconductor region 10a and the first silicon layer 22a, the upper surface of the carbon ion implantation region 24 is formed.
  • the height of the first silicon layer (see FIGS. 2 (b) to (c): 22a) is higher than the height of the upper surface of the region located under the first gate insulating film 13a in the first semiconductor region 10a. Higher than the film thickness.
  • FIG. 3A and subsequent FIGS. 3B to 3C although the first silicon layer is not present, the lower surface position of the first silicon layer is indicated by a dotted line.
  • molecular ions containing carbon are ions that are heavier than carbon ions (C ions), so that each of the molecular ions containing carbon and the carbon ions is subjected to the same ion implantation conditions.
  • the implantation depth of the region into which carbon-containing molecular ions are implanted can be made shallower than the implantation depth of the region into which carbon ions are implanted. Therefore, in the present embodiment, after the n-type source / drain implantation region 23 in which at least the upper region is amorphized is formed by implantation of n-type impurity ions, molecular ions containing carbon (specifically, ions containing carbon) (specifically, Employs, for example, C 16 H 10 ions), and the carbon ion implantation region 24 is formed by implantation of molecular ions containing carbon. Thereby, it is possible to effectively prevent the implantation depth of the carbon ion implantation region 24 from exceeding the implantation depth of the n-type source / drain implantation region 23.
  • heat treatment is performed at, for example, 650 ° C. for 1 minute.
  • the n-type impurity contained in the n-type extension implantation region 16a is activated to form the n-type extension region 25a
  • the p-type impurity contained in the p-type extension implantation region 16b is activated, so that the p-type extension region 25b is activated.
  • the n-type and p-type extension regions 25a and 25b are formed in the regions located in the lower side of the first and second gate electrodes 14a and 14b in the first and second semiconductor regions 10a and 10b. To do.
  • heat treatment activates the n-type impurity contained in the n-type source / drain implantation region 23 to form the n-type source / drain region 26a, and activates the p-type impurity contained in the p-type germanium silicon region 21.
  • a p-type impurity diffusion region 26b is formed.
  • the n-type source / drain region (n-type impurity diffusion region) 26a is formed on the outer side of the first sidewall 18A
  • the p-type impurity diffusion region is formed on the outer side of the second sidewall 18B. 26b is formed.
  • the carbon ion implantation region 24 is crystallized by heat treatment to form, for example, a carbon-containing silicon region 27 having a carbon concentration of 1% (preferably in the range of 0.5% to 5%). In this manner, the carbon-containing silicon region 27 is formed on the outer side of the first sidewall 18A.
  • the carbon-containing silicon region 27 is formed in the n-type source / drain region (n-type impurity diffusion region) 26a.
  • the germanium-containing silicon region is formed in the p-type impurity diffusion region 26b.
  • the upper surface height of the carbon ion implantation region 24 is higher than the upper surface height of the region located under the first gate insulating film 13a in the first semiconductor region 10a.
  • the height of the upper surface of the carbon-containing silicon region 27 is below the first gate insulating film 13a in the first semiconductor region 10a because it is higher by the thickness of the layer (see FIGS. 2 (b) to (c): 22a).
  • the carbon-containing silicon region 27 is a thick film portion formed above the upper surface of the region located under the first gate insulating film 13a in the first semiconductor region 10a (see FIG. 3B: 27t). ).
  • the first and second cap films 15a and 15b are removed, and the upper surfaces of the first and second gate electrodes 14a and 14b are exposed. Thereafter, a natural oxide film (not shown) formed on the upper surface of the p-type second silicon layer 22bp, such as a natural oxide film (not shown) formed on the upper surface of the carbon-containing silicon region 27 (n-type source / drain region 26a). And a natural oxide film (not shown) formed on the upper surfaces of the first and second gate electrodes 14a and 14b.
  • a metal film for silicidation (not shown) made of Ni (nickel) having a film thickness of 11 nm, for example, is deposited on the entire surface of the semiconductor substrate 10 by sputtering.
  • Si (silicon) in the carbon-containing silicon region 27, Si in the p-type second silicon layer 22bp, and Si in the first and second gate electrodes 14a and 14b are performed by a first RTA (Rapid Thermal Annealing) process. And Ni of the metal film for silicidation are reacted.
  • the first silicide layer 28a made of nickel silicide (or nickel silicide containing carbon) having a thickness of 15 nm is formed on the carbon-containing silicon region 27, and on the p-type second silicon layer 22bp, A second silicide layer 28b made of nickel silicide having a thickness of 15 nm is formed.
  • third and fourth silicide layers 29a and 29b made of nickel silicide having a thickness of 15 nm are formed on the first and second gate electrodes 14a and 14b.
  • the germanium concentration in the p-type second silicon layer 22bp before the second silicide layer 28b is formed decreases from the lower surface toward the upper surface (however, the germanium concentration in the upper surface region is Therefore, the upper surface region of the p-type second silicon layer 22bp does not contain germanium. Therefore, only Si contained in the region in contact with the silicidation metal film in the p-type second silicon layer 22bp (that is, the upper surface region of the p-type second silicon layer 22bp) is Ni contained in the metal film for silicidation. Therefore, the second silicide layer 28b formed on the p-type second silicon layer 22bp is made of nickel silicide containing no germanium.
  • the germanium concentration in the p-type second silicon layer 22bp before the second silicide layer 28b is formed decreases from the lower surface toward the upper surface, and thus the second silicide layer 28b.
  • the germanium concentration in the p-type second silicon layer 22bp after the formation of becomes lower from the lower surface toward the upper surface. Therefore, the upper region of the p-type second silicon layer 22bp after the second silicide layer 28b is formed has a lower germanium concentration than the lower region, and at least the upper region of the p-type second silicon layer 22bp As compared with the p-type germanium-containing silicon region 21, the germanium concentration is low.
  • the p-type second silicon layer 22bp (see FIG.
  • the silicon layer 22bp refers to a region other than the region that reacts with the silicidation metal film.
  • the unreacted silicidation metal film remaining on the element isolation region 11, the first and second sidewalls 18A, 18B, etc. is removed by immersion in an etching solution, and then the first RTA treatment is performed. Under the temperature higher than the temperature, the silicide composition ratios of the first, second, third, and fourth silicide layers 28a, 28b, 29a, and 29b are stabilized by the second RTA process.
  • contact plugs connected to the first and second silicide layers 28a and 28b are formed on the interlayer insulating film. To do. Thereafter, wirings connected to the contact plugs are formed on the interlayer insulating film.
  • the semiconductor device according to this embodiment can be manufactured.
  • the semiconductor device includes an n-type MIS transistor NTr formed on the semiconductor substrate 10 in the NMIS region and a p-type MIS transistor formed on the semiconductor substrate 10 in the PMIS region. PTr.
  • the n-type MIS transistor NTr includes a first gate insulating film 13a formed on the first semiconductor region 10a, a first gate electrode 14a formed on the first gate insulating film 13a, and a first gate insulating film 13a.
  • An n-type extension region 25a formed in a region located laterally below the first gate electrode 14a in the semiconductor region 10a, a first sidewall 18A formed on a side surface of the first gate electrode 14a,
  • An n-type source / drain region 26a formed on the outer side of the first sidewall 18A, a carbon-containing silicon region 27 formed on the outer side of the first sidewall 18A, and a carbon-containing silicon region 27 (n-type source)
  • a first silicide layer 28a formed on the drain region 26a), a third silicide layer 29a formed on the first gate electrode 14a, and It is provided.
  • the p-type MIS transistor PTr includes a second gate insulating film 13b formed on the second semiconductor region 10b, a second gate electrode 14b formed on the second gate insulating film 13b, P-type extension region 25b formed in a region located on the lower side of the second gate electrode 14b in the second semiconductor region 10b, and a second sidewall 18B formed on the side surface of the second gate electrode 14b.
  • a p-type second silicon layer 22bp formed on the region 21 and a second silicide layer 28b formed on the p-type second silicon layer 22b. Includes fourth and silicide layer 29b formed on the second gate electrode 14b.
  • the upper surface height of the carbon-containing silicon region 27 is higher than the upper surface height of the region located under the first gate insulating film 13a in the first semiconductor region 10a, as shown in FIG.
  • the carbon-containing silicon region 27 is formed in a region located outside the first sidewall 18A in the first semiconductor region 10a and in the first silicon layer (see FIG. 3C: dotted line). ing.
  • an n-type source / drain region (n-type impurity diffusion region) 26a is formed as shown in FIG.
  • At least the upper region of the p-type second silicon layer 22 bp has a lower germanium concentration than the p-type germanium-containing silicon region 21.
  • the upper surface height of the p-type germanium-containing silicon region 21 is higher than the upper surface height of the region located under the second gate insulating film 13b in the second semiconductor region 10b, as shown in FIG.
  • a p-type impurity diffusion region 26b is formed in the germanium-containing silicon region.
  • the first and second sidewalls 18A and 18B are L-shaped first and second inner sidewalls 17a and 17b formed on the side surfaces of the first and second gate electrodes 14a and 14b. And first and second outer side walls 18a and 18b formed on the first and second inner side walls 17a and 17b.
  • FIG. 4 is a graph showing the relationship between the depth of the carbon-containing silicon region and the magnitude of the tensile stress applied in the gate length direction of the channel region in each of the semiconductor device according to the present embodiment and the conventional semiconductor device. is there.
  • the horizontal axis shown in FIG. 4 indicates the depth of the carbon-containing silicon region.
  • the “depth of the carbon-containing silicon region” refers to the upper surface depth of the region located under the first gate insulating film 13a in the first semiconductor region 10a as the reference depth ( That is, the depth from the upper surface of the region located under the first gate insulating film 13a in the first semiconductor region 10a to the deepest lower surface of the carbon-containing silicon region 27 (for example, FIG. 3 (c): D).
  • the “depth of the carbon-containing silicon region” means that the upper surface depth of the region located under the gate insulating film 103 in the semiconductor region 100a is a reference depth (that is, 0 nm), and the semiconductor region 100a. The depth from the upper surface of the region located under the gate insulating film 103 to the lower surface located deepest in the carbon-containing silicon region 113 (see, for example, FIG. 7C: D).
  • 27 shows the magnitude of tensile stress applied in the gate length direction of the channel region.
  • ⁇ shown in FIG. 4 shows the semiconductor device according to the present embodiment, while ⁇ shown in FIG. 4 shows the conventional semiconductor device.
  • the carbon-containing silicon region 27 is a region located below the first silicon layer (see FIG. 3 (c): dotted line) in the first semiconductor region 10a, as shown in FIG. (That is, a region located outside the first sidewall 18A in the first semiconductor region 10a) and the first silicon layer. Therefore, the height of the upper surface of the carbon-containing silicon region 27 is higher than the height of the upper surface of the region located under the first gate insulating film 13a in the first semiconductor region 10a.
  • the semiconductor region 10a has a thick film portion (see FIG. 3B: 27t) formed above the upper surface of the region located under the first gate insulating film 13a.
  • the carbon-containing silicon region 113 is formed only in the region located outside the sidewall 108A in the semiconductor region 100a. Therefore, the upper surface height of the carbon-containing silicon region 113 is the same as the upper surface height of the region located under the gate insulating film 103 in the semiconductor region 100a, and the carbon-containing silicon region 113 is the gate insulating film 103 in the semiconductor region 100a. It is not formed above the upper surface of the region located below, and does not have the thick film portion as in this embodiment.
  • the top surface height of the carbon-containing silicon region in the present embodiment is the same. Is higher than the upper surface height of the conventional carbon-containing silicon region. Since the carbon-containing silicon region in the present embodiment has a thick film portion, the magnitude of the tensile stress in the present embodiment is determined by the tensile stress due to the thick film portion. Therefore, the tensile stress can be made larger than the conventional tensile stress.
  • the top surface height of the carbon-containing silicon region 27 is higher than the top surface height of the region located under the first gate insulating film 13a in the first semiconductor region 10a.
  • the first semiconductor region 10a has a thick film portion 27t formed above the upper surface of the region located under the first gate insulating film 13a. Therefore, since the tensile stress can be effectively applied in the gate length direction of the channel region in the first semiconductor region 10a by the thick film portion 27t, it is applied in the gate length direction of the channel region in the first semiconductor region 10a. Since the magnitude of the tensile stress applied can be effectively increased, the driving capability of the n-type MIS transistor can be further improved.
  • the upper surface height of the p-type germanium-containing silicon region 21 is higher than the upper surface height of the region located below the second gate insulating film 13b in the second semiconductor region 10b, and the p-type germanium-containing silicon region 21 is
  • the second semiconductor region 10b has a thick film portion 21t formed above the upper surface of the region located below the second gate insulating film 13b. Therefore, compressive stress can be effectively applied in the gate length direction of the channel region in the second semiconductor region 10b by the thick film portion 21t. Therefore, it is applied in the gate length direction of the channel region in the second semiconductor region 10b. Since the magnitude of the compressive stress can be effectively increased, the driving capability of the p-type MIS transistor can be further improved.
  • germanium is not included, germanium is not included in the second silicide layer 28b formed on the p-type second silicon layer 22bp, and the heat resistance of the second silicide layer 28b can be ensured. it can.
  • the carbon-containing silicon region 27 before the first silicide layer 28a is formed contains carbon
  • the first silicide layer 28a formed on the carbon-containing silicon region 27 contains carbon.
  • the heat resistance of the silicide layer containing carbon does not deteriorate unlike the silicide layer containing germanium, even if the first silicide layer 28a may contain carbon, The heat resistance of one silicide layer 28a can be ensured.
  • n-type source / drain implantation region 23 in which at least the upper region is amorphized is formed by implantation of n-type impurity ions
  • ions containing carbon are formed.
  • the molecular ions containing carbon specifically, for example, C 16 H 10 ions
  • the carbon ion implanted region 24 is formed by implanting molecular ions containing carbon.
  • the implantation depth of the carbon ion implantation region 24 is made the same as the implantation depth of the n-type source / drain implantation region 23, as shown in FIG.
  • the case where the depth of the carbon-containing silicon region 27 is the same as the depth of the n-type source / drain region 26a has been described as a specific example, but the present invention is not limited to this.
  • the implantation depth of the carbon ion implantation region may be shallower than the implantation depth of the n-type source / drain implantation region, and the depth of the carbon-containing silicon region may be shallower than the depth of the n-type source / drain region.
  • FIG. 23 for the purpose of effectively preventing the implantation depth of the carbon ion implantation region 24 from exceeding the implantation depth of the n-type source / drain implantation region 23, FIG.
  • a molecular ion containing carbon is adopted as the ion containing carbon, and a molecule containing carbon
  • the present invention is not limited to this.
  • a molecular ion containing carbon is used as the ion containing carbon
  • a carbon ion implantation region is formed by implantation of molecular ion containing carbon
  • an n-type source / drain is implanted by implantation of n-type impurity ions.
  • An implantation region may be formed.
  • n-type source / drain implantation region in which at least the upper region is amorphized by implantation of n-type impurity ions, carbon ions are employed as ions containing carbon, and by implantation of carbon ions, A carbon ion implantation region may be formed.
  • the upper surface height of the region in the recess portion 20 and the region in the recess portion 20 is set to the second semiconductor region 10b by the epitaxial growth method.
  • the case where the p-type germanium-containing silicon region 21 is deposited until the height of the upper surface of the region located under the second gate insulating film 13b in FIG. 5 becomes higher is described as a specific example.
  • the present invention is not limited to this. Is not to be done.
  • a p-type germanium-containing silicon region may be deposited in the recess portion by an epitaxial growth method.
  • the present invention is not limited thereto.
  • the n-type source / drain implantation region and the carbon ion implantation region are sequentially formed without forming the p-type second silicon layer (or the carbon ion implantation region). And an n-type source / drain implantation region in this order), and then a p-type second silicon layer is formed, followed by heat treatment.
  • 1) a p-type second silicon layer forming step, 2) an n-type source / drain implantation region, and a carbon ion implantation region May be performed sequentially (or a step of sequentially forming a carbon ion implantation region and an n-type source / drain implantation region).
  • the first and second semiconductor regions 10a and 10b are made to be n-type and p-type using the first and second gate electrodes 14a and 14b as masks.
  • the first and second sidewalls 18A and 18B are formed on the side surfaces of the first and second gate electrodes 14a and 14b.
  • first and second offset spacers are formed on the side surfaces of the first and second gate electrodes, and then the first and second sides are formed on the side surfaces.
  • first and second gate electrodes on which the offset spacers are formed as masks n-type and p-type impurity ions are implanted into the first and second semiconductor regions to form n-type and p-type extension implantation regions.
  • the first and second sidewalls may be formed on the side surfaces of the first and second gate electrodes via the first and second offset spacers.
  • FIG. 5 is a fragmentary process cross-sectional view illustrating the semiconductor device manufacturing method according to Modification 1 of the embodiment of the present invention.
  • the same reference numerals as those shown in FIG. 3C in the embodiment are given to the same elements as those in the embodiment. Therefore, in this modification, the description which overlaps with one Embodiment is abbreviate
  • the first outer side wall 18a is removed, and the surface of the first inner side wall 17a is exposed. Thereafter, a stress insulating film 30 for generating a tensile stress in the gate length direction of the channel region in the first semiconductor region 10 a is formed on the entire surface of the semiconductor substrate 10.
  • an interlayer insulating film, contact plugs, wirings, and the like are formed as in the embodiment.
  • the n-type MIS transistor NTr in the present modification includes a first sidewall 18 ⁇ / b> A composed of a first inner sidewall 17 a.
  • the n-type MIS transistor NTr in one embodiment has a first sidewall 18A composed of a first inner sidewall 17a and a first outer sidewall 18a as shown in FIG. It has.
  • the n-type MIS transistor NTr in this modification is formed on the first semiconductor region 10a in contact with the first inner sidewall 17a, and the channel in the first semiconductor region 10a.
  • a stress insulating film 30 for generating a tensile stress in the gate length direction of the region is further provided.
  • the tensile stress can be applied in the gate length direction of the channel region in the first semiconductor region 10a by the stress insulating film 30, the driving capability of the n-type MIS transistor NTr can be further improved.
  • the stress insulating film 30 is formed by the amount corresponding to the removal of the first outer side wall. Since the first semiconductor region 10a can be formed close to the channel region, the tensile stress due to the stress insulating film 30 can be effectively applied in the gate length direction of the channel region in the first semiconductor region 10a. it can.
  • the stress insulating film 30 is formed by the amount corresponding to the removal of the first outer side wall. Therefore, the tensile stress due to the stress insulating film 30 can be effectively applied in the gate length direction of the channel region in the first semiconductor region 10a.
  • the first outer sidewall 18a is removed for the purpose of effectively applying the tensile stress caused by the stress insulating film 30 in the gate length direction of the channel region in the first semiconductor region 10a.
  • the stress insulating film 30 is formed in contact with the first inner sidewall 17a
  • the present invention is not limited to this.
  • the stress insulating film may be formed without removing the first outer sidewall.
  • a tensile stress is applied on the first semiconductor region 10a in the gate length direction of the channel region in the first semiconductor region 10a for the purpose of further improving the driving capability of the n-type MIS transistor NTr.
  • the stress insulating film 30 to be generated is formed has been described as a specific example, the present invention is not limited to this.
  • a stress insulating film that generates compressive stress in the gate length direction of the channel region in the second semiconductor region may be formed on the second semiconductor region. In this case, the driving capability of the p-type MIS transistor can be further improved.
  • FIG. 6 is a cross-sectional view showing a configuration of a semiconductor device according to Modification 2 of the embodiment of the present invention.
  • the n-type MIS transistor NTr in this modification example is formed on the first gate insulating film 32A formed on the first semiconductor region 10a and on the first gate insulating film 32A.
  • a first gate electrode 34A is formed on the first insulating film 31a made of, for example, a silicon oxide film, and the first high film made of hafnium insulating film containing, for example, lanthanum.
  • a dielectric insulating film 32a is formed on and in contact with the first gate insulating film 32A.
  • the first metal film 33a made of, for example, a TaN (tantalum nitride) film, and the first metal film 33a.
  • a first conductive film 34a made of, for example, a polysilicon film.
  • the n-type MIS transistor NTr in one embodiment is formed on the first semiconductor region 10a as shown in FIG. 3C, and has a first gate insulating film 13a made of, for example, a silicon oxide film. And a first gate electrode 14a formed on the first gate insulating film 13a and made of, for example, a polysilicon film.
  • the p-type MIS transistor PTr in the present modification is formed on the second gate insulating film 32B formed on the second semiconductor region 10b and on the second gate insulating film 32B, as shown in FIG. Second gate electrode 34B.
  • the second gate insulating film 32B is formed on the second insulating film 31b made of, for example, a silicon oxide film, and the second high film made of a hafnium insulating film containing, for example, aluminum. And a dielectric insulating film 32b.
  • the second gate electrode 34B is formed on and in contact with the second gate insulating film 32B.
  • the second metal film 33b made of a TiN (titanium nitride) film and the second metal film 33b are formed on the second gate electrode 34B.
  • a second conductive film 34b made of, for example, a polysilicon film is formed on the second gate electrode 34B.
  • the p-type MIS transistor PTr in one embodiment is formed on the second semiconductor region 10b as shown in FIG. 3C, and has a second gate insulating film 13b made of, for example, a silicon oxide film. And a second gate electrode 14b formed on the second gate insulating film 13b and made of, for example, a polysilicon film.
  • the present invention is not limited to this, and for example, a TiN film may be used.
  • the case where a TiN film is used as the second metal film 33b has been described as a specific example.
  • the present invention is not limited to this, and for example, a TaN film may be used.
  • a semiconductor device including an n-type MIS transistor having a carbon-containing silicon region and a method for manufacturing the same Useful for.

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Abstract

　半導体装置は、少なくともｎ型ＭＩＳトランジスタＮＴｒを有する。ｎ型ＭＩＳトランジスタＮＴｒは、半導体基板１０における第１の半導体領域１０ａ上に形成された第１のゲート絶縁膜１３ａと、第１のゲート絶縁膜１３ａ上に形成された第１のゲート電極１４ａと、第１のゲート電極１４ａの側面上に形成された第１のサイドウォール１８Ａと、第１のサイドウォール１８Ａの外側方に形成された炭素含有シリコン領域２７とを備えている。炭素含有シリコン領域２７の上面高さは、第１の半導体領域１０ａにおける第１のゲート絶縁膜１３ａの下に位置する領域の上面高さよりも高い。

Description

半導体装置及びその製造方法
　本発明は、半導体装置及びその製造方法に関し、特に、炭素等を含有するシリコン領域を有するＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor Ｆield Ｅffect Ｔransistor）を備えた半導体装置及びその製造方法に関する。
　近年、ＭＩＳＦＥＴ（以下、「ＭＩＳトランジスタ」と称す）の駆動能力を向上させる手段として、チャネル領域に応力を印加し、キャリアの移動度を高める試みが行われている。ここで、チャネル領域に応力を印加する方法として、ｎ型ＭＩＳトランジスタのソースドレイン領域に、炭素含有シリコン領域を設ける方法が挙げられる。
　以下に、従来の半導体装置の製造方法について、図７(a) ～(c) を参照しながら説明する（例えば非特許文献１参照）。図７(a) ～(c) は、従来の半導体装置の製造方法を工程順に示す要部工程断面図である。
　まず、図７(a) に示すように、シリコンからなる半導体基板１００の上部に素子分離領域１０１を形成する。これにより、半導体基板１００に、素子分離領域１０１に囲まれた半導体領域１００ａが形成される。その後、半導体基板１００にｐ型ウェル領域１０２を形成する。
　次に、半導体領域１００ａ上に、ゲート絶縁膜１０３、ゲート電極１０４、及びキャップ膜１０５を順次形成する。その後、半導体領域１００ａにおけるゲート電極１０４の側方下に位置する領域にｎ型エクステンション注入領域１０６を形成する。その後、ゲート電極１０４の側面上に、内側サイドウォール１０７と外側サイドウォール１０８とからなるサイドウォール１０８Ａを形成する。
　次に、図７(b) に示すように、サイドウォール１０８Ａをマスクにして、半導体領域１００ａにｎ型不純物イオンを注入することにより、半導体領域１００ａにおけるサイドウォール１０８Ａの外側方下に位置する領域にｎ型ソースドレイン注入領域１０９を形成する。
　次に、サイドウォール１０８Ａをマスクにして、半導体領域１００ａに炭素イオンを注入することにより、半導体領域１００ａにおけるサイドウォール１０８Ａの外側方下に位置する領域に炭素イオン注入領域１１０を形成する。
　次に、図７(c) に示すように、熱処理により、ｎ型エクステンション注入領域１０６に含まれるｎ型不純物を活性化し、ｎ型エクステンション領域１１１を形成すると共に、ｎ型ソースドレイン注入領域１０９に含まれるｎ型不純物を活性化し、ｎ型ソースドレイン領域１１２を形成する。それと共に、炭素イオン注入領域１１０を結晶化し、炭素含有シリコン領域１１３を形成する。
　次に、図示を省略するが、キャップ膜１０５を除去し、ゲート電極１０４の上面を露出する。その後、炭素含有シリコン領域１１３上にシリサイド層を形成すると共に、ゲート電極１０４上にシリサイド層を形成する。その後、層間絶縁膜、コンタクト、及び配線等を形成する。
　以上のようにして、従来の半導体装置を製造する。
　ここで、一般に、炭素含有シリコン領域における炭素濃度が１％の場合、炭素含有シリコン領域の格子定数は、半導体基板の格子定数に比べて、０．４％程度だけ小さくなる。そのため、従来では、炭素含有シリコン領域１１３により、半導体領域１００ａにおけるチャネル領域のゲート長方向に引っ張り応力を印加することができるため、キャリアの移動度を高めて、ｎ型ＭＩＳトランジスタの駆動能力を向上させることができる。
Y. Liu et al., "Strained Si Channel MOSFETs with Embedded Silicon Carbon Formed by Solid Phase Epitaxy",　2007 Symposium on VLSI technology digest of technical papers、pp44-45.
　しかしながら、従来の半導体装置では、以下に示す問題がある。
　ここで、従来の半導体装置における、炭素含有シリコン領域の深さと、チャネル領域のゲート長方向に印加される引っ張り応力の大きさとの関係について、図８を参照しながら説明する。図８は、従来の半導体装置における、炭素含有シリコン領域の深さと、チャネル領域のゲート長方向に印加される引っ張り応力の大きさとの関係について示すグラフである。
　図８に示す横軸は、炭素含有シリコン領域の深さを示す。ここで、「炭素含有シリコン領域の深さ」とは、半導体領域１００ａにおけるゲート絶縁膜１０３の下に位置する領域の上面深さを基準深さ（即ち、０ｎｍ）とし、半導体領域１００ａにおけるゲート絶縁膜１０３の下に位置する領域の上面から、炭素含有シリコン領域１１３における最も深くに位置する下面までの深さ（例えば、図７(c)：Ｄ参照）をいう。
　一方、図８に示す縦軸は、深さがＸ（Ｘ＝５，１０，２０，３０，４０，５０，６０）ｎｍの炭素含有シリコン領域１１３により、チャネル領域のゲート長方向に印加される引っ張り応力の大きさを示す。
　図８に示すように、炭素含有シリコン領域の深さＸが比較的浅い範囲において、引っ張り応力の大きさは、炭素含有シリコン領域の深さが深くなるに連れて、比較的大きな割合で増大する。一方、炭素含有シリコン領域の深さＸが比較的深い範囲において、引っ張り応力の大きさは、炭素含有シリコン領域の深さが深くなるに連れて、比較的小さな割合で増大する。これは、炭素含有シリコン領域の深さＸが、所定深さ（具体的には例えば、Ｘ＝５０ｎｍ）を超えた場合、炭素含有シリコン領域の下面が、キャリアが移動する領域（即ち、チャネル領域）から離れるため、炭素含有シリコン領域による引っ張り応力を、チャネル領域のゲート長方向に効果的に印加することができないことによるものと考えられる。
　このように、引っ張り応力の大きさは、炭素含有シリコン領域の深さが深くなるに連れて、一定の割合で増大するのではなく、引っ張り応力の大きさが増大する割合は、炭素含有シリコン領域の深さが深くなるに連れて、小さくなる。
　そのため、単に炭素含有シリコン領域の深さを、所定深さを超えてさらに深くしても、チャネル領域のゲート長方向に印加される引っ張り応力の大きさを、大きな割合で増大させることができず、ｎ型ＭＩＳトランジスタの駆動能力を効果的に向上させることはできない。
　前記に鑑み、本発明の目的は、炭素含有シリコン領域を有するｎ型ＭＩＳトランジスタを備えた半導体装置において、チャネル領域のゲート長方向に印加される引っ張り応力の大きさを、効果的に増大させることである。
　前記の目的を達成するために、本発明の一側面に係る半導体装置は、少なくともｎ型ＭＩＳトランジスタを有する半導体装置において、ｎ型ＭＩＳトランジスタは、半導体基板における第１の半導体領域上に形成された第１のゲート絶縁膜と、第１のゲート絶縁膜上に形成された第１のゲート電極と、第１のゲート電極の側面上に形成された第１のサイドウォールと、第１のサイドウォールの外側方に形成された炭素含有シリコン領域とを備え、炭素含有シリコン領域の上面高さは、第１の半導体領域における第１のゲート絶縁膜の下に位置する領域の上面高さよりも高いことを特徴とする。
　本発明の一側面に係る半導体装置によると、炭素含有シリコン領域の上面高さは、第１の半導体領域における第１のゲート絶縁膜の下に位置する領域の上面高さよりも高く、炭素含有シリコン領域は、第１の半導体領域における第１のゲート絶縁膜の下に位置する領域の上面よりも上に形成された厚膜部を有する。そのため、厚膜部によって、第１の半導体領域におけるチャネル領域のゲート長方向に引っ張り応力を効果的に印加することができるため、第１の半導体領域におけるチャネル領域のゲート長方向に印加される引っ張り応力の大きさを、効果的に増大させることができるので、ｎ型ＭＩＳトランジスタの駆動能力を効果的に向上させることができる。
　本発明の一側面に係る半導体装置において、炭素含有シリコン領域は、第１の半導体領域及び第１の半導体領域上に形成された第１のシリコン層に形成されていることが好ましい。
　本発明の一側面に係る半導体装置において、炭素含有シリコン領域には、ｎ型不純物拡散領域が形成されていることが好ましい。
　本発明の一側面に係る半導体装置において、第１のサイドウォールは、第１のゲート電極の側面上に形成された断面形状がＬ字状の第１の内側サイドウォールと、第１の内側サイドウォール上に形成された第１の外側サイドウォールとからなることが好ましい。
　本発明の一側面に係る半導体装置において、第１の半導体領域上に形成され、第１の半導体領域におけるチャネル領域のゲート長方向に引っ張り応力を生じさせる応力絶縁膜をさらに備え、第１のサイドウォールは、第１のゲート電極の側面上に形成された断面形状がＬ字状の第１の内側サイドウォールからなり、応力絶縁膜は、第１の内側サイドウォールに接して形成されていることが好ましい。
　このようにすると、応力絶縁膜により、第１の半導体領域におけるチャネル領域のゲート長方向に引っ張り応力を印加することができるため、ｎ型ＭＩＳトランジスタの駆動能力をさらに向上させることができる。
　加えて、応力絶縁膜を、第１の外側サイドウォールを介さずに、第１の内側サイドウォールに接して形成することにより、応力絶縁膜を、第１の外側サイドウォールの除去分だけ、第１の半導体領域におけるチャネル領域に近付けて形成することができるため、応力絶縁膜による引っ張り応力を、第１の半導体領域におけるチャネル領域のゲート長方向に効果的に印加することができる。
　さらに、応力絶縁膜を、第１の外側サイドウォールを介さずに、第１の内側サイドウォールに接して形成することにより、応力絶縁膜を、第１の外側サイドウォールの除去分だけ、厚く形成することができるため、応力絶縁膜による引っ張り応力を、第１の半導体領域におけるチャネル領域のゲート長方向に効果的に印加することができる。
　本発明の一側面に係る半導体装置において、炭素含有シリコン領域上に形成された第１のシリサイド層をさらに備えていることが好ましい。
　本発明の一側面に係る半導体装置において、第１のゲート絶縁膜は、第１の高誘電率絶縁膜を有し、第１のゲート電極は、第１のゲート絶縁膜上に接して設けられた第１の金属膜を有することが好ましい。
　本発明の一側面に係る半導体装置において、炭素含有シリコン領域における炭素濃度は、０．５％以上であることが好ましい。
　本発明の一側面に係る半導体装置において、半導体装置はｐ型ＭＩＳトランジスタをさらに有し、ｐ型ＭＩＳトランジスタは、半導体基板における第２の半導体領域上に形成された第２のゲート絶縁膜と、第２のゲート絶縁膜上に形成された第２のゲート電極と、第２のゲート電極の側面上に形成された第２のサイドウォールと、第２のサイドウォールの外側方に形成されたゲルマニウム含有シリコン領域とを備えていることが好ましい。
　このようにすると、ゲルマニウム含有シリコン領域により、第２の半導体領域におけるチャネル領域のゲート長方向に圧縮応力を印加することができるため、ｐ型ＭＩＳトランジスタの駆動能力を向上させることができる。
　本発明の一側面に係る半導体装置において、ゲルマニウム含有シリコン領域上に形成された第２のシリコン層と、第２のシリコン層上に形成された第２のシリサイド層とをさらに備え、第２のシリコン層の少なくとも上部領域は、ゲルマニウム含有シリコン領域に比べてゲルマニウム濃度が低いことが好ましい。
　本発明の一側面に係る半導体装置において、ゲルマニウム含有シリコン領域の上面高さは、第２の半導体領域における第２のゲート絶縁膜の下に位置する領域の上面高さよりも高いことが好ましい。
　このようにすると、ゲルマニウム含有シリコン領域の上面高さは、第２の半導体領域における第２のゲート絶縁膜の下に位置する領域の上面高さよりも高く、ゲルマニウム含有シリコン領域は、第２の半導体領域における第２のゲート絶縁膜の下に位置する領域の上面よりも上に形成された厚膜部を有する。そのため、厚膜部によって、第２の半導体領域におけるチャネル領域のゲート長方向に圧縮応力を効果的に印加することができるため、第２の半導体領域におけるチャネル領域のゲート長方向に印加される圧縮応力の大きさを、効果的に増大させることができるので、ｐ型ＭＩＳトランジスタの駆動能力を効果的に向上させることができる。
　本発明の一側面に係る半導体装置において、ゲルマニウム含有シリコン領域には、ｐ型不純物拡散領域が形成されていることが好ましい。
　本発明の一側面に係る半導体装置において、第２のゲート絶縁膜は、第２の高誘電率絶縁膜を有し、第２のゲート電極は、第２のゲート絶縁膜上に接して設けられた第２の金属膜を有することが好ましい。
　本発明の一側面に係る半導体装置において、ゲルマニウム含有シリコン領域におけるゲルマニウム濃度は、１５％以上であることが好ましい。
　前記の目的を達成するために、本発明の一側面に係る半導体装置の製造方法は、半導体基板における第１の半導体領域上に第１のゲート絶縁膜を形成する工程（ａ）と、第１のゲート絶縁膜上に第１のゲート電極を形成する工程（ｂ）と、第１のゲート電極の側面上に第１のサイドウォールを形成する工程（ｃ）と、第１のサイドウォールの外側方に炭素含有シリコン領域を形成する工程（ｄ）とを備え、炭素含有シリコン領域の上面高さは、第１の半導体領域における第１のゲート絶縁膜の下に位置する領域の上面高さよりも高いことを特徴とする。
　本発明の一側面に係る半導体装置の製造方法によると、炭素含有シリコン領域の上面高さは、第１の半導体領域における第１のゲート絶縁膜の下に位置する領域の上面高さよりも高く、炭素含有シリコン領域は、第１の半導体領域における第１のゲート絶縁膜の下に位置する領域の上面よりも上に形成された厚膜部を有する。そのため、厚膜部によって、第１の半導体領域におけるチャネル領域のゲート長方向に引っ張り応力を効果的に印加することができるため、第１の半導体領域におけるチャネル領域のゲート長方向に印加される引っ張り応力の大きさを、効果的に増大させることができるので、第１のゲート電極を有するｎ型ＭＩＳトランジスタの駆動能力を効果的に向上させることができる。
　本発明の一側面に係る半導体装置の製造方法において、工程（ｄ）は、第１の半導体領域における第１のサイドウォールの外側方下に位置する領域上に第１のシリコン層を形成する工程（ｄ１）と、第１のシリコン層及び第１の半導体領域における第１のシリコン層の下に位置する領域に炭素を含むイオンを注入して炭素イオン注入領域を形成する工程（ｄ２）と、熱処理により炭素イオン注入領域を結晶化して炭素含有シリコン領域を形成する工程（ｄ３）とを有していることが好ましい。
　本発明の一側面に係る半導体装置の製造方法において、工程（ａ）は、半導体基板における第２の半導体領域上に第２のゲート絶縁膜を形成する工程を含み、工程（ｂ）は、第２のゲート絶縁膜上に第２のゲート電極を形成する工程を含み、工程（ｃ）は、第２のゲート電極の側面上に第２のサイドウォールを形成する工程を含み、工程（ｄ）は、第２のサイドウォールの外側方にゲルマニウム含有シリコン領域を形成する工程（Ｘ）を含んでいることが好ましい。
　このようにすると、ゲルマニウム含有シリコン領域により、第２の半導体領域におけるチャネル領域のゲート長方向に圧縮応力を印加することができるため、第２のゲート電極を有するｐ型ＭＩＳトランジスタの駆動能力を向上させることができる。
　本発明の一側面に係る半導体装置の製造方法において、工程（Ｘ）は、第２の半導体領域における第２のサイドウォールの外側方下に位置する領域をエッチングしてリセス部を形成する工程（Ｘ１）と、エピタキシャル成長法によりリセス部内にゲルマニウム含有シリコン領域を形成する工程（Ｘ２）とを有していることが好ましい。
　本発明に係る半導体装置及びその製造方法によると、炭素含有シリコン領域の上面高さは、第１の半導体領域における第１のゲート絶縁膜の下に位置する領域の上面高さよりも高く、炭素含有シリコン領域は、第１の半導体領域における第１のゲート絶縁膜の下に位置する領域の上面よりも上に形成された厚膜部を有する。そのため、厚膜部によって、第１の半導体領域におけるチャネル領域のゲート長方向に引っ張り応力を効果的に印加することができるため、第１の半導体領域におけるチャネル領域のゲート長方向に印加される引っ張り応力の大きさを、効果的に増大させることができるので、ｎ型ＭＩＳトランジスタの駆動能力を効果的に向上させることができる。
図１(a) ～(c) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。 図２(a) ～(c) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。 図３(a) ～(c) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示す要部工程断面図である。 図４は、本発明の一実施形態に係る半導体装置、及び従来の半導体装置の各々における炭素含有シリコン領域の深さと、チャネル領域のゲート長方向に印加される引っ張り応力の大きさとの関係について示すグラフである。 図５は、本発明の一実施形態の変形例１に係る半導体装置の製造方法を示す要部工程断面図である。 図６は、本発明の一実施形態の変形例２に係る半導体装置の構成を示す断面図である。 図７(a) ～(c) は、従来の半導体装置の製造方法を工程順に示す要部工程断面図である。 図８は、従来の半導体装置における炭素含有シリコン領域の深さと、チャネル領域のゲート長方向に印加される引っ張り応力の大きさとの関係について示すグラフである。
　以下に、本発明の実施形態について図面を参照しながら説明する。
　（一実施形態）
　以下に、本発明の一実施形態に係る半導体装置及びその製造方法について、図１(a) ～(c) 、図２(a) ～(c) 、図３(a) ～(c) 、及び図４を参照しながら説明する。
　以下に、本発明の一実施形態に係る半導体装置の製造方法について、図１(a) ～図３(c) を参照しながら説明する。図１(a) ～図３(c) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の要部工程断面図である。図１(a) ～図３(c) において、左側に「ＮＭＩＳ領域」を示し、右側に「ＰＭＩＳ領域」を示す。ここで、「ＮＭＩＳ領域」とは、ｎ型ＭＩＳトランジスタが形成される領域をいう。一方、「ＰＭＩＳ領域」とは、ｐ型ＭＩＳトランジスタが形成される領域をいう。また、図１(a) ～図３(c) において、簡略的に図示するために、ＮＭＩＳ領域とＰＭＩＳ領域とを互いに隣接して図示する。
　まず、図１(a) に示すように、例えばＳＴＩ（Ｓhallow Ｔrench Ｉsolation）法により、例えばシリコンからなる半導体基板１０の上部に、トレンチ内に例えばシリコン酸化膜が埋め込まれた素子分離領域１１を形成する。これにより、ＮＭＩＳ領域における半導体基板１０に、素子分離領域１１に囲まれた第１の半導体領域１０ａが形成されると共に、ＰＭＩＳ領域における半導体基板１０に、素子分離領域１１に囲まれた第２の半導体領域１０ｂが形成される。その後、イオン注入法により、ＮＭＩＳ領域における半導体基板１０に例えばＢ（ホウ素）等のｐ型不純物イオンを注入する一方、ＰＭＩＳ領域における半導体基板１０に例えばＰ（リン）等のｎ型不純物イオンを注入した後、熱処理により、ＮＭＩＳ領域における半導体基板１０にｐ型ウェル領域１２ａを形成すると共に、ＰＭＩＳ領域における半導体基板１０にｎ型ウェル領域１２ｂを形成する。
　次に、半導体基板１０上に、例えば、膜厚が２ｎｍのシリコン酸化膜からなるゲート絶縁膜形成膜、膜厚が９０ｎｍのポリシリコン膜からなるゲート電極形成膜、及び膜厚が２０ｎｍのシリコン酸化膜からなるキャップ膜形成膜を順次形成する。その後、リソグラフィ法により、キャップ膜形成膜上に、ゲート電極形状を有するレジスト（図示せず）を形成した後、レジストをマスクにして、ドライエッチング法により、キャップ膜形成膜、ゲート電極形成膜、及びゲート絶縁膜形成膜を順次パターニングする。これにより、第１の半導体領域１０ａ上に、第１のゲート絶縁膜１３ａ、第１のゲート電極１４ａ、及び第１のキャップ膜１５ａを順次形成すると共に、第２の半導体領域１０ｂ上に、第２のゲート絶縁膜１３ｂ、第２のゲート電極１４ｂ、及び第２のキャップ膜１５ｂを順次形成する。その後、レジストを除去する。なお、第１のゲート電極１４ａは、ｎ型不純物が導入されたｎ型ゲート電極であり、第２のゲート電極１４ｂは、ｐ型不純物が導入されたｐ型ゲート電極である。ここで、ｎ型の第１のゲート電極１４ａ、及びｐ型の第２のゲート電極１４ｂを形成する方法としては、例えば、ゲート電極形成膜の形成後でキャップ膜形成膜の形成前に、ＮＭＩＳ領域におけるゲート電極形成膜にｎ型不純物を注入する一方、ＰＭＩＳ領域におけるゲート電極形成膜にｐ型不純物を注入する。その後、上記の通り、キャップ膜形成膜を形成した後、キャップ膜形成膜、ゲート電極形成膜、及びゲート絶縁膜形成膜を順次パターニングする。これにより、ｎ型の第１のゲート電極１４ａ、及びｐ型の第２のゲート電極１４ｂを形成する。
　次に、イオン注入法により、第１のキャップ膜１５ａ、第１のゲート電極１４ａ、及び第１のゲート絶縁膜１３ａをマスクにして、第１の半導体領域１０ａに、例えばＡｓ（ヒ素）等のｎ型不純物イオンを注入する。これにより、第１の半導体領域１０ａにおける第１のゲート電極１４ａの側方下に位置する領域に、接合深さの比較的浅いｎ型エクステンション注入領域１６ａを自己整合的に形成する。このとき、第１のゲート電極１４ａの上面は第１のキャップ膜１５ａで覆われているため、ｎ型不純物イオンは第１のゲート電極１４ａに注入されない。一方、第２のキャップ膜１５ｂ、第２のゲート電極１４ｂ、及び第２のゲート絶縁膜１３ｂをマスクにして、第２の半導体領域１０ｂに、例えばＢＦ2等のｐ型不純物イオンを注入する。これにより、第２の半導体領域１０ｂにおける第２のゲート電極１４ｂの側方下に位置する領域に、接合深さの比較的浅いｐ型エクステンション注入領域１６ｂを自己整合的に形成する。このとき、第２のゲート電極１４ｂの上面は第２のキャップ膜１５ｂで覆われているため、ｐ型不純物イオンは第２のゲート電極１４ｂに注入されない。
　次に、図１(b) に示すように、半導体基板１０上の全面に、例えば膜厚が１０ｎｍのシリコン酸化膜、及び膜厚が３０ｎｍのシリコン窒化膜を順次形成した後、シリコン窒化膜及びシリコン酸化膜に対して異方性エッチングを順次行う。これにより、第１，第２のゲート絶縁膜１３ａ，１３ｂ、第１，第２のゲート電極１４ａ，１４ｂ、及び第１，第２のキャップ膜１５ａ，１５ｂの側面上に、断面形状がＬ字状のシリコン酸化膜からなる第１，第２の内側サイドウォール１７ａ，１７ｂと、シリコン窒化膜からなる第１，第２の外側サイドウォール１８ａ，１８ｂとからなる第１，第２のサイドウォール１８Ａ，１８Ｂを形成する。
　次に、半導体基板１０上の全面に、例えば膜厚が１０ｎｍのシリコン酸化膜からなる保護膜１９を形成する。
　次に、図１(c) に示すように、リソグラフィ法により、保護膜１９上に、ＮＭＩＳ領域を覆いＰＭＩＳ領域を開口するレジスト（図示せず）を形成した後、レジストをマスクとして、ウエットエッチング法により、保護膜１９におけるＰＭＩＳ領域に形成された部分を除去し、ＮＭＩＳ領域に保護膜１９ａを残存させる。その後、レジストを除去する。
　次に、ドライエッチング法により、第２の半導体領域１０ｂにおける第２のサイドウォール１８Ｂの外側方下に位置する領域をエッチングして、リセス部２０を形成する。
　次に、図２(a) に示すように、リセス部２０内に形成された自然酸化膜（図示せず）等を除去する。その後、エピタキシャル成長法により、例えば、６５０℃～７００℃の下、シランガス（ＳｉＨ4）及びゲルマンガス（ＧｅＨ4）を、ジボランガス（Ｂ2Ｈ6）等のｐ型不純物ガスと共に供給する。これにより、リセス部２０内の領域、及びリセス部２０内の領域上に、その上面高さが、第２の半導体領域１０ｂにおける第２のゲート絶縁膜１３ｂの下に位置する領域の上面高さよりも高くなるまで、例えばゲルマニウム濃度が３０％（１５％以上で５０％以下の範囲が望ましい）のｐ型ゲルマニウム含有シリコン領域２１を堆積する。このとき、第１の半導体領域１０ａにおける第１のサイドウォール１８Ａの外側方下に位置する領域の上面は、保護膜１９ａで覆われているため、ｐ型ゲルマニウム含有シリコン領域は、第１の半導体領域１０ａにおける第１のサイドウォール１８Ａの外側方下に位置する領域上に堆積されない。またこのとき、第１のゲート電極１４ａの上面は、第１のキャップ膜１５ａ及び保護膜１９ａで順次覆われている一方、第２のゲート電極１４ｂの上面は、第２のキャップ膜１５ｂで覆われているため、ｐ型ゲルマニウム含有シリコン領域は、第１，第２のゲート電極１４ａ，１４ｂ上に堆積されない。
　このようにして、第２のサイドウォール１８Ｂの外側方に、ｐ型ゲルマニウム含有シリコン領域２１を形成する。ここで、ｐ型不純物ガスを導入しながら、エピタキシャル成長を行うため、導電型がｐ型のゲルマニウム含有シリコン領域が形成され、ゲルマニウム含有シリコン領域は、ｐ型不純物ガスが導入された領域（即ち、ｐ型不純物導入領域）に形成される。また、その上面高さが、第２の半導体領域１０ｂにおける第２のゲート絶縁膜１３ｂの下に位置する領域の上面高さよりも高くなるまで、ｐ型ゲルマニウム含有シリコン領域２１を堆積するため、ｐ型ゲルマニウム含有シリコン領域２１は、第２の半導体領域１０ｂにおける第２のゲート絶縁膜１３ｂの下に位置する領域の上面よりも上に形成された厚膜部（図２(a)：２１ｔ参照）を有する。
　次に、図２(b) に示すように、ウエットエッチング法により、保護膜１９ａを除去する。その後、エピタキシャル成長法により、第１の半導体領域１０ａにおける第１のサイドウォール１８Ａの外側方下に位置する領域上に、例えば膜厚が２０ｎｍの第１のシリコン層２２ａを堆積する。それと共に、ｐ型ゲルマニウム含有シリコン領域２１上に、例えば膜厚が２０ｎｍの第２のシリコン層２２ｂを堆積する。このとき、エピタキシャル成長法における熱処理により、ｐ型ゲルマニウム含有シリコン領域２１のＧｅ（ゲルマニウム）が、第２のシリコン層２２ｂに、下面（即ち、ｐ型ゲルマニウム含有シリコン領域２１と接する面）から上面に向かって拡散する。そのため、第２のシリコン層２２ｂに拡散されるゲルマニウム量は、下面から上面に向かって減少し、第２のシリコン層２２ｂにおけるゲルマニウム濃度は、下面から上面に向かって低くなる（但し、第２のシリコン層２２ｂの上面領域にまで、ゲルマニウムが拡散することはなく、第２のシリコン層２２ｂの上面領域におけるゲルマニウム濃度は、０％である）。
　このようにして、第１の半導体領域１０ａにおける第１のサイドウォール１８Ａの外側方下に位置する領域上に、第１のシリコン層２２ａを形成すると共に、ｐ型ゲルマニウム含有シリコン領域２１上に、下面から上面に向かってゲルマニウム濃度が低くなる第２のシリコン層２２ｂを形成する。ここで、導電型不純物ガスを導入することなく、エピタキシャル成長を行うため、ノンドープ型の第１，第２のシリコン層２２ａ，２２ｂが形成される。
　次に、図２(c) に示すように、リソグラフィ法により、半導体基板１０上に、ＮＭＩＳ領域を覆いＰＭＩＳ領域を開口するレジスト（図示せず）を形成した後、イオン注入法により、例えば注入エネルギーが２ｋｅＶ，注入ドース量が３×１０15／ｃｍ2のイオン注入条件で、第２のシリコン層２２ｂに、例えばボロン等のｐ型不純物イオンを注入する。これにより、第２のシリコン層２２ｂにｐ型不純物イオンが注入されてなるｐ型第２のシリコン層２２ｂｐを形成する。このとき、第２のゲート電極１４ｂの上面は第２のキャップ膜１５ｂで覆われているため、ｐ型不純物イオンは第２のゲート電極１４ｂに注入されない。その後、レジストを除去する。
　ここで、既述の通り、第２のシリコン層２２ｂにおけるゲルマニウム濃度は、下面から上面に向かって低くなる（但し、第２のシリコン層２２ｂの上面領域におけるゲルマニウム濃度は、０％である）ため、当然ながら、第２のシリコン層２２ｂにｐ型不純物イオンが注入されてなるｐ型第２のシリコン層２２ｂｐにおけるゲルマニウム濃度は、下面から上面に向かって低くなる（但し、ｐ型第２のシリコン層２２ｂｐの上面領域におけるゲルマニウム濃度は、０％である）。
　次に、図３(a) に示すように、リソグラフィ法により、半導体基板１０上に、ＮＭＩＳ領域を開口しＰＭＩＳ領域を覆うレジスト（図示せず）を形成した後、イオン注入法により、第１のサイドウォール１８Ａをマスクにして、例えば注入エネルギーが１０ｋｅＶ，注入ドーズ量が２．５×１０15／ｃｍ2のイオン注入条件で、第１のシリコン層２２ａ及び第１の半導体領域１０ａに、例えばＡｓ等のｎ型不純物イオンを注入する。これにより、第１のシリコン層２２ａ、及び第１の半導体領域１０ａにおける第１のシリコン層２２ａの下に位置する領域（即ち、第１の半導体領域１０ａにおける第１のサイドウォール１８Ａの外側方下に位置する領域）に、接合深さの比較的深いｎ型ソースドレイン注入領域２３を自己整合的に形成する。このとき、第１のゲート電極１４ａの上面は第１のキャップ膜１５ａで覆われているため、ｎ型不純物イオンは第１のゲート電極１４ａに注入されない。またこのとき、第１のシリコン層２２ａ及び第１の半導体領域１０ａへのｎ型不純物イオンの注入により、ｎ型ソースドレイン注入領域２３における少なくとも上部領域は、アモルファス化される。このようにして、第１のサイドウォール１８Ａの外側方に、ｎ型ソースドレイン注入領域２３を形成する。
　次に、イオン注入法により、第１のサイドウォール１８Ａをマスクにして、例えば注入エネルギーが２ｋｅＶ，注入ドーズ量が２．５×１０15／ｃｍ2のイオン注入条件で、第１のシリコン層２２ａ及び第１の半導体領域１０ａに、例えばＣ16Ｈ10イオン等の炭素を含むイオンを注入する。これにより、第１のシリコン層２２ａ、及び第１の半導体領域１０ａにおける第１のシリコン層２２ａの下に位置する領域（即ち、第１の半導体領域１０ａにおける第１のサイドウォール１８Ａの外側方下に位置する領域）に、炭素イオン注入領域２４を形成する。このとき、第１のゲート電極１４ａの上面は第１のキャップ膜１５ａで覆われているため、炭素を含むイオンは第１のゲート電極１４ａに注入されない。その後、レジストを除去する。
　このようにして、第１のサイドウォール１８Ａの外側方に、炭素イオン注入領域２４を形成する。ここで、炭素イオン注入領域２４は、第１の半導体領域１０ａにおける第１のシリコン層２２ａの下に位置する領域、及び第１のシリコン層２２ａに形成されるため、炭素イオン注入領域２４の上面高さは、第１の半導体領域１０ａにおける第１のゲート絶縁膜１３ａの下に位置する領域の上面高さよりも、第１のシリコン層（図２(b) ～(c)：２２ａ参照）の膜厚分だけ高い。なお、図３(a) 及びそれ以降の図３(b) ～(c) において、第１のシリコン層が存在することはないものの、第１のシリコン層の下面位置を、点線で図示する。
　ここで、アモルファス状態の領域及び結晶状態の領域の各々に、同一のイオン注入条件で、同一のイオンを注入した場合、アモルファス状態の領域は、結晶状態の領域に比べて、イオンが注入され難いため、アモルファス状態の領域に形成されるイオン注入領域の注入深さを、結晶状態の領域に形成されるイオン注入領域の注入深さよりも浅くすることができる。またここで、一般に、炭素を含む分子イオンは、炭素イオン（Ｃイオン）に比べて、重量の重いイオンであるため、炭素を含む分子イオン及び炭素イオンの各々を、同一のイオン注入条件で、同一の領域に注入した場合、炭素を含む分子イオンが注入された領域の注入深さを、炭素イオンが注入された領域の注入深さよりも浅くすることができる。そこで、本実施形態では、ｎ型不純物イオンの注入により、少なくとも上部領域がアモルファス化されたｎ型ソースドレイン注入領域２３を形成した後、炭素を含むイオンとして、炭素を含む分子イオン（具体的には例えば、Ｃ16Ｈ10イオン）を採用し、炭素を含む分子イオンの注入により、炭素イオン注入領域２４を形成する。これにより、炭素イオン注入領域２４の注入深さが、ｎ型ソースドレイン注入領域２３の注入深さを超えることを効果的に防止することができる。
　次に、図３(b) に示すように、例えば６５０℃，１分の熱処理を行う。熱処理により、ｎ型エクステンション注入領域１６ａに含まれるｎ型不純物を活性化し、ｎ型エクステンション領域２５ａを形成すると共に、ｐ型エクステンション注入領域１６ｂに含まれるｐ型不純物を活性化し、ｐ型エクステンション領域２５ｂを形成する。このようにして、第１，第２の半導体領域１０ａ，１０ｂにおける第１，第２のゲート電極１４ａ，１４ｂの側方下に位置する領域に、ｎ型，ｐ型エクステンション領域２５ａ，２５ｂを形成する。
　それと共に、熱処理により、ｎ型ソースドレイン注入領域２３に含まれるｎ型不純物を活性化し、ｎ型ソースドレイン領域２６ａを形成すると共に、ｐ型ゲルマニウムシリコン領域２１に含まれるｐ型不純物を活性化し、ｐ型不純物拡散領域２６ｂを形成する。このようにして、第１のサイドウォール１８Ａの外側方に、ｎ型ソースドレイン領域（ｎ型不純物拡散領域）２６ａを形成すると共に、第２のサイドウォール１８Ｂの外側方に、ｐ型不純物拡散領域２６ｂを形成する。
　それと共に、熱処理により、炭素イオン注入領域２４を結晶化して、例えば炭素濃度が１％（０．５％以上で５％以下の範囲が望ましい）の炭素含有シリコン領域２７を形成する。このようにして、第１のサイドウォール１８Ａの外側方に、炭素含有シリコン領域２７を形成する。
　ここで、炭素含有シリコン領域２７は、ｎ型ソースドレイン領域（ｎ型不純物拡散領域）２６ａに形成される。また、ゲルマニウム含有シリコン領域は、ｐ型不純物拡散領域２６ｂに形成される。またここで、既述の通り、炭素イオン注入領域２４の上面高さは、第１の半導体領域１０ａにおける第１のゲート絶縁膜１３ａの下に位置する領域の上面高さよりも、第１のシリコン層（図２(b) ～(c)：２２ａ参照）の膜厚分だけ高いため、炭素含有シリコン領域２７の上面高さは、第１の半導体領域１０ａにおける第１のゲート絶縁膜１３ａの下に位置する領域の上面高さよりも高い。そのため、炭素含有シリコン領域２７は、第１の半導体領域１０ａにおける第１のゲート絶縁膜１３ａの下に位置する領域の上面よりも上に形成された厚膜部（図３(b)：２７ｔ参照）を有する。
　次に、図３(c) に示すように、第１，第２のキャップ膜１５ａ，１５ｂを除去し、第１，第２のゲート電極１４ａ，１４ｂの上面を露出する。その後、炭素含有シリコン領域２７（ｎ型ソースドレイン領域２６ａ）の上面に形成された自然酸化膜（図示せず）等、ｐ型第２のシリコン層２２ｂｐの上面に形成された自然酸化膜（図示せず）等、及び第１，第２のゲート電極１４ａ，１４ｂの上面に形成された自然酸化膜（図示せず）等を除去する。その後、スパッタ法により、半導体基板１０上の全面に、例えば膜厚が１１ｎｍのＮｉ（ニッケル）からなるシリサイド化用金属膜（図示せず）を堆積する。その後、１回目のＲＴＡ（Ｒapid Ｔhermal Ａnnealing）処理により、炭素含有シリコン領域２７のＳｉ（シリコン）、ｐ型第２のシリコン層２２ｂｐのＳｉ、及び第１，第２のゲート電極１４ａ，１４ｂのＳｉと、シリサイド化用金属膜のＮｉとを反応させる。これにより、炭素含有シリコン領域２７上に、膜厚が１５ｎｍのニッケルシリサイド（又は炭素を含むニッケルシリサイド）からなる第１のシリサイド層２８ａを形成すると共に、ｐ型第２のシリコン層２２ｂｐ上に、膜厚が１５ｎｍのニッケルシリサイドからなる第２のシリサイド層２８ｂを形成する。それと共に、第１，第２のゲート電極１４ａ，１４ｂ上に、膜厚が１５ｎｍのニッケルシリサイドからなる第３，第４のシリサイド層２９ａ，２９ｂを形成する。
　ここで、既述の通り、第２のシリサイド層２８ｂが形成される前のｐ型第２のシリコン層２２ｂｐにおけるゲルマニウム濃度は、下面から上面に向かって低くなる（但し、上面領域におけるゲルマニウム濃度は、０％である）ため、ｐ型第２のシリコン層２２ｂｐにおける上面領域は、ゲルマニウムを含まない。そのため、ｐ型第２のシリコン層２２ｂｐにおけるシリサイド化用金属膜と接する領域（即ち、ｐ型第２のシリコン層２２ｂｐの上面領域）に含まれるＳｉのみが、シリサイド化用金属膜に含まれるＮｉと反応するため、ｐ型第２のシリコン層２２ｂｐ上に形成される第２のシリサイド層２８ｂは、ゲルマニウムを含まないニッケルシリサイドからなる。またここで、既述の通り、第２のシリサイド層２８ｂが形成される前のｐ型第２のシリコン層２２ｂｐにおけるゲルマニウム濃度は、下面から上面に向かって低くなるため、第２のシリサイド層２８ｂが形成された後のｐ型第２のシリコン層２２ｂｐにおけるゲルマニウム濃度は、下面から上面に向かって低くなる。そのため、第２のシリサイド層２８ｂが形成された後のｐ型第２のシリコン層２２ｂｐの上部領域は、下部領域に比べてゲルマニウム濃度が低く、ｐ型第２のシリコン層２２ｂｐの少なくとも上部領域は、ｐ型ゲルマニウム含有シリコン領域２１に比べて、ゲルマニウム濃度が低い。なお、第２のシリサイド層２８ｂが形成された後のｐ型第２のシリコン層２２ｂｐ（図３(c) 参照）とは、第２のシリサイド層２８ｂが形成される前のｐ型第２のシリコン層２２ｂｐ（図２(c) ～図３(b) 参照）のうち、シリサイド化用金属膜と反応する領域以外の領域をいう。
　その後、エッチング液中への浸漬により、素子分離領域１１，第１，第２のサイドウォール１８Ａ，１８Ｂ等の上に残存する未反応のシリサイド化用金属膜を除去した後、１回目のＲＴＡ処理温度よりも高い温度の下、２回目のＲＴＡ処理により、第１，第２，第３，第４のシリサイド層２８ａ，２８ｂ，２９ａ，２９ｂのシリサイド組成比を安定化させる。
　次に、図示を省略するが、半導体基板１０上の全面に、層間絶縁膜を形成した後、層間絶縁膜に、第１，第２のシリサイド層２８ａ，２８ｂの各々と接続するコンタクトプラグを形成する。その後、層間絶縁膜上に、各コンタクトプラグと接続する配線を形成する。
　以上のようにして、本実施形態に係る半導体装置を製造することができる。
　以下に、本発明の一実施形態に係る半導体装置の構成について、図３(c) を参照しながら説明する。
　図３(c) に示すように、本実施形態に係る半導体装置は、ＮＭＩＳ領域における半導体基板１０に形成されたｎ型ＭＩＳトランジスタＮＴｒと、ＰＭＩＳ領域における半導体基板１０に形成されたｐ型ＭＩＳトランジスタＰＴｒとを有している。
　ｎ型ＭＩＳトランジスタＮＴｒは、第１の半導体領域１０ａ上に形成された第１のゲート絶縁膜１３ａと、第１のゲート絶縁膜１３ａ上に形成された第１のゲート電極１４ａと、第１の半導体領域１０ａにおける第１のゲート電極１４ａの側方下に位置する領域に形成されたｎ型エクステンション領域２５ａと、第１のゲート電極１４ａの側面上に形成された第１のサイドウォール１８Ａと、第１のサイドウォール１８Ａの外側方に形成されたｎ型ソースドレイン領域２６ａと、第１のサイドウォール１８Ａの外側方に形成された炭素含有シリコン領域２７と、炭素含有シリコン領域２７（ｎ型ソースドレイン領域２６ａ）上に形成された第１のシリサイド層２８ａと、第１のゲート電極１４ａ上に形成された第３のシリサイド層２９ａとを備えている。
　一方、ｐ型ＭＩＳトランジスタＰＴｒは、第２の半導体領域１０ｂ上に形成された第２のゲート絶縁膜１３ｂと、第２のゲート絶縁膜１３ｂ上に形成された第２のゲート電極１４ｂと、第２の半導体領域１０ｂにおける第２のゲート電極１４ｂの側方下に位置する領域に形成されたｐ型エクステンション領域２５ｂと、第２のゲート電極１４ｂの側面上に形成された第２のサイドウォール１８Ｂと、第２のサイドウォール１８Ｂの外側方に形成されたｐ型ゲルマニウム含有シリコン領域２１と、第２のサイドウォール１８Ｂの外側方に形成されたｐ型不純物拡散領域２６ｂと、ｐ型ゲルマニウム含有シリコン領域２１上に形成されたｐ型第２のシリコン層２２ｂｐと、ｐ型第２のシリコン層２２ｂ上に形成された第２のシリサイド層２８ｂと、第２のゲート電極１４ｂ上に形成された第４のシリサイド層２９ｂとを備えている。
　炭素含有シリコン領域２７の上面高さは、図３(c) に示すように、第１の半導体領域１０ａにおける第１のゲート絶縁膜１３ａの下に位置する領域の上面高さよりも高い。また、炭素含有シリコン領域２７は、第１の半導体領域１０ａにおける第１のサイドウォール１８Ａの外側方下に位置する領域、及び第１のシリコン層（図３(c)：点線参照）に形成されている。また、炭素含有シリコン領域２７には、図３(c) に示すように、ｎ型ソースドレイン領域（ｎ型不純物拡散領域）２６ａが形成されている。
　ｐ型第２のシリコン層２２ｂｐの少なくとも上部領域は、ｐ型ゲルマニウム含有シリコン領域２１に比べて、ゲルマニウム濃度が低い。
　ｐ型ゲルマニウム含有シリコン領域２１の上面高さは、図３(c) に示すように、第２の半導体領域１０ｂにおける第２のゲート絶縁膜１３ｂの下に位置する領域の上面高さよりも高い。また、ゲルマニウム含有シリコン領域には、ｐ型不純物拡散領域２６ｂが形成されている。
　第１，第２のサイドウォール１８Ａ，１８Ｂは、第１，第２のゲート電極１４ａ，１４ｂの側面上に形成された断面形状がＬ字状の第１，第２の内側サイドウォール１７ａ，１７ｂと、第１，第２の内側サイドウォール１７ａ，１７ｂ上に形成された第１，第２の外側サイドウォール１８ａ，１８ｂとからなる。
　ここで、本実施形態の効果を有効に説明するために、本実施形態に係る半導体装置と、従来の半導体装置とを比較する。図４は、本実施形態に係る半導体装置、及び従来の半導体装置の各々における、炭素含有シリコン領域の深さと、チャネル領域のゲート長方向に印加される引っ張り応力の大きさとの関係について示すグラフである。
　図４に示す横軸は、炭素含有シリコン領域の深さを示す。ここで、「炭素含有シリコン領域の深さ」とは、本実施形態の場合、第１の半導体領域１０ａにおける第１のゲート絶縁膜１３ａの下に位置する領域の上面深さを基準深さ（即ち、０ｎｍ）とし、第１の半導体領域１０ａにおける第１のゲート絶縁膜１３ａの下に位置する領域の上面から、炭素含有シリコン領域２７における最も深くに位置する下面までの深さ（例えば、図３(c)：Ｄ参照）をいう。一方、「炭素含有シリコン領域の深さ」とは、従来の場合、半導体領域１００ａにおけるゲート絶縁膜１０３の下に位置する領域の上面深さを基準深さ（即ち、０ｎｍ）とし、半導体領域１００ａにおけるゲート絶縁膜１０３の下に位置する領域の上面から、炭素含有シリコン領域１１３における最も深くに位置する下面までの深さ（例えば、図７(c)：Ｄ参照）をいう。
　図４に示す縦軸は、本実施形態の場合、厚膜部２７ｔを有し、且つ深さがＸ（Ｘ＝５，１０，２０，３０，４０，５０，６０）ｎｍの炭素含有シリコン領域２７により、チャネル領域のゲート長方向に印加される引っ張り応力の大きさを示す。一方、従来の場合、深さがＸ（Ｘ＝５，１０，２０，３０，４０，５０，６０）ｎｍの炭素含有シリコン領域１１３により、チャネル領域のゲート長方向に印加される引っ張り応力の大きさを示す。
　図４に示す□は、本実施形態に係る半導体装置について示し、一方、図４に示す◆は、従来の半導体装置について示す。
　ここで、本実施形態と従来との構成上の相違点について、以下に説明する。
　本実施形態では、炭素含有シリコン領域２７は、図３(c) に示すように、第１の半導体領域１０ａにおける第１のシリコン層（図３(c)：点線参照）の下に位置する領域（即ち、第１の半導体領域１０ａにおける第１のサイドウォール１８Ａの外側方下に位置する領域）、及び第１のシリコン層に形成されている。そのため、炭素含有シリコン領域２７の上面高さは、第１の半導体領域１０ａにおける第１のゲート絶縁膜１３ａの下に位置する領域の上面高さよりも高く、炭素含有シリコン領域２７は、第１の半導体領域１０ａにおける第１のゲート絶縁膜１３ａの下に位置する領域の上面よりも上に形成された厚膜部（図３(b)：２７ｔ参照）を有する。
　これに対し、従来では、炭素含有シリコン領域１１３は、図７(c) に示すように、半導体領域１００ａにおけるサイドウォール１０８Ａの外側方下に位置する領域にのみ形成されている。そのため、炭素含有シリコン領域１１３の上面高さは、半導体領域１００ａにおけるゲート絶縁膜１０３の下に位置する領域の上面高さと同じであり、炭素含有シリコン領域１１３は、半導体領域１００ａにおけるゲート絶縁膜１０３の下に位置する領域の上面よりも上に形成されることはなく、本実施形態のような厚膜部を有さない。
　そのため、図４に示すように、本実施形態における炭素含有シリコン領域の深さと、従来における炭素含有シリコン領域の深さとが同一の場合であっても、本実施形態における炭素含有シリコン領域の上面高さは、従来における炭素含有シリコン領域の上面高さよりも高く、本実施形態における炭素含有シリコン領域は、厚膜部を有するため、本実施形態における引っ張り応力の大きさを、厚膜部による引っ張り応力の大きさ分だけ、従来における引っ張り応力の大きさよりも大きくすることができる。
　本実施形態によると、炭素含有シリコン領域２７の上面高さは、第１の半導体領域１０ａにおける第１のゲート絶縁膜１３ａの下に位置する領域の上面高さよりも高く、炭素含有シリコン領域２７は、第１の半導体領域１０ａにおける第１のゲート絶縁膜１３ａの下に位置する領域の上面よりも上に形成された厚膜部２７ｔを有する。そのため、厚膜部２７ｔによって、第１の半導体領域１０ａにおけるチャネル領域のゲート長方向に引っ張り応力を効果的に印加することができるため、第１の半導体領域１０ａにおけるチャネル領域のゲート長方向に印加される引っ張り応力の大きさを、効果的に増大させることができるので、ｎ型ＭＩＳトランジスタの駆動能力をさらに向上させることができる。
　一方、ｐ型ゲルマニウム含有シリコン領域２１の上面高さは、第２の半導体領域１０ｂにおける第２のゲート絶縁膜１３ｂの下に位置する領域の上面高さよりも高く、ｐ型ゲルマニウム含有シリコン領域２１は、第２の半導体領域１０ｂにおける第２のゲート絶縁膜１３ｂの下に位置する領域の上面よりも上に形成された厚膜部２１ｔを有する。そのため、厚膜部２１ｔによって、第２の半導体領域１０ｂにおけるチャネル領域のゲート長方向に圧縮応力を効果的に印加することができるため、第２の半導体領域１０ｂにおけるチャネル領域のゲート長方向に印加される圧縮応力の大きさを、効果的に増大させることができるので、ｐ型ＭＩＳトランジスタの駆動能力をさらに向上させることができる。
　加えて、第２のシリサイド層２８ｂが形成される前のｐ型第２のシリコン層２２ｂｐの上面領域（即ち、ｐ型第２のシリコン層２２ｂｐにおけるシリサイド化用金属膜と接する領域）には、ゲルマニウムが含まれないため、ｐ型第２のシリコン層２２ｂｐ上に形成された第２のシリサイド層２８ｂに、ゲルマニウムが含まれることはなく、第２のシリサイド層２８ｂの耐熱性を確保することができる。
　一方、第１のシリサイド層２８ａが形成される前の炭素含有シリコン領域２７には、炭素が含まれるため、炭素含有シリコン領域２７上に形成された第１のシリサイド層２８ａに、炭素が含まれる可能性があるものの、炭素を含むシリサイド層は、ゲルマニウムを含むシリサイド層のように耐熱性が悪化することがないため、仮に第１のシリサイド層２８ａに炭素が含まれることがあっても、第１のシリサイド層２８ａの耐熱性を確保することができる。
　さらに、本実施形態では、図３(a) に示すように、ｎ型不純物イオンの注入により、少なくとも上部領域がアモルファス化されたｎ型ソースドレイン注入領域２３を形成した後、炭素を含むイオンとして、炭素を含む分子イオン（具体的には例えば、Ｃ16Ｈ10イオン）を採用し、炭素を含む分子イオンの注入により、炭素イオン注入領域２４を形成する。これにより、炭素イオン注入領域２４の注入深さが、ｎ型ソースドレイン注入領域２３の注入深さを超えることを効果的に防止することができる。そのため、図３(b) に示すように、炭素含有シリコン領域２７の深さが、ｎ型ソースドレイン領域２６ａの深さを超えて、接合リークが発生することを防止することができる。
　なお、本実施形態では、図３(a) に示すように、炭素イオン注入領域２４の注入深さを、ｎ型ソースドレイン注入領域２３の注入深さと同じにし、図３(b) に示すように、炭素含有シリコン領域２７の深さを、ｎ型ソースドレイン領域２６ａの深さと同じにする場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、炭素イオン注入領域の注入深さを、ｎ型ソースドレイン注入領域の注入深さよりも浅くし、炭素含有シリコン領域の深さを、ｎ型ソースドレイン領域の深さよりも浅くしてもよい。
　また、本実施形態では、炭素イオン注入領域２４の注入深さが、ｎ型ソースドレイン注入領域２３の注入深さを超えることを効果的に防止することを目的に、図３(a) に示すように、ｎ型不純物イオンの注入により、少なくとも上部領域がアモルファス化されたｎ型ソースドレイン注入領域２３を形成した後、炭素を含むイオンとして、炭素を含む分子イオンを採用し、炭素を含む分子イオンの注入により、炭素イオン注入領域２４を形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
　第１に例えば、炭素を含むイオンとして、炭素を含む分子イオンを採用し、炭素を含む分子イオンの注入により、炭素イオン注入領域を形成した後、ｎ型不純物イオンの注入により、ｎ型ソースドレイン注入領域を形成してもよい。
　第２に例えば、ｎ型不純物イオンの注入により、少なくとも上部領域がアモルファス化されたｎ型ソースドレイン注入領域を形成した後、炭素を含むイオンとして、炭素イオンを採用し、炭素イオンの注入により、炭素イオン注入領域を形成してもよい。
　また、本実施形態では、図２(a) に示すように、エピタキシャル成長法により、リセス部２０内の領域、及びリセス部２０内の領域上に、その上面高さが、第２の半導体領域１０ｂにおける第２のゲート絶縁膜１３ｂの下に位置する領域の上面高さよりも高くなるまで、ｐ型ゲルマニウム含有シリコン領域２１を堆積する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、エピタキシャル成長法により、リセス部内にｐ型ゲルマニウム含有シリコン領域を堆積してもよい。
　また、本実施形態では、図２(b) に示すように、第１，第２のシリコン層２２ａ，２２ｂを形成した後、図２(c) に示すように、ｐ型第２のシリコン層２２ｂｐを形成し、その後、図３(a) に示すように、ｎ型ソースドレイン注入領域２３、及び炭素イオン注入領域２４を順次形成した後、図３(b) に示すように、熱処理を行う場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。
　例えば、第１，第２のシリコン層を形成した後、ｐ型第２のシリコン層を形成することなく、ｎ型ソースドレイン注入領域、及び炭素イオン注入領域を順次形成し（又は炭素イオン注入領域、及びｎ型ソースドレイン注入領域を順次形成し）、その後、ｐ型第２のシリコン層を形成した後、熱処理を行ってもよい。
　即ち、第１，第２のシリコン層の形成工程の後で熱処理工程の前に、１）ｐ型第２のシリコン層の形成工程と、２）ｎ型ソースドレイン注入領域、及び炭素イオン注入領域を順次形成する工程（又は炭素イオン注入領域、及びｎ型ソースドレイン注入領域を順次形成する工程）とを行えばよい。
　また、本実施形態では、図１(a) に示すように、第１，第２のゲート電極１４ａ，１４ｂをマスクにして、第１，第２の半導体領域１０ａ，１０ｂに、ｎ型，ｐ型不純物イオンを注入し、ｎ型，ｐ型エクステンション注入領域１６ａ，１６ｂを形成した後、第１，第２のゲート電極１４ａ，１４ｂの側面上に、第１，第２のサイドウォール１８Ａ，１８Ｂを形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、ｎ型，ｐ型エクステンション注入領域の形成前に、第１，第２のゲート電極の側面上に、第１，第２のオフセットスペーサを形成した後、側面上に第１，第２のオフセットスペーサが形成された第１，第２のゲート電極をマスクにして、第１，第２の半導体領域に、ｎ型，ｐ型不純物イオンを注入し、ｎ型，ｐ型エクステンション注入領域を形成し、その後、第１，第２のゲート電極の側面上に、第１，第２のオフセットスペーサを介して、第１，第２のサイドウォールを形成してもよい。
　＜一実施形態の変形例１＞
　以下に、本発明の一実施形態の変形例１に係る半導体装置について、図５を参照しながら説明する。図５は、本発明の一実施形態の変形例１に係る半導体装置の製造方法を示す要部工程断面図である。図５において、一実施形態における構成要素と同一の構成要素には、一実施形態における図３(c) に示す符号と同一の符号を付す。従って、本変形例では、一実施形態と重複する説明を適宜省略する。
　まず、図示を省略するが、一実施形態における図１(a) ～図３(c) に示す工程を順次行い、図３(c) に示す構成を得る。
　次に、図５に示すように、第１の外側サイドウォール１８ａを除去し、第１の内側サイドウォール１７ａの表面を露出する。その後、半導体基板１０上の全面に、第１の半導体領域１０ａにおけるチャネル領域のゲート長方向に引っ張り応力を生じさせる応力絶縁膜３０を形成する。
　次に、図示を省略するが、一実施形態と同様に、層間絶縁膜、コンタクトプラグ、及び配線等を形成する。
　このようにして、本変形例に係る半導体装置を製造することができる。
　ここで、本変形例と一実施形態との構成上の相違点は、以下に示す点である。
　本変形例におけるｎ型ＭＩＳトランジスタＮＴｒは、図５に示すように、第１の内側サイドウォール１７ａからなる第１のサイドウォール１８Ａを備えている。これに対し、一実施形態におけるｎ型ＭＩＳトランジスタＮＴｒは、図３(c) に示すように、第１の内側サイドウォール１７ａと、第１の外側サイドウォール１８ａとからなる第１のサイドウォール１８Ａを備えている。
　また、本変形例におけるｎ型ＭＩＳトランジスタＮＴｒは、図５に示すように、第１の半導体領域１０ａ上に、第１の内側サイドウォール１７ａに接して形成され、第１の半導体領域１０ａにおけるチャネル領域のゲート長方向に引っ張り応力を生じさせる応力絶縁膜３０をさらに備えている。
　本変形例によると、一実施形態と同様の効果を得ることができる。
　加えて、応力絶縁膜３０により、第１の半導体領域１０ａにおけるチャネル領域のゲート長方向に引っ張り応力を印加することができるため、ｎ型ＭＩＳトランジスタＮＴｒの駆動能力をさらに向上させることができる。
　さらに、応力絶縁膜３０を、第１の外側サイドウォールを介さずに、第１の内側サイドウォール１７ａに接して形成することにより、応力絶縁膜３０を、第１の外側サイドウォールの除去分だけ、第１の半導体領域１０ａにおけるチャネル領域に近付けて形成することができるため、応力絶縁膜３０による引っ張り応力を、第１の半導体領域１０ａにおけるチャネル領域のゲート長方向に効果的に印加することができる。
　さらに、応力絶縁膜３０を、第１の外側サイドウォールを介さずに、第１の内側サイドウォール１７ａに接して形成することにより、応力絶縁膜３０を、第１の外側サイドウォールの除去分だけ、厚く形成することができるため、応力絶縁膜３０による引っ張り応力を、第１の半導体領域１０ａにおけるチャネル領域のゲート長方向に効果的に印加することができる。
　なお、本変形例では、応力絶縁膜３０による引っ張り応力を、第１の半導体領域１０ａにおけるチャネル領域のゲート長方向に効果的に印加することを目的に、第１の外側サイドウォール１８ａを除去した後、応力絶縁膜３０を、第１の内側サイドウォール１７ａに接して形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、第１の外側サイドウォールを除去せずに、応力絶縁膜を形成してもよい。
　また、本変形例では、ｎ型ＭＩＳトランジスタＮＴｒの駆動能力をさらに向上させることを目的に、第１の半導体領域１０ａ上に、第１の半導体領域１０ａにおけるチャネル領域のゲート長方向に引っ張り応力を生じさせる応力絶縁膜３０を形成する場合を具体例に挙げて説明したが、本発明はこれに限定されるものではない。例えば、第２の半導体領域上に、第２の半導体領域におけるチャネル領域のゲート長方向に圧縮応力を生じさせる応力絶縁膜を形成してもよい。この場合、ｐ型ＭＩＳトランジスタの駆動能力をさらに向上させることができる。
　＜一実施形態の変形例２＞
　以下に、本発明の一実施形態の変形例２に係る半導体装置について、図６を参照しながら説明する。図６は、本発明の一実施形態の変形例２に係る半導体装置の構成を示す断面図である。
　ここで、本変形例と一実施形態との構成上の相違点は、以下に示す点である。
　本変形例におけるｎ型ＭＩＳトランジスタＮＴｒは、図６に示すように、第１の半導体領域１０ａ上に形成された第１のゲート絶縁膜３２Ａと、第１のゲート絶縁膜３２Ａ上に形成された第１のゲート電極３４Ａとを備えている。ここで、第１のゲート絶縁膜３２Ａは、例えばシリコン酸化膜からなる第１の絶縁膜３１ａと、第１の絶縁膜３１ａ上に形成され、例えばランタンを含むハフニウム絶縁膜からなる第１の高誘電率絶縁膜３２ａとを有している。またここで、第１のゲート電極３４Ａは、第１のゲート絶縁膜３２Ａ上に接して形成され、例えばＴａＮ（窒化タンタル）膜からなる第１の金属膜３３ａと、第１の金属膜３３ａ上に形成され、例えばポリシリコン膜からなる第１の導電膜３４ａとを有している。
　これに対し、一実施形態におけるｎ型ＭＩＳトランジスタＮＴｒは、図３(c) に示すように、第１の半導体領域１０ａ上に形成され、例えばシリコン酸化膜からなる第１のゲート絶縁膜１３ａと、第１のゲート絶縁膜１３ａ上に形成され、例えばポリシリコン膜からなる第１のゲート電極１４ａとを備えている。
　一方、本変形例におけるｐ型ＭＩＳトランジスタＰＴｒは、図６に示すように、第２の半導体領域１０ｂ上に形成された第２のゲート絶縁膜３２Ｂと、第２のゲート絶縁膜３２Ｂ上に形成された第２のゲート電極３４Ｂとを備えている。ここで、第２のゲート絶縁膜３２Ｂは、例えばシリコン酸化膜からなる第２の絶縁膜３１ｂと、第２の絶縁膜３１ｂ上に形成され、例えばアルミニウムを含むハフニウム絶縁膜からなる第２の高誘電率絶縁膜３２ｂとを有している。またここで、第２のゲート電極３４Ｂは、第２のゲート絶縁膜３２Ｂ上に接して形成され、例えばＴｉＮ（窒化チタン）膜からなる第２の金属膜３３ｂと、第２の金属膜３３ｂ上に形成され、例えばポリシリコン膜からなる第２の導電膜３４ｂとを有している。
　これに対し、一実施形態におけるｐ型ＭＩＳトランジスタＰＴｒは、図３(c) に示すように、第２の半導体領域１０ｂ上に形成され、例えばシリコン酸化膜からなる第２のゲート絶縁膜１３ｂと、第２のゲート絶縁膜１３ｂ上に形成され、例えばポリシリコン膜からなる第２のゲート電極１４ｂとを備えている。
　なお、本変形例では、第１の金属膜３３ａとして、ＴａＮ膜を用いる場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えばＴｉＮ膜を用いてもよい。また、第２の金属膜３３ｂとして、ＴｉＮ膜を用いる場合を具体例に挙げて説明したが、本発明はこれに限定されるものではなく、例えばＴａＮ膜を用いてもよい。
　本発明は、チャネル領域のゲート長方向に印加される引っ張り応力の大きさを、効果的に増大させることができるため、炭素含有シリコン領域を有するｎ型ＭＩＳトランジスタを備えた半導体装置及びその製造方法に有用である。
　１０　　半導体基板
　１１　　素子分離領域
　１２ａ　　ｐ型ウェル領域
　１２ｂ　　ｎ型ウェル領域
　１３ａ　　第１のゲート絶縁膜
　１３ｂ　　第２のゲート絶縁膜
　１４ａ　　第１のゲート電極
　１４ｂ　　第２のゲート電極
　１５ａ　　第１のキャップ膜
　１５ｂ　　第２のキャップ膜
　１６ａ　　ｎ型エクステンション注入領域
　１６ｂ　　ｐ型エクステンション注入領域
　１７ａ　　第１の内側サイドウォール
　１７ｂ　　第２の内側サイドウォール
　１８ａ　　第１の外側サイドウォール
　１８ｂ　　第２の外側サイドウォール
　１８Ａ　　第１のサイドウォール
　１８Ｂ　　第２のサイドウォール
　１９，１９ａ　　保護膜
　２０　　リセス部
　２１　　ｐ型ゲルマニウム含有シリコン領域
　２１ｔ　　厚膜部
　２２ａ　　第１のシリコン層
　２２ｂ　　第２のシリコン層
　２２ｂｐ　　ｐ型第２のシリコン層
　２３　　ｎ型ソースドレイン注入領域
　２４　　炭素イオン注入領域
　２５ａ　　ｎ型エクステンション領域
　２５ｂ　　ｐ型エクステンション領域
　２６ａ　　ｎ型ソースドレイン領域
　２６ｂ　　ｐ型不純物拡散領域
　２７　　炭素含有シリコン領域
　２７ｔ　　厚膜部
　２８ａ　　第１のシリサイド層
　２８ｂ　　第２のシリサイド層
　２９ａ　　第３のシリサイド層
　２９ｂ　　第４のシリサイド層
　３０　　応力絶縁膜
　３１ａ　　第１の絶縁膜
　３２ａ　　第１の高誘電率絶縁膜
　３２Ａ　　第１のゲート絶縁膜
　３１ｂ　　第２の絶縁膜
　３２ｂ　　第２の高誘電率絶縁膜
　３２Ｂ　　第２のゲート絶縁膜
　３３ａ　　第１の金属膜
　３４ａ　　第１の導電膜
　３４Ａ　　第１のゲート電極
　３３ｂ　　第２の金属膜
　３４ｂ　　第２の導電膜
　３４Ｂ　　第２のゲート電極
　Ｄ　　炭素含有シリコン領域の深さ

Claims (18)

  1. 　少なくともｎ型ＭＩＳトランジスタを有する半導体装置において、
    　前記ｎ型ＭＩＳトランジスタは、
    　半導体基板における第１の半導体領域上に形成された第１のゲート絶縁膜と、
    　前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
    　前記第１のゲート電極の側面上に形成された第１のサイドウォールと、
    　前記第１のサイドウォールの外側方に形成された炭素含有シリコン領域とを備え、
    　前記炭素含有シリコン領域の上面高さは、前記第１の半導体領域における前記第１のゲート絶縁膜の下に位置する領域の上面高さよりも高いことを特徴とする半導体装置。
  2. 　請求項１に記載の半導体装置において、
    　前記炭素含有シリコン領域は、前記第１の半導体領域及び前記第１の半導体領域上に形成された第１のシリコン層に形成されていることを特徴とする半導体装置。
  3. 　請求項１又は２に記載の半導体装置において、
    　前記炭素含有シリコン領域には、ｎ型不純物拡散領域が形成されていることを特徴とする半導体装置。
  4. 　請求項１～３のうちいずれか１項に記載の半導体装置において、
    　前記第１のサイドウォールは、前記第１のゲート電極の側面上に形成された断面形状がＬ字状の第１の内側サイドウォールと、前記第１の内側サイドウォール上に形成された第１の外側サイドウォールとからなることを特徴とする半導体装置。
  5. 　請求項１～３のうちいずれか１項に記載の半導体装置において、
    　前記第１の半導体領域上に形成され、前記第１の半導体領域におけるチャネル領域のゲート長方向に引っ張り応力を生じさせる応力絶縁膜をさらに備え、
    　前記第１のサイドウォールは、前記第１のゲート電極の側面上に形成された断面形状がＬ字状の第１の内側サイドウォールからなり、
    　前記応力絶縁膜は、前記第１の内側サイドウォールに接して形成されていることを特徴とする半導体装置。
  6. 　請求項１～５のうちいずれか１項に記載の半導体装置において、
    　前記炭素含有シリコン領域上に形成された第１のシリサイド層をさらに備えていることを特徴とする半導体装置。
  7. 　請求項１～６のうちいずれか１項に記載の半導体装置において、
    　前記第１のゲート絶縁膜は、第１の高誘電率絶縁膜を有し、
    　前記第１のゲート電極は、前記第１のゲート絶縁膜上に接して設けられた第１の金属膜を有することを特徴とする半導体装置。
  8. 　請求項１～７のうちいずれか１項に記載の半導体装置において、
    　前記炭素含有シリコン領域における炭素濃度は、０．５％以上であることを特徴とする半導体装置。
  9. 　請求項１～８のうちいずれか１項に記載の半導体装置において、
    　前記半導体装置はｐ型ＭＩＳトランジスタをさらに有し、
    　前記ｐ型ＭＩＳトランジスタは、
    　前記半導体基板における第２の半導体領域上に形成された第２のゲート絶縁膜と、
    　前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
    　前記第２のゲート電極の側面上に形成された第２のサイドウォールと、
    　前記第２のサイドウォールの外側方に形成されたゲルマニウム含有シリコン領域とを備えていることを特徴とする半導体装置。
  10. 　請求項９に記載の半導体装置において、
    　前記ゲルマニウム含有シリコン領域上に形成された第２のシリコン層と、
    　前記第２のシリコン層上に形成された第２のシリサイド層とをさらに備え、
    　前記第２のシリコン層の少なくとも上部領域は、前記ゲルマニウム含有シリコン領域に比べてゲルマニウム濃度が低いことを特徴とする半導体装置。
  11. 　請求項９又は１０に記載の半導体装置において、
    　前記ゲルマニウム含有シリコン領域の上面高さは、前記第２の半導体領域における前記第２のゲート絶縁膜の下に位置する領域の上面高さよりも高いことを特徴とする半導体装置。
  12. 　請求項９～１１のうちいずれか１項に記載の半導体装置において、
    　前記ゲルマニウム含有シリコン領域には、ｐ型不純物拡散領域が形成されていることを特徴とする半導体装置。
  13. 　請求項９～１２のうちいずれか１項に記載の半導体装置において、
    　前記第２のゲート絶縁膜は、第２の高誘電率絶縁膜を有し、
    　前記第２のゲート電極は、前記第２のゲート絶縁膜上に接して設けられた第２の金属膜を有することを特徴とする半導体装置。
  14. 　請求項９～１３のうちいずれか１項に記載の半導体装置において、
    　前記ゲルマニウム含有シリコン領域におけるゲルマニウム濃度は、１５％以上であることを特徴とする半導体装置。
  15. 　半導体基板における第１の半導体領域上に第１のゲート絶縁膜を形成する工程（ａ）と、
    　前記第１のゲート絶縁膜上に第１のゲート電極を形成する工程（ｂ）と、
    　前記第１のゲート電極の側面上に第１のサイドウォールを形成する工程（ｃ）と、
    　前記第１のサイドウォールの外側方に炭素含有シリコン領域を形成する工程（ｄ）とを備え、
    　前記炭素含有シリコン領域の上面高さは、前記第１の半導体領域における前記第１のゲート絶縁膜の下に位置する領域の上面高さよりも高いことを特徴とする半導体装置の製造方法。
  16. 　請求項１５に記載の半導体装置の製造方法において、
    　前記工程（ｄ）は、前記第１の半導体領域における前記第１のサイドウォールの外側方下に位置する領域上に第１のシリコン層を形成する工程（ｄ１）と、前記第１のシリコン層及び前記第１の半導体領域における前記第１のシリコン層の下に位置する領域に炭素を含むイオンを注入して炭素イオン注入領域を形成する工程（ｄ２）と、熱処理により前記炭素イオン注入領域を結晶化して前記炭素含有シリコン領域を形成する工程（ｄ３）とを有していることを特徴とする半導体装置の製造方法。
  17. 　請求項１５又は１６に記載の半導体装置の製造方法において、
    　前記工程（ａ）は、前記半導体基板における第２の半導体領域上に第２のゲート絶縁膜を形成する工程を含み、
    　前記工程（ｂ）は、前記第２のゲート絶縁膜上に第２のゲート電極を形成する工程を含み、
    　前記工程（ｃ）は、前記第２のゲート電極の側面上に第２のサイドウォールを形成する工程を含み、
    　前記工程（ｄ）は、前記第２のサイドウォールの外側方にゲルマニウム含有シリコン領域を形成する工程（Ｘ）を含んでいることを特徴とする半導体装置の製造方法。
  18. 　請求項１７に記載の半導体装置の製造方法において、
    　前記工程（Ｘ）は、前記第２の半導体領域における前記第２のサイドウォールの外側方下に位置する領域をエッチングしてリセス部を形成する工程（Ｘ１）と、エピタキシャル成長法により前記リセス部内に前記ゲルマニウム含有シリコン領域を形成する工程（Ｘ２）とを有していることを特徴とする半導体装置の製造方法。
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