JPH08148677A

JPH08148677A - 半導体装置の製造方法

Info

Publication number: JPH08148677A
Application number: JP6285635A
Authority: JP
Inventors: Tomohiro Yuki; 知弘結城
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1994-11-18
Filing date: 1994-11-18
Publication date: 1996-06-07

Abstract

(57)【要約】【目的】本発明は、良好な電気特性を備えた接合を制
御性良く形成することを目的とする。【構成】接合形成に際して、まず導電性に寄与しない
イオンを結晶領域に対しイオン注入し、基板の表面から
一定の深さＤ１まで非晶質化する。次に該結晶領域の導
電型とは反対の導電性を付与する不純物イオンを、単独
に該結晶領域にイオン注入した場合に前記Ｄ１より浅い
深さＤ２の非晶質層を形成する条件下で、Ｄ１より深い
深さＤ３の実効的不純物分布を形成するようにイオン注
入する。この後、アニールを行い、非晶質層を再結晶化
するとともに、不純物を活性化する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、イオン注入法を用いて
基板に所望の特性の半導体製造装置の製造方法に関す
る。

【０００２】

【従来の技術】半導体装置の高集積化に伴い、横方向の
微細化に合わせて深さ方向の微細化の要請も高まってい
る。ｐチャンネルトランジスタ、あるいはｎチャンネル
トランジスタのソース／ドレイン層についてもより浅い
接合の形成技術の開発が必要である。

【０００３】トランジスタのソース／ドレイン領域は、
一般にイオン注入法により形成される。イオン注入法
は、所望の導電型の不純物を基板にイオン注入する工程
と、その後、熱アニールを行い、イオン注入で非晶質化
した層を再結晶化させ、注入した不純物を電気的に活性
化させる工程を含む。

【０００４】最近、浅い接合の形成の為、チャネリング
を抑制する方法が検討されている。チャネリングとは、
イオン注入の際、注入イオンが基板原子と大きな衝突を
することなく基板結晶格子の隙間を通り基板に深く進入
することである。チャネリングが起こると浅い接合を形
成することは難しい。

【０００５】チャネリングを抑制する為には、例えば、
イオン注入を２段階で行う方法が検討されている。１回
目のイオン注入で基板表面を非晶質化する。この後２回
目のイオン注入で所望の導電性を付与するイオンを注入
する。非晶質層に注入されたイオンはチャネリングを起
こさない。この為、２回目のイオン注入時のチャネリン
グを抑制できる。

【０００６】一方、浅い接合は、接合の浅さのみなら
ず、低いコンタクト抵抗、低いリーク電流といった良好
な電気特性をあわせ持つことが要求される。例えば、非
晶質層と基板の結晶層との境界（以下、ａ／ｃ界面と呼
ぶ。）は、アニール後も完全には再結晶化されず結晶欠
陥が集積し易い。特に、空乏層内の結晶欠陥は、接合部
の電気的リークを引き起こす等、電気特性に影響を及ぼ
す。そこで、これらの結晶欠陥が接合近傍や低不純物濃
度領域に形成されないよう欠陥が発生する位置を不純物
拡散領域内に収める方法等が検討されている。

【０００７】

【発明が解決しようとする課題】チャネリングは、予め
基板表面層を非晶質化する方法を用いることで抑制する
ことができる。しかし、非晶質層は再結晶化させる必要
があり、再結晶化のアニール工程で別の問題が発生する
場合がある。

【０００８】従来の方法で作成した接合部の不純物分布
を解析した結果、チャネリングとは異なる「増速拡散」
という現象がアニール時に起こっていることが観察され
た。「増速拡散」とは、不純物がいわゆる拡散方程式に
従った拡散速度より速く拡散してしまう現象である。非
晶質層に存在する過剰空格子の結晶中への熱拡散が、不
純物の拡散を増速させるためと考えられている。結果的
に不純物分布の制御が難しくなる。また、深い不純物分
布を形成してしまい易い。接合形状を正確に制御する為
には、増速拡散の発生を抑制する必要がある。

【０００９】また、良好な電気特性を得る為には、ａ／
ｃ界面等に発生する積層欠陥や、再結晶層に発生するヘ
アピンディスロケーション等の欠陥を減らすことが望ま
れる。

【００１０】本発明の目的は、良好な電気特性を備えた
接合を制御性よく形成する半導体装置の製造方法を提供
することである。本発明の他の目的は、電気的特性に優
れた浅い接合を形成する半導体装置の製造方法を提供す
ることである。

【００１１】

【課題を解決するための手段】本発明の半導体装置の製
造方法は、導電性に寄与しないイオン種を基板内の第１
導電型の結晶領域に対しイオン注入し、該結晶領域の表
面から深さＤ１までの非晶質層を形成する第１の工程
と、前記第１導電型と逆の第２導電型の導電性を付与す
る原子量もしくは分子量が１６以上の不純物を、Ｄ１よ
り深い実効的不純物分布深さの不純物分布領域を形成す
るように前記非晶質層を通してイオン注入する第２の工
程と、該基板を加熱して前記非晶質層を再結晶化し前記
不純物を活性化して、第２導電型領域を形成する第３の
工程と、を有する半導体装置の製造方法であって、前記
深さＤ１が、前記導電性を付与する不純物を前記第２の
工程と同一条件で前記結晶領域にイオン注入した場合に
形成される非晶質層深さＤ２よりも深く、前記導電性を
付与する不純物を前記第２の工程と同一条件で表面に非
晶質層が形成された基板にイオン注入した場合に形成さ
れる実効的不純物分布深さＤ３よりも浅いことを特徴と
する。

【００１２】尚、本願明細書中でいう実効的不純物分布
深さとは、イオン注入した導電性を付与する不純物濃度
とイオン注入される領域（背景）の不純物（キャリア）
濃度が等しくなっている深さを意味する。具体的には、
ｎチャンネルＭＯＳトランジスタの場合は、イオン注入
するドナー不純物濃度と例えばｐ型ウェル中のアクセプ
タ不純物濃度とが等しくなっている深さである。また、
ｐチャンネルＭＯＳトランジスタの場合は、イオン注入
するアクセプタ不純物濃度と例えばｎ型ウェル中のドナ
ー不純物濃度とが等しくなっている深さである。

【００１３】

【作用】非晶質層内に不純物をイオン注入すると、不純
物のチャネリングを抑えることができる。

【００１４】非晶質層を貫通して深く不純物をイオン注
入すると活性化アニールの際、増速拡散が生じてしま
う。ａ／ｃ界面を越えて結晶層中へ拡散する空格子が、
不純物の拡散速度を増速拡散させる為と考えられる。し
かし、不純物イオン注入工程において、ａ／ｃ界面を越
え結晶層内に入る不純物量を低減すると、不純物の増速
拡散を抑制できる。

【００１５】また、不純物イオン注入直後に実効的不純
物分布深さがａ／ｃ界面の深さよりも深くなるように調
整することで、アニール条件に依存することなく確実に
ａ／ｃ界面をｐｎ接合より内側の不純物分布領域に収め
ることができる。よって、ａ／ｃ界面に発生する欠陥が
電気的特性に与える影響を抑制できる。

【００１６】

【実施例】1)接合部のシャロー化半導体装置の高集積化に伴い、横方向の微細化とともに
浅い接合の形成（シャロー化）に対する要請が高まって
いる。例えば、０．５μｍルール以下（ゲート長が０．
５μｍ以下）のトランジスタを形成するには、０．１〜
０．２μｍの接合深さを持つソース／ドレイン層が必要
だといわれている。この為、高精度の不純物添加技術が
望まれる。

【００１７】ＣＭＯＳ（complementary metal-oxide-se
miconductor ）半導体装置における接合の位置について
図を用いて説明する。図２は、ＣＭＯＳ半導体装置のｎ
チャンネルトランジスタ部分のみを取り出した構造の一
例を示す断面図である。

【００１８】図２に示すように、基板１１の表面層には
所定の深さのｐ型ウェル１が形成されｐ型ウェル１の両
側の基板表面には、ＬＯＣＯＳ（局部シリコン酸化：lo
caloxidation of silicon）工程により得られた厚いフ
ィールド酸化膜１２ａ，１２ｂが形成されている。

【００１９】さらに、厚い酸化膜１２ａと１２ｂの間の
活性領域表面上には、薄いゲート酸化膜１３を挟みＰ
（燐）を高濃度にドープした多結晶Ｓｉ膜１４とその上
のＷＳｉ膜１５で形成されるポリサイド構造のゲート電
極が形成されている。ゲート電極の両側面は、ＳｉＯ₂
のサイドスペーサ１６により覆われている。

【００２０】ゲート電極とフィールド酸化膜１２ａ、１
２ｂの間の基板表面層の浅い部分には、ｎ型不純物が高
濃度にドープされた不純物拡散層１７ａ、１７ｂが形成
されている。不純物拡散層１７ａ、１７ｂは、それぞれ
ｎチャンネルトランジスタのソース／ドレイン領域とし
て機能する。このｎ型不純物拡散領域１７ａ、１７ｂと
ｐ型ウェルの境界にｐｎ接合が形成されている。「接合
の深さ」は、一般に表面からの不純物分布幅によって決
まる。

【００２１】尚、ｎ型不純物濃度がｐ型ウェル濃度と一
致し、電気的に中性状態となる位置を接合部とする。勿
論ｐ型とｎ型を入れ換えてもよい。ゲート長の短いＭＯ
Ｓトランジスタのソース／ドレイン領域が深いと、チャ
ンネル領域の深い部分にもパンチスルーによってキャリ
アが注入され、ゲート電圧で制御することが難しくな
る。

【００２２】尚、図２に示すように、以上に説明したフ
ィールド酸化膜１２ａ、１２ｂおよびゲート電極を覆う
ように層間絶縁膜１８が形成され、層間絶縁膜１８中の
開口を介してソース／ドレイン領域１７ａ、１７ｂに配
線層１９が接続され、基板全面を覆ってパッシベーショ
ン膜２０が形成されている。

【００２３】2)従来の接合形成方法イオン注入を用いて接合を形成するには、不純物イオン
を注入する工程と、注入した不純物を活性化する為のア
ニール工程とが必要である。浅い接合を形成する為に
は、イオン注入の加速電圧の低減、イオン注入角度の傾
斜化等によりイオン注入の深さを浅くする方法や、アニ
ール工程の熱処理温度の低温化によって熱拡散を抑制す
る方法がある。しかし、これらの方法には実用上限界が
あり、シャロー化の要請に十分答え得るものではなかっ
た。

【００２４】そこで現在、チャネリングの抑制によるシ
ャロー化（接合深さを浅くすること）が試みられてい
る。結晶基板にイオン注入を行うと、一部の注入イオン
は基板原子と大きな衝突をすることなくチャネルとよば
れる結晶格子の隙間を通って基板に深く進入してしま
う。このような現象をチャネリングと呼ぶ。浅い接合を
形成する為には、チャネリングの発生を抑制することが
有効である。

【００２５】チャネリングを抑制する方法としては、イ
オン半径の大きいイオンの選択や、表面を非晶質化する
プリイオン注入等が試みられている。注入イオンの径が
大きくなると結晶の隙間を通り抜けにくい為、イオン半
径の大きい注入イオンの選択はチャネリングを抑制す
る。また、半径の大きい（質量の大きい）粒子は、半径
の小さい粒子と較べ、同一加速電圧でイオン注入した場
合、イオン注入深さを浅くする効果も有する。

【００２６】また、プリイオン注入で、基板表面を予め
非晶質化すると、非晶質化された領域には、そもそもチ
ャネリングが発生する結晶格子の隙間が存在しなくな
る。この為、非晶質層にイオン注入された不純物はチャ
ネリングを起こしにくい。なお、プリイオン注入に用い
られるイオン種としては、導電性を付与する不純物、導
電性に寄与しない中性不純物のいずれも用いられてい
る。

【００２７】接合のシャロー化は、同時に良好な電気特
性を兼ね添えるものでなければ実用に値しない。イオン
注入で接合を形成する場合、イオン注入時に形成された
非晶質層ともとの結晶状態が残っている結晶層の界面
（ａ／ｃ界面）には、アニール時に結晶欠陥が発生して
しまうことが多い。良好な電気特性を得る為には、この
欠陥が電気特性に与える影響を取り除くことが好まし
い。

【００２８】従来は、例えば、不純物分布深さをａ／ｃ
界面より深くすること等でその影響を抑制していた。こ
のような従来技術による接合の形成方法の一例を図３を
参照して説明する。なお、接合の形成工程を理解し易い
ように、図３には、図２の不純物拡散領域１７ａ、１７
ｂに対応する部分のみを示した。

【００２９】図３（Ａ）で示すようにｐ型ウェルもしく
はｎ型ウェルが形成されているＳｉ基板の結晶領域１の
表面層に導電型に寄与しないイオン種２、例えば基板構
成元素と同じＳｉ⁺イオンを注入する。このプリイオン
注入工程により、基板表面より一定の深さＤ１までが非
晶質層３となり、基板結晶との境界にａ／ｃ界面４が形
成される。以下、プリイオン注入により形成されたａ／
ｃ界面はａ／ｃ(1) 界面と呼ぶ。なお、非晶質層が再結
晶化された場合にもａ／ｃ(1) 界面のあった位置はａ／
ｃ(1) 界面と呼ぶこととする。

【００３０】図３（Ｂ）に示すように、所望の導電性を
付与するイオン（不純物）種５をイオン注入し、イオン
注入層６を形成する。非晶質層へのイオン注入は、チャ
ネリングを生じない。基板表面より深さＤ_xまでの領域
が非晶質化される。こうして新たにａ／ｃ(1) 界面４よ
り深い位置にａ／ｃ界面７が形成される。即ち、ａ／ｃ
界面７が、結晶領域であった深さＤ_xの位置に形成さ
れ、ａ／ｃ(1) 界面４は新たな非晶質層の中に含まれ判
別できなくなる。また、この時の実効的不純物分布は、
ａ／ｃ界面より深く拡がり深さＤ_yに達する。ここで、
実効的不純物分布深さとは、該結晶領域のウェル濃度と
イオン注入された不純物濃度が等しく、電気的に中性と
なる位置を示す。

【００３１】図３（Ｃ）に示すように加熱処理により、
非晶質のイオン注入層６を再結晶化し、イオン注入され
た不純物を活性化させ、表面から深さＤ_zの不純物拡散
層８を形成する。一般的には８００℃から１０００℃の
温度範囲で基板加熱処理を行う。

【００３２】ａ／ｃ界面には、欠陥が発生し易いが、こ
れらの欠陥は、実効的不純物分布中に存在している為、
電気特性に与える影響は抑制される。

【００３３】3)従来方法で形成された接合部の問題点上述の従来の接合形成方法に従って、実際にｎチャンネ
ルトランジスタのソース／ドレイン領域を作成した。具
体的に使用した条件は、以下の通りである。まず、Ｓｉ
⁺イオンを加速電圧３０ＫｅＶ、ドーズ量５．０×１０
¹⁴ｉｏｎｓ／ｃｍ²、注入角度７度の条件で、Ｓｉ基板
に注入し、ａ／ｃ界面が深さ約０．０５８μｍの位置に
ある非晶質層を形成した。次に、不純物イオンであるＰ
⁺（燐）イオンを加速電圧２０ＫｅＶ、ドーズ量１．０
×１０¹⁵ｉｏｎｓ／ｃｍ²、注入角度７度の条件で先に
非晶質化した基板表面に注入した。最後に、ＲＴＡ（ra
pid thermal annealing ）装置を用い、基板をＮ₂雰囲
気中で１０秒で８５０℃まで昇温し、８５０℃で１０秒
間保持する条件でアニールを行った。

【００３４】作成した接合の深さを確認する為、ＳＩＭ
Ｓ（２次イオン質量分析法）を用いて深さ方向の不純物
分布を測定した。結果を図４に示す。横軸に基板表面か
らの深さ、縦軸にＰ（燐）濃度を示した。

【００３５】図４中αは、Ｐ⁺イオン注入直後のＰ分
布、βは、アニール後のＰ分布をそれぞれ示す。Ｐ⁺イ
オン注入によりａ／ｃ界面が深さ約０．０６５μｍの位
置に形成される。Ｐ⁺イオン注入直後においては、チャ
ネリングが抑制され、基板表面から０．１μｍ程度の深
さまでしかＰは分布していない。しかし、アニール後、
不純物であるＰはａ／ｃ界面を境に結晶質領域で大きく
膨らむ濃度分布を示す。最終的な分布深さは、通常の熱
拡散から予想される深さを越え、基板表面から０．２μ
ｍ近くまで達する。

【００３６】アニール工程での不純物の深い拡散は、通
常の熱拡散で説明されるものではなく、「増速拡散」が
起こっている為と予想される。ここで用いたＰのように
それ自身のイオン注入で非晶質層を形成可能な、原子量
もしくは分子量１６以上の不純物を用いて接合を形成す
る場合、一般に「増速拡散」の発生が伴う。従来、チャ
ネリングを抑制する為に、種々の検討が行われてきてい
たが、「増速拡散」を抑制する方法は知られていない。
しかし、「増速拡散」を抑制できれば、原子量もしくは
分子量１６以上の不純物を用いた場合にも、不純物分布
の制御がより容易となると共に、より浅い接合の形成が
可能となる。

【００３７】図５は、従来方法で非晶質層を再結晶化し
た基板の断面のＴＥＭ写真を示す。ａ／ｃ界面より表面
側の２か所にヘアピンディスロケーションと呼ばれるヘ
アピン状ないしは松葉状の欠陥の発生が観察された。ま
た、ａ／ｃ界面には、積層欠陥と思われる影が見られ
た。これらの欠陥は、いずれもｐｎ接合内に存在する
為、電気特性への影響はある程度抑制されるが、より良
好な電気特性を得る為には欠陥数を減ずることが望まし
い。

【００３８】即ち、良好な電気特性の接合形成の為に
は、従来方法で再結晶層中ないしａ／ｃ界面に発生する
各種欠陥の発生を防止し、さらに発生した欠陥は減少さ
せることが望まれる。

【００３９】4)実施例による増速拡散を抑制する接合形
成方法増速拡散を抑制する為の接合形成工程を以下に提案す
る。このプロセスは、図１で示す３工程を含む。なお、
図１は図３と同様、不純物添加領域のみを取り出してそ
の断面図を示したものである。

【００４０】図１（Ａ）に示すように、導電性に寄与し
ないイオン種２をｐ型ウェルもしくはｎ型ウェルが形成
されている基板の結晶領域１に対しイオン注入する。こ
のプリイオン注入工程により、非晶質層３が形成され、
基板表面からＤ１の深さにａ／ｃ界面４ができる。

【００４１】この深さＤ１は、後工程で導電性を付与す
るイオン種（不純物）を後工程のイオン注入条件と同一
条件で基板の結晶領域１にイオン注入した場合に形成さ
れる非晶質層深さＤ２（この時に形成されるａ／ｃ界面
をａ／ｃ(2) 界面と呼ぶ）よりも深く、導電性を付与す
るイオン種を後工程と同一条件で前基板の結晶領域１に
イオン注入した場合に形成される実効的不純物分布深さ
Ｄ３より浅くする。尚、プリイオン注入工程で形成され
るａ／ｃ界面は、ａ／ｃ(1) 界面と呼ぶ。

【００４２】図１（Ｂ）に示すように１６以上の原子数
を持ち、結晶領域の導電型とは反対の導電型の導電性を
付与するイオン種５をイオン注入し、イオン注入層６を
形成する。プリイオン注入後に行う不純物イオンの注入
によってａ／ｃ界面の位置はａ／ｃ(1) 界面のまま変化
せず、不純物の分布のみがａ／ｃ界面位置を越え、深さ
Ｄ_yまで達する。この深さＤ_yは、深さＤ３と等しくな
る。

【００４３】図１（Ｃ）に示すように、基板を加熱して
熱処理により非晶質層を再結晶化するとともに、不純物
を活性化する。さらに熱拡散により深さＤ_zの不純物拡
散層７を形成する。

【００４４】以上の接合形成方法に沿った具体的なイオ
ン注入条件の選択例を図６を用いて次に説明する。例え
ば、ｐ型の不純物濃度６×１０¹⁶／ｃｍ³の結晶領域中
に導電性付与イオンであるＰ⁺（燐）イオンを、イオン
加速電圧２０ＫｅＶ、ドーズ量１×１０¹⁵ｉｏｎｓ／ｃ
ｍ²、イオン注入角７度の条件でＳｉ基板の結晶領域に
注入すると、深さ（Ｄ２）約０．０６５μｍの非晶質層
が形成される。又、同一条件で表面に非晶質層が形成さ
れた領域にイオン注入すると、深さ（Ｄ３）約０．１２
μｍの実効的不純物分布深さを有する不純物分布領域が
形成される。このＰ⁺イオン注入条件では、上述した第
２の工程である不純物イオン注入を行うとすると、上述
の接合形成方法におけるプリイオン注入の条件は、次の
ように、求められる。

【００４５】導電性に寄与しないＳｉ⁺イオンを各条件
でＳｉ基板にイオン注入した際形成されるａ／ｃ界面
（ａ／ｃ(1) 界面）の深さを図６中に示した。図６の横
軸はイオン加速電圧、縦軸は基板表面からの深さを示
す。ドーズ量５×１０¹⁴ｉｏｎｓ／ｃｍ²、イオン注入
角７度を固定条件とし、イオン加速電圧のみを変化させ
ている。Ｄ１はバルク側に形成されたａ／ｃ界面深さ、
Ｄ１Ｓは、基板表面側にできたａ／ｃ界面深さを示す。

【００４６】プリイオン注入により形成するａ／ｃ(1)
界面深さＤ１は、不純物イオン注入のみによって形成さ
れるａ／ｃ(2) 界面深さＤ２（０．０６５μｍ）より深
く、実効的不純物分布深さＤ３（０．１２μｍ）より浅
くなる範囲、即ち図６中の斜線で示す領域α内にある条
件を選択するとよい。例えば図６より、この条件を充た
すＳｉ⁺イオン注入のイオン加速電圧は、約４０〜７３
ＫｅＶの範囲であることが分かる。尚、できるだけこの
範囲で高いイオン加速電圧の設定がより効果的に増速拡
散を抑制できるだろう。

【００４７】上記の場合、不純物イオン注入条件を固定
してこれに見合うプリイオン条件を選択した。同様な方
法で、固定したプリイオン注入条件に対して不純物イオ
ン注入条件を選択してもよい。

【００４８】上述したイオン注入条件とは異なる条件を
用いて接合を形成した例について述べる。具体的に用い
た形成条件は次の通りである。まず、イオン加速電圧６
０ＫｅＶ、およびイオンドーズ量５×１０¹⁴ｉｏｎｓ／
ｃｍ²、イオン注入角７度の条件でＳｉ⁺イオンを基板
面にイオン注入し基板の結晶領域を非晶質化した。この
条件では、ａ／ｃ(1) 界面深さは約０．０９５μｍとな
る。

【００４９】続いて、イオン加速電圧が２０ＫｅＶ、イ
オンドーズ量が５×１０¹⁵ｉｏｎｓ／ｃｍ²、イオン注
入角７度の条件で、該非晶質領域に対し、導電性を付与
するＰ⁺イオンをイオン注入した。尚、このＰ⁺イオン
注入のみを行った場合に形成されるａ／ｃ(2) 界面深さ
は０．０８μｍとなる。この後、ＲＴＡ装置を用いて、
Ｎ₂雰囲気中で、１０秒で８５０度まで昇温し、そのま
ま１０秒保持する条件でアニールを行った。

【００５０】図７は、形成した接合の不純物分布を示
す。この不純物分布は、ＳＩＭＳ（２次イオン質量分析
法）を用いて解析したものである。図７中γは、Ｐイオ
ン注入直後のＰ（燐）の分布、δは、アニール後のＰの
分布をそれぞれ示す。図に示すように、アニールの前後
でａ／ｃ(2) 界面深さに相当する位置とａ／ｃ(1) 界面
との間にある不純物の分布はほとんど変わらなかった。
即ち、この形成条件ではａ／ｃ(2) 界面深さに相当する
位置とａ／ｃ(1) 界面との間で増速拡散は生じていな
い。この結果から非晶質層内にイオン注入した不純物は
増速拡散を生じないと考えることができよう。

【００５１】図６に領域αとして示したように、ａ／ｃ
(2) 界面深さよりも深い位置にａ／ｃ(1) 界面が位置す
るようにプリイオン注入することで、増速拡散の量を低
減できる。

【００５２】なお、導電性を付与する不純物のドーズ量
の多少に関わらず、図６の領域αに相当する領域（Ｄ２
とＤ３との間）に、ａ／ｃ(1) 界面が位置するようにプ
リイオン注入することで増速拡散の量を低減できる。

【００５３】増速拡散は、イオン注入により形成した非
晶質層に存在する過剰空格子が原因で起こると考えられ
る。過剰空格子の濃度勾配が存在する基板に熱処理を行
うと、濃度の高い所から低い所に向かって過剰空格子の
拡散が発生する。非晶質層内では、結晶格子自体が乱れ
ており空格子は問題とならないが、ａ／ｃ界面を経て過
剰空格子が存在しない結晶層に入った過剰空格子は、結
晶層の深さ方向すなわち濃度勾配方向に拡散するものと
考えられる。

【００５４】この時不純物原子が同じ領域に存在し、同
方向へ拡散をしていると、不純物原子は過剰空格子の拡
散の影響を受け、通常の拡散方程式から導かれる拡散速
度より速い速度で「増速拡散」される。

【００５５】図８は、上記実施例の各工程における不純
物濃度の深さ方向分布を概略的に示したものである。横
軸は基板表面からの深さ、縦軸は不純物濃度を示す。不
純物分布は、深さ方向に山型の分布を示す。図８（Ａ）
に示すように、不純物イオン注入直後においては、深さ
Ｄ１の位置にある実際のａ／ｃ界面での不純物濃度はか
なり低くなっている。プリイオン注入をしない場合、ａ
／ｃ界面は、深さＤ２に形成されるので、Ｄ２より深い
位置の不純物が増速拡散の対象となるであろう。プリイ
オン注入で深さＤ１にａ／ｃ(1) 界面を形成しておくこ
とにより深さＤ２とＤ１の間の不純物は増速拡散されな
くなる。

【００５６】この結果、図８（Ｂ）に示すように、アニ
ールによって増速拡散される不純物は、ａ／ｃ界面より
深い部分に存在したわずかな量の不純物に限定され、従
来の作成方法で形成した接合の不純物分布より浅い実効
的不純物分布深さＤ４を得る。

【００５７】このように、プリイオン注入により形成す
るａ／ｃ(1) 界面を不純物イオン注入のみで形成される
ａ／ｃ(2) 界面より深く形成すれば増速拡散の量を抑制
することができる。

【００５８】上記実施例においては、イオン注入直後に
ａ／ｃ界面を実効的不純物分布領域内に収めている。こ
のことにより、ａ／ｃ界面に発生する欠陥が電気的特性
に与える影響を抑制することができる。勿論アニール時
の熱拡散条件を選択することで不純物層の深さをａ／ｃ
界面より深く調整することも可能であるが、上記実施例
のように、不純物イオン注入工程で、ａ／ｃ界面を不純
物分布層内に含める方法は、アニール条件に依存せずよ
り確実にａ／ｃ界面をｐｎ接合内に含めることができ
る。

【００５９】5)接合部の欠陥発生を抑制するアニール条
件上述の実施例に近似する接合形成方法に従い、プリイオ
ン注入と不純物イオン注入を行った後、種々のアニール
条件で接合を形成した。形成した接合の電気特性、欠陥
の発生と残留状態を参考にして、より最適なアニール条
件を求めた。

【００６０】使用したイオン注入工程の条件は、次の通
りである。イオン加速電圧６０ＫｅＶ、ドーズ量１×１
０¹⁵ｉｏｎｓ／ｃｍ²、イオン注入角度７度の条件でＳ
ｉ⁺イオンを用いてプリイオン注入を行った。次にイオ
ン加速電圧１０ＫｅＶ、ドーズ量１×１０¹⁵ｉｏｎｓ／
ｃｍ²、イオン注入角度７度の条件でＰ⁺イオンのイオ
ン注入を行った。２回目のイオン注入後、基板をアニー
ルした。いずれのアニールも、ＲＴＡ装置を使用し、Ｎ
₂雰囲気中、所定温度に１０秒で昇温し、所定温度を１
０秒保持した。

【００６１】まず、アニール温度と接合部の抵抗の関係
を図９に示す。横軸はアニール温度、縦軸は接合部のシ
ート抵抗を示す。約６００℃のアニール温度を境として
高温側で接合部のシート抵抗は、大きく低下した後、９
００℃付近までは余り変化しなかった。アニール温度約
６００℃の条件は、イオン注入層を再結晶化し、イオン
注入された不純物を活性化するのに必要な温度に対応し
ているものと思われる。

【００６２】次に、結晶欠陥のひとつであるヘアピンデ
ィスロケーションとアニール温度の関係について調べ
た。その結果を図１０に示す。横軸はアニール温度、縦
軸は１φμｍ（直径１μｍの円形領域）当たりに発生し
たヘアピンディスロケーションの数を示す。アニール温
度が８５０℃を越えるあたりからヘアピンディスロケー
ションは発生し、９００℃以上の温度で、急激にその数
が増大した。アニール温度が高くなると、非晶質体が再
結晶化する再結晶化速度にばらつきが生じやすく、これ
がヘアピンディスロケーションを発生させていると思わ
れる。ヘアピンディスロケーションの発生を抑制する為
には、８５０℃以下の温度でアニールすることが望まし
い。

【００６３】上記２つの結果から、非晶質層を再結晶化
し、かつ不純物を活性化し、さらにヘアピンディスロケ
ーションの発生を抑える為には、６００〜８５０℃の範
囲でアニールを行うことが好ましいと言える。

【００６４】図１１は、アニールによる再結晶化の様子
を示すＴＥＭ写真である。図１１（Ａ）は、上述する２
回のイオン注入を行った直後、即ちアニール前の接合の
断面ＴＥＭ写真である。イオン注入により形成された非
晶質層ともともとの基板の結晶部分とを分けるａ／ｃ界
面がはっきりと観察される。

【００６５】図１１（Ｂ）は、上述の条件に従い８５０
℃でアニールした接合の断面ＴＥＭ写真を示す。非晶質
層は再結晶化されており、ヘアピンディスロケーション
は発生していない。しかし、もともとのａ／ｃ界面付近
には、積層欠陥が発生し、写真中に細い帯状の線として
観察される。より良好な電気特性を得る為には、これら
の積層欠陥も消滅させることが望まれる。

【００６６】８５０℃でアニールを行った接合にさらに
２回目のアニールを試みた。１０５０℃で２回目のアニ
ールを行った接合、および１１００℃で２回目のアニー
ルを行った接合の断面ＴＥＭ写真を図１１（Ｃ）、図１
１（Ｄ）にそれぞれ示した。いずれもヘアピンディスロ
ケーションは、発生していない。また、図１１（Ｂ）に
示す８５０℃の１回のアニールを行った直後の接合と比
較し、積層欠陥がかなり消滅している。１１００℃の二
回目のアニールを行った接合では、欠陥数がかなり消滅
し、ほぼ均一な断面が得られた。

【００６７】一方、１０００℃で１回のアニールを行っ
た場合の接合の断面ＴＥＭ写真を図１１（Ｅ）に示し
た。ヘアピンディスロケーションが発生しているととも
に、積層欠陥は、８５０℃でアニールした接合に較べ
て、むしろ多く残留しているようであった。

【００６８】このように、まずヘアピンディスロケーシ
ョンが発生しない温度でイオン注入層を再結晶化し、か
つ不純物を活性化し、次に再結晶化アニール温度より高
い温度でアニールを行い結晶欠陥を減少させる２段階ア
ニールを行うと、結晶層中の各種欠陥の発生を効果的に
抑制することができるとともに、一回発生した欠陥もか
なり消滅させることができる。

【００６９】なお、以上の各アニール条件による接合部
の特性と結晶状態の様子は、基板種やイオン種が共通で
あれば、イオン注入条件が多少異なっても同様な傾向が
得られるだろう。

【００７０】6)トランジスタ素子作成工程上述の検討結果を参考にした、ＣＭＯＳ半導体装置の作
成工程を以下に説明する。

【００７１】Ｂが３×１０¹⁵ａｔｏｍｓ／ｃｍ³ドープ
されたｐ型の面方位（１００）のＳｉ基板を準備する。
図１２（Ａ）に示すように、熱酸化により基板１０１の
表面に約３０ｎｍの厚みのＳｉＯ₂膜１０２を形成し、
その上に、減圧ＣＶＤ（化学気相堆積法）を用いて厚さ
約１４０ｎｍのＳｉＮ_X膜１０３を形成する。

【００７２】図１２（Ｂ）に示すように、ＳｉＮ_x膜１
０３上にレジストを塗布し、露光現像することによりレ
ジストマスク１０４を形成する。このレジストマスク１
０４をエッチングマスクとし、ＳＦ₆とＨｅの混合ガス
をエッチングガスとしたドライエッチングを行い、Ｓｉ
Ｎ_x膜を選択的にエッチングする。

【００７３】レジストマスク１０４とその下のＳｉＮ_x
膜１０３をマスクとして、イオン加速電圧１００Ｋｅ
Ｖ，ドーズ量１．５×１０¹³ｉｏｎｓ／ｃｍ²の条件で
Ｐ⁺イオン１０５のイオン注入を行う。ＳｉＯ₂膜１０
２の下にＰのイオン注入層１０６を形成する。その後レ
ジストマスク１０４は除去する。

【００７４】次に、図１２（Ｃ）に示すように、酸化性
雰囲気中で１１００℃で２００分の熱処理を行い、イオ
ン注入層１０６を活性化させ、さらに不純物をドライブ
インさせ、ｎ型ウェル１０７を形成する。また、この熱
処理によりＳｉＮ_x膜１０３が被覆されていない基板表
面は、熱酸化され、厚いＬＯＣＯＳ酸化膜１０２ａが形
成される。この後、ＳｉＮ_x膜１０３膜をエッチング除
去する。

【００７５】イオン加速電圧３０ＫｅＶ、ドーズ量１．
５×１０¹³ｉｏｎｓ／ｃｍ²の条件で、Ｂ⁺イオン１０
８のイオン注入を行う。このイオン注入条件は、Ｐ拡散
層上の厚いＬＯＣＯＳ酸化膜１０２ａをＢ⁺イオンが貫
通しないように選択されている。薄い酸化膜１０２の下
にのみＢのイオン注入層１０９が形成される。

【００７６】図１２（Ｄ）に示すように、１１５０℃、
２４０分の熱処理を行い、イオン注入層１０９を活性化
し、さらに不純物をドライブインし、ｐ型ウェル１１０
を得る。この時ｎ型ウェル１０７中のＰもさらに熱拡散
し、ｎ型ウェル１１１を形成する。この後、基板表面の
ＳｉＯ₂膜１０２、１０２ａをエッチング除去する。

【００７７】図１３（Ｅ）に示すように、あらためて熱
酸化により基板表面に厚み１５ｎｍ程度のＳｉＯ₂膜２
０１を形成し、その上に減圧ＣＶＤ法で、１４０ｎｍ程
度の厚みのＳｉＮ_x膜２０２を形成する。尚、図示しな
いが、ｐ型ウェル１１０とｎ型ウェル１１１との境界上
には、ｐ型ウェル１１０形成時のイオン注入マスクに用
いたＬＯＣＯＳ酸化膜１０２の痕跡である段差が存在す
る。

【００７８】図１３（Ｆ）に示すように、ＳｉＮ_x膜２
０２の表面にレジストを塗布し、露光、現像により、活
性領域を覆うレジストマスク２０３を形成する。レジス
トマスク２０３をマスクにし、ＳｉＮ_x膜２０２を選択
エッチングする。

【００７９】図１３（Ｇ）に示すように、レジストマス
ク２０３とその下のＳｉＮ_x膜２０２をイオン注入マス
クにして、イオン加速電圧３０ＫｅＶ、ドーズ量４．５
×１０¹²ｉｏｎｓ／ｃｍ²の条件でＢ⁺イオン２０４の
イオン注入を行う。注入されたＢは、露出している酸化
膜を貫通し、各ウェル層内の浅い表面領域に注入され
る。ｐ型ウェル１１０に注入されたＢは、イオン注入層
２０５を形成する。この後、イオン注入用マスクに用い
たレジストマスク２０３を除去する。

【００８０】図１３（Ｈ）に示すように、ＳｉＮ_x膜２
０２をマスクとして熱酸化を行い、厚さ約４００ｎｍの
フィールド酸化膜２０６を形成する。また、この熱酸化
工程において、イオン注入層２０５中のＢが拡散、活性
化し、ｐ型ウェル１１０より高濃度のチャンネルストッ
プ層２０７を形成する。この後、熱酸化工程でマスクと
して使用したＳｉＮ_x膜２０２および、その下のＳｉＯ
₂ 膜２０１をウェットエッチングで除去する。その後、
基板全面を再び熱酸化することにより、厚さ９．５ｎｍ
のゲート酸化膜２０８を形成する。

【００８１】次に、図１４（Ｉ）に示すように、イオン
加速電圧１５ＫｅＶ、ドーズ量１．５×１０¹²ｉｏｎｓ
／ｃｍ²の条件でＢイオン３０１のイオン注入を行う。
このイオン注入層３０２は、デバイス上でＭＯＳトラン
ジスタの閾値電圧制御として機能することとなる。

【００８２】図１４（Ｊ）に示すように、基板表面全域
に多結晶Ｓｉ膜３０３を減圧ＣＶＤ法で厚さ約１５０ｎ
ｍ形成し、この多結晶Ｓｉ膜３０３中にＰ（燐）を高濃
度でドープする。さらに、図１４（Ｋ）に示すように、
多結晶Ｓｉ膜３０３上に厚み約１５０ｎｍのＷＳｉ膜３
０４をスパッタリングで形成する。このような、多結晶
Ｓｉ膜上に金属シリサイド膜を連続的に重ねた構造は、
一般にポリサイド構造と呼ばれる。

【００８３】ＷＳｉ膜３０４上にレジストを塗布し、露
光、現像によりゲート電極パターンのレジストマスクを
得る。このレジストマスクをエッチングマスクとして、
ポリサイド層３０３、３０４を選択的にエッチングす
る。エッチング後レジスト膜は除去する。残ったポリサ
イド層は、図１４（Ｌ）に示すように、フィールド酸化
膜で画定された活性領域上でゲート電極３０５となる。

【００８４】ゲート電極３０５、フィールド酸化膜２０
６をイオン注入マスクとして、基板全面に加速電圧８０
ＫｅＶ、ドーズ量４．０×１０¹³ｉｏｎｓ／ｃｍ²、注
入角度４５度の条件でＰ⁺イオン４０１のイオン注入を
行う。図１５（Ｍ）に示すように、ｐ型ウェル１１０、
ｎ型ウェル１１１のそれぞれの極浅い領域にイオン注入
層４０２、および４０３が形成される。

【００８５】図１５（Ｎ）に示すように、基板全面にレ
ジスト膜を形成し、露光、現像によりｐ型ウェル１１０
を覆うイオン注入マスク４０４を形成する。このレジス
トマスク４０４をマスクとして、加速電圧６５ＫｅＶ、
ドーズ量２．５×１０¹⁴ｉｏｎｓ／ｃｍ²の条件でＢＦ
₂ ⁺４０５のイオン注入を行う。ｎ型ウェルの極浅い領
域にＢＦ₂ ⁺イオンの注入領域４０６が形成される。Ｂ
Ｆ₂ ⁺の注入領域４０６では、Ｂ濃度の方がＰ濃度より
高くなり、補償の結果ｐ型となる。次にＢＦ₂ ⁺を活性
化する為にＲＴＡ装置を用いて、１１００℃まで１０秒
で昇温し、１０秒間この温度に保持する。尚、各ｐ型ウ
ェル、ｎ型ウェルに形成したイオン注入層４０２、４０
６は、ＬＤＤ（Lightly doped drain ）領域を形成す
る。レジストマスク４０４を除去する。

【００８６】図１５（Ｏ）に示すように、ＴＥＯＳ（テ
トラエトキシシラン）を用いた減圧ＣＶＤ法にて、厚み
約２００ｎｍのＳｉＯ₂膜４０７を基板全面に形成す
る。その後、ＲＩＥ（reactive ion etching）を用い
て、ＳｉＯ₂膜４０７をエッチングし、図１５（Ｐ）に
示すように、ゲート電極３０５の側壁のみにＳｉＯ₂領
域４０８を残す。このＳｉＯ₂領域４０８は、一般にサ
イドスペーサもしくはサイドウォールオキサイドと呼ば
れる。

【００８７】次に説明するｐチャンネルトランジスタ、
ｎチャンネルトランジスタのソース／ドレイン領域を形
成する工程が、本実施例の最大の特徴である浅い接合を
形成する工程である。

【００８８】まず、図１６（Ｑ）に示すように、フィー
ルド酸化膜２０６とゲート電極３０５およびそのサイド
スペーサ４１１をイオン注入マスクとして、導電性に寄
与しないＳｉ⁺イオン５０１のイオン注入を行い、非晶
質イオン注入層５０２、５０３を得る。この工程は、不
純物イオン注入領域を非晶質化する為に行われる。例え
ば、加速電圧６０ＫｅＶ、ドーズ量５．０×１０¹⁴ｉｏ
ｎｓ／ｃｍ²、注入角度７度のイオン注入条件を用いる
と、表面から約０．１０μｍの深さにａ／ｃ界面が形成
される。

【００８９】次に、図１６（Ｒ）に示すように、基板全
面にレジストを塗布した後、露光、現像により、ｐ型ウ
ェル１１０を覆うレジストマスク５０４を形成する。こ
のレジストマスク５０４をイオン注入マスクとし、導電
性を付与するイオンであるＢＦ₂イオン５０５のイオン
注入を行い、イオン注入層５０６を形成する。例えばイ
オン加速電圧４５ＫｅＶ、ドーズ量２．０×１０¹⁵ｉｏ
ｎｓ／ｃｍ²、注入角度７度のイオン注入条件を用い、
表面から約０．１２μｍの深さの実効的不純物分布深さ
の不純物領域を得る。尚、この時ａ／ｃ界面深さはＳｉ
⁺イオン注入で形成された深さ０．１０μｍのままであ
る。レジストマスク５０４は除去する。

【００９０】ここでは、注入角度７度でイオン注入した
が、基板表面を非晶質化してチャネリングの発生を抑制
しているので、注入角度０度としても良い。尚、ゲート
電極下の不純物の横方向拡がりを抑制するためには注入
角度０度でイオン注入することが好ましい。

【００９１】なお、図面中、重複するイオン注入領域に
ついては、図示を省略している。その後レジストマスク
５０４を除去する。続いて、図１６（Ｓ）に示すよう
に、基板全面にレジストを塗布し、露光、現像によりｎ
型ウェル１１１を覆うレジストマスク５０７を形成す
る。このレジストマスク５０７をイオン注入マスクとし
て、導電性を付与するイオンであるＰ⁺イオン５０８の
イオン注入を行い、イオン注入層５０９を形成する。イ
オン加速電圧２０ＫｅＶ、ドーズ量１．０×１０¹⁵ｉｏ
ｎｓ／ｃｍ²のイオン注入条件を用いると、ａ／ｃ界面
深さは、Ｓｉ⁺イオン注入で形成した深さのまま不純物
分布深さ約０．１２μｍが得られる。その後レジストマ
スク５０７を除去する。

【００９２】次に、図１７（Ｔ）に示すように、基板全
面に層間絶縁膜６０１を形成する。常圧ＣＶＤを用い、
膜厚約１００ｎｍのＰＳＧ膜（フォスフォシリケートガ
ラス）と膜厚約６００ｎｍのＢＰＳＧ膜（ボロンフォス
フォシリケートガラス）の二層膜からなる層間絶縁膜６
０１を形成する。

【００９３】この後、ＲＴＡ装置を用いて、基板を８５
０℃まで１０秒で昇温し、８５０℃で１０秒保持する。
このアニール処理により、イオン注入層５０６、５０９
は、再結晶化され、かつ不純物は活性化され、それぞれ
ｐチャンネル、ｎチャンネルのソース／ドレイン領域と
なる。このアニール工程は、層間絶縁膜形成前におこな
ってもよいが、本実施例では、層間絶縁膜を形成後にお
こなうこととする。

【００９４】尚、このアニール工程の後、１０５０℃ま
で１０秒で昇温し、１０５０℃で１０秒保持する条件
で、接合部の２回目のアニールを行ってもよい。この２
回目のアニールは、ソース／ドレイン層をさらに拡散さ
せるとともに、ａ／ｃ界面に発生した積層欠陥を消滅さ
せる。さらに、層間絶縁膜の膜質改善を行う効果も持
つ。

【００９５】具体的には、層間絶縁膜を軟化流動させる
ことで層間絶縁膜表面の平坦性を改善できる。又、層間
絶縁膜中の水分を蒸発させることで、水分によるトラン
ジスタの特性劣化（しきい値電圧の変動など）を抑制で
きる。

【００９６】さらに、Ｐイオン注入後に、層間絶縁膜を
形成し、この後に接合部の再結晶化アニールと２回目の
アニールを行うことも可能である。この場合、層間絶縁
膜は、例えば６００℃以下の温度で堆積する。

【００９７】この後、レジストを全面に塗布し、露光、
現像によりコンタクトホールに対応する開口を有するレ
ジストマスクを形成する。このレジストマスクをエッチ
ングマスクとして、層間絶縁膜を選択的にエッチング
し、配線形成の為のコンタクトホールを形成する。レジ
スト膜は除去する。

【００９８】次に基板全面にスパッタリング法にて、Ｗ
Ｓｉ等のバリアメタルを膜厚約５０ｎｍ形成する。続い
てこのＷＳｉ膜上にＡｌ−Ｓｉ−Ｃｕの３組成よりなる
Ａｌ合金膜をスパッタリング法で約８００ｎｍ程度形成
する。

【００９９】基板全面にレジストを塗布し、露光、現像
により電極／配線パターンを有するレジストマスクを形
成する。このレジストマスクをエッチングマスクとし、
ＷＳｉ膜とＡｌ合金膜をエッチングし、図１７（Ｕ）に
示すような所望の配線６０２を形成する。

【０１００】さらに、図１７（Ｖ）に示すように、基板
全面にパッシベーション膜６０３を形成する。パッシベ
ーション膜は、プラズマＣＶＤ法により各５００ｎｍの
厚さのＰＳＧ膜とＳｉＮ_x膜とを連続的に堆積して形成
する。

【０１０１】基板全面にレジストを塗布し、露光、現像
によりボンディングパッド、スクライブライン等に対応
する開口を有するレジストマスクを形成する。このレジ
ストマスクをエッチングマスクとして、パッシベーショ
ン膜をエッチングし、配線引出しの為のボンディングパ
ッド用窓開け等を行う。

【０１０２】最後に、水素雰囲気で４００℃３０分程基
板をアニールし、各種工程でのダメージによりゲート酸
化膜中に発生した電荷を中和する。上記製造方法を用い
ることにより、最終的に接合の深さ０．１５μｍのｐチ
ャンネルトランジスタ、ｎチャンネルトランジスタの浅
いソース／ドレイン接合を得ることができる。

【０１０３】以上、一連のＣＭＯＳ半導体装置の作成工
程について説明したが、上記した以外の材料や、装置の
選択も可能である。例えば、非晶質層形成の為のイオン
注入に用いるイオン種は、上記したＳｉ以外にも電気伝
導に寄与しないＧｅ、Ｃ、Ｎ、Ｆ、Ｃｌ、Ｎｅ、Ａｒ等
の非晶質層を形成可能な原子量１６以上のイオンを選択
することもできる。

【０１０４】導電性付与のイオン注入に用いるイオン種
は、上記したＢＦ₂ ⁺、Ｐ⁺以外にもそれ自身のイオン
注入で非晶質層が形成可能な原子量もしくは、分子量が
１６以上の不純物イオンを選択することができる。例え
ばＡｓ⁺やＳｂ⁺等、および、Ｂ、Ｐ、Ａｓ、Ｓｂ等の
化合物イオン等を用いることもできるであろう。

【０１０５】さらに、実施例では不純物活性化および非
晶質層の再結晶化の為のアニールは、短時間処理が可能
なＲＴＡ装置を用いているが、加熱の手段は、レーザ加
熱装置や抵抗加熱炉を用いても同じ効果を得ることがで
きるであろう。

【０１０６】ここでは、ｎチャネルＭＯＳトランジスタ
とｐチャネルＭＯＳトランジスタを含むＣＭＯＳＩＣへ
の応用について記載したが、ｎチャネルＭＯＳトランジ
スタのみを含むＮＭＯＳＩＣ，ｐチャネルＭＯＳトラン
ジスタのみを含むＰＭＯＳＩＣへの応用は自明であろ
う。

【０１０７】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。

【０１０８】

【発明の効果】以上説明したように、本発明によれば、
不純物イオン注入時のチャネリングを防ぐとともに、ア
ニール時の不純物の増速拡散を抑制する、より制御性の
よい接合形成方法を提供することができる。この方法に
より、浅い接合形成が可能となる。

【０１０９】また、接合部の結晶層やａ／ｃ界面に発生
する欠陥を確実にｐｎ接合内に取り込むことができる。
さらに、不純物の注入後のアニール温度を最適化するこ
とで、接合部の結晶層における欠陥の発生と残留を抑制
することができ、良好な電気特性を持つ接合を形成する
ことができる。

【図面の簡単な説明】

【図１】本発明の実施例による接合部の形成工程を示す
断面図である。

【図２】ｎチャンネルトランジスタ素子の構造を示す断
面図である。

【図３】従来の接合部の形成工程を示す断面図である。

【図４】従来の形成工程で作成した接合部における不純
物分布を示す図である。

【図５】従来の形成方法で作成した接合部の断面の結晶
構造を示す写真である。

【図６】実施例におけるプリイオン注入条件を示す図で
ある。

【図７】作成した接合部における不純物分布を示す図で
ある。

【図８】本発明の各形成工程における接合部の不純物分
布を示す図である。

【図９】アニール温度と接合部のシート抵抗の関係を示
すグラフである。

【図１０】アニール温度とヘアピンディスロケーション
の発生数との関係を示すグラフである。

【図１１】種々のアニール条件で形成した接合部の断面
の結晶構造を示す写真である。

【図１２】本発明の実施例によるＣＭＯＳ半導体装置の
作成工程を示す断面図である。

【図１３】本発明の実施例によるＣＭＯＳ半導体装置の
作成工程を示す断面図である。

【図１４】本発明の実施例によるＣＭＯＳ半導体装置の
作成工程を示す断面図である。

【図１５】本発明の実施例によるＣＭＯＳ半導体装置の
作成工程を示す断面図である。

【図１６】本発明の実施例によるＣＭＯＳ半導体装置の
作成工程を示す断面図である。

【図１７】本発明の実施例によるＣＭＯＳ半導体装置の
作成工程を示す断面図である。

【符号の説明】

１・・・結晶領域、２・・・導電性に寄与しないイオ
ン、３・・・非晶質層、４・・・ａ／ｃ(1) 界面、５・
・・導電性を付与するイオン、６・・・イオン注入層、
７・・・不純物拡散層、１１・・・Ｓｉ基板、１２ａ、
１２ｂ・・・フィールド酸化膜、１３・・・ゲート酸化
膜、１４・・・多結晶Ｓｉ膜、１５・・・ＷＳｉ膜、１
６・・・サイドスペーサ、１７ａ、１７ｂ・・・不純物
拡散層、１８・・・層間絶縁膜、１９・・・配線、２０
・・・パッシベーション膜、１０１・・・基板、１０２
・・・ＳｉＯ₂膜、１０３・・・ＳｉＮ_x膜、１１０・
・・ｐ型ウェル、１０７、１１１・・・ｎ型ウェル、２
０１・・・ＳｉＯ₂膜、２０２・・・ＳｉＮ_x膜、２０
６・・・フィールド酸化膜、２０８・・・ＳｉＯ₂膜、
３０３・・・多結晶Ｓｉ膜、３０４・・・ＷＳｉ膜、３
０５・・・ゲート電極、４０７・・・ＳｉＯ₂膜、４０
８・・・サイドスペーサ、６０１・・・層間絶縁膜、６
０２・・・配線、６０３・・・パッシベーション膜、１
０５、１０８、２０４、３０１、４０１、４０５、５０
１、５０５、５０８・・・イオン、１０４、２０３、４
０４、５０４、５０７・・・レジストマスク、１０６、
１０９、２０５、３０２、４０２、４０３、４０６、５
０２、５０３、５０６、５０９・・・イオン注入層、２
０７・・・チャンネルストップ層。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 21/265 Ｆ 21/76 Ｒ

Claims

【特許請求の範囲】

【請求項１】導電性に寄与しないイオン種を基板内の
第１導電型の結晶領域に対しイオン注入し、該結晶領域
の表面から深さＤ１までの非晶質層を形成する第１の工
程と、前記第１導電型と逆の第２導電型の導電性を付与する原
子量もしくは分子量が１６以上の不純物を、Ｄ１より深
い実効的不純物分布深さの不純物分布領域を形成するよ
うに前記非晶質層を通してイオン注入する第２の工程
と、該基板を加熱して前記非晶質層を再結晶化し前記不純物
を活性化して、第２導電型領域を形成する第３の工程
と、を有する半導体装置の製造方法であって、前記深さＤ１が、前記導電性を付与する不純物を前記第
２の工程と同一条件で前記結晶領域にイオン注入した場
合に形成される非晶質層深さＤ２よりも深く、前記導電
性を付与する不純物を前記第２の工程と同一条件で表面
に非晶質層が形成された基板にイオン注入した場合に形
成される実効的不純物分布深さＤ３よりも浅いことを特
徴とする半導体装置の製造方法。
【請求項２】前記第３の工程の加熱温度が、６００℃
以上である請求項１に記載の半導体装置の製造方法。
【請求項３】前記第３の工程の加熱温度が、６００℃
以上８５０℃以下の温度範囲内である請求項２に記載の
半導体装置の製造方法。
【請求項４】前記第３の工程のあとで前記第３の加熱
温度以上の温度で基板を加熱する第４の工程を有する請
求項１から３のいずれかに記載の半導体装置の製造方
法。
【請求項５】前記第３の工程と第４の工程との間に前
記結晶領域全面に層間絶縁膜を形成する工程を有する請
求項４に記載の半導体装置の製造方法。
【請求項６】前記第２の工程と第３の工程との間に前
記結晶領域全面に層間絶縁膜を形成する工程を有する請
求項１から４のいずれかに記載の半導体装置の製造方
法。