JP2001094100A

JP2001094100A - 半導体装置の製造方法

Info

Publication number: JP2001094100A
Application number: JP26909899A
Authority: JP
Inventors: Eiji Morifuji; 藤英治森
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-09-22
Filing date: 1999-09-22
Publication date: 2001-04-06

Abstract

(57)【要約】【課題】金属シリサイドを備え、高い駆動力を有し、
短チャネル効果が抑制されたＬＤＤ型ＭＯＳＦＥＴを含
む半導体装置の製造方法を提供する。【解決手段】ソースまたはドレインとなる深い拡散層
形成のためのイオン注入および活性化を先に処理し、そ
の後浅い接合を形成する後作りＭＯＳＦＥＴの製造方法
において、第１の側壁１２を後酸化膜７、窒化膜９およ
び酸化膜１１でなる絶縁膜の積層体で形成し、これをマ
スクとしてゲートポリシリコン５’、ソースおよびドレ
イン領域にイオン注入しアニールにより、ゲート電極
５、深い拡散層１３を形成する。次に、等方性エッチン
グにより酸化膜１１を除去し、ゲート電極５、ソース領
域およびドレイン領域の各表面に金属シリサイド１５を
形成する。次に、異方性エッチングによりゲート電極５
の周辺領域の窒化膜９、後酸化膜７を除去して第２の側
壁１７を形成し、露出した基板１の表面にイオン注入
し、次いで全面に窒化膜を成膜してアニールにより浅い
拡散層１９を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、浅い拡散層と金属シリサイドを有す
るＬＤＤ型ＭＯＳＦＥＴを含む半導体装置について工程
数を増加させることなく短チャネル効果を抑制できる製
造方法を対象とする。

【０００２】

【従来の技術】ＭＯＳＦＥＴ（Metal Oxide Semiconduc
tor Field Effect Transistor）の駆動力がゲート長に
反比例することから、単にゲート長を縮小して駆動力を
確保しようとすると、ソース、ドレインの各空乏層が伸
長してついには相互に接続し、その結果、ゲート電圧で
は制御できないオフリークが増大し（ＤＩＢＬ：DrainI
nduced Barrier Lowering）、短チャネル効果が発生し
てトランジスタの特性劣化を招く。これを回避する方法
としてＬＤＤ構造（Lightly Doped Drain Structure）
が広く適用されている。これは、ソースおよびドレイン
の領域に深い拡散層と浅い拡散層とを備えるものであ
り、これにより空乏層の伸長が抑制されて短チャネル効
果を抑制できる構造となっている。

【０００３】しかし、拡散層のドーピングとゲートポリ
シリコン中のドーピングとを同時に行うデュアルゲート
ＣＭＯＳにおいては、ゲートポリシリコン中で不純物の
拡散を進行させてその空乏化を抑制するために、高温で
のアニール工程が必要となる。このとき、浅い拡散層の
部分で同時に不純物の拡散が進行し、拡散長が伸びてし
まう。この現象を抑制するためにいわゆる後作りプロセ
スが提案されている（K.Goto et al., IDEM Tech. Di
g., pp.471-474）。これは、深い拡散層とゲートポリシ
リコンへのドーピングを行った後に浅い拡散層を形成す
るプロセスである。この方法について図７を参照しなが
ら簡単に説明する。なお、以下の各図において同一の部
分には同一の参照番号を付してその説明を適宜省略す
る。

【０００４】まず、図７（ａ）に示すように、半導体基
板１上の素子形成領域の表面にゲート酸化膜３を介して
ゲート電極となるポリシリコン５’を形成し、さらに後
酸化膜７を形成した後、シリコン窒化膜を用いてポリシ
リコン５’の側面に側壁５７を形成する。

【０００５】次に、これら後酸化膜７および側壁５７を
マスクとして不純物イオンを注入し、熱アニールで拡散
させることにより、図７（ｂ）に示すように、ゲート電
極５と、ソースまたはドレインとなる深い拡散層１３と
を形成する。その後、側壁１７を剥離し、ゲート電極５
と後酸化膜７のうちのゲート電極５の側面部分とをマス
クとして後酸化膜７越しに不純物イオンを注入し、熱ア
ニールで拡散させることにより浅い拡散層１９を形成す
る。

【０００６】次に、図７（ｃ）に示すように、ゲート電
極５の側面に第２の側壁５９を再度形成した後、ゲート
電極５および深い拡散層１３の表面に金属シリサイド１
５を形成する。

【０００７】

【発明が解決しようとする課題】しかしながら、金属シ
リサイド１５は、ゲート電極５の上面を除く半導体基板
１の表面領域では、ソースまたはドレインとなる深い拡
散層１３の表面にのみ形成する必要があるため、前述し
たとおり、ゲート電極５の側面にＳｉ₃Ｎ₄等により再度
側壁５９を形成する必要があった。この結果、工程数が
増えるばかりでなく、側壁形成時の熱工程における温度
が浅い拡散層１９における不純物拡散温度にほぼ該当す
るため、浅い拡散層１９において不純物の外方拡散や基
板１内での異常拡散、ゲート電極５から基板１への不純
物の突抜けなどが発生する。また、酸化膜を用いて側壁
を形成すると、金属シリサイド１５の形成に先立つ前処
理において希ＨＦ処理時に後酸化膜７の膜減りが発生し
て接合リークやゲート・ドレイン間の短絡（ブリッジン
グ）が発生するおそれがある、という問題があった。

【０００８】上述した酸化膜や窒化膜の代りに、熱工程
に対して安定な特性を有するＴｉＮなどの金属を側壁に
用いる後作り構造のＭＯＳＦＥＴも提案されている（K.
Gotoet al., 1999 Symposium on VLSI Tech. Dig., pp.
49-50）。

【０００９】しかし、側壁に金属を用いる場合は、側壁
形成時のエッチングに基板との選択比を保つことが極め
て困難である。このため、側壁を安定的に形成すること
も、側壁幅を調整することも非常に困難となる。また、
ソースおよびドレイン領域へのイオン注入時のレジスト
剥離についてはＳＨ処理ができないため、灰化処理（Us
hering）のみでの剥離となり、プラズマからのダメージ
が危惧される。さらに、成膜時にゲート絶縁膜３がダメ
ージを被るおそれがある。

【００１０】本発明は、上記事情に鑑みてなされたもの
であり、その目的は、簡易な工程でかつ工程数を増加さ
せることなく、金属シリサイドを有し、短チャネル効果
が抑制されたＬＤＤ型ＭＯＳＦＥＴを含む半導体装置の
製造方法を提供することにある。

【００１１】

【課題を解決するための手段】本発明は、以下の手段に
より上記課題の解決を図る。

【００１２】即ち、本発明によれば、半導体基板の表面
部であって第１導電型の不純物が拡散された素子形成領
域上にゲート絶縁膜を介してゲート電極となるポリシリ
コンを形成する第１の工程と、このポリシリコンの側面
からソースまたはドレインとなる領域までの領域に対応
する上記ポリシリコンの周辺領域にまで延在する第１の
絶縁膜とこの第１の絶縁膜を覆う第２の絶縁膜とを含む
積層体でなる第１の側壁を形成する第２の工程と、上記
第１の側壁をマスクとして上記第１導電型と逆導電型で
ある第２導電型の不純物を第１の深さで上記ポリシリコ
ン並びにソースとなる領域およびドレインとなる領域に
注入する第３の工程と、上記第２導電型の不純物を活性
化させ、ゲート電極と、ソースおよびドレインとなる第
１の不純物拡散層と、を形成する第４の工程と、上記第
１の側壁から上記第２の絶縁膜を選択的に除去する第５
の工程と、上記ゲート電極および上記第１の拡散層の表
面に金属シリサイドを形成する第６の工程と、上記ゲー
ト電極の上記周辺領域に上記第２導電型の不純物を上記
第１の深さよりも浅い第２の深さで注入する第７の工程
と、上記第２導電型の不純物を活性化させて第２の不純
物拡散層を形成する第８の工程と、備える半導体装置の
製造方法が提供される。

【００１３】上記製造方法によれば、加工が比較的容易
な絶縁膜を用いて第１の側壁を形成するので、再度側壁
を形成することなく金属シリサイドを形成することがで
きる。これにより、工程を簡略化することができる。さ
らに、金属シリサイドを形成した後に、第２の拡散層を
形成するので、原子のノックオンによる増速拡散を低減
でき、不純物濃度の均一性と制御性を向上することがで
きる。これによりオフリークを低減し、短チャネル効果
を抑制することができる。

【００１４】上記構成により、金属シリサイドによりソ
ース、ドレインおよびゲートの抵抗が低く、ゲート長が
短く駆動力に優れたＭＯＳＦＥＴを含む半導体装置を簡
易な工程で製造することができる。

【００１５】上記第１の絶縁膜は、後酸化膜と窒化膜で
なり、上記第２の絶縁膜は、酸化膜であり、上記第５の
工程は、上記半導体基板表面の自然酸化膜とともに上記
酸化膜を選択的に除去する工程を含むことが好ましい。

【００１６】このように上記酸化膜と上記窒化膜とを除
去して上記後酸化膜を残すことにより、再度側壁を形成
する必要なく、上記第１の側壁を加工するだけで金属シ
リサイドをソース、ドレインおよびゲート上に選択的に
形成することができる。これにより簡易な工程で金属シ
リサイドを形成することができる。

【００１７】上記第１の絶縁膜は、後酸化膜を含む酸化
膜でなり、上記第２の絶縁膜は、窒化膜であり、上記第
５の工程は、上記窒化膜を選択的に除去した後、上記半
導体基板表面の自然酸化膜とともに上記第１の絶縁膜か
ら上記酸化膜を選択的に除去する工程を含むことが望ま
しい。

【００１８】窒化膜を用いて上記第２の絶縁膜を形成す
るので、これを除去する場合に素子分離用のフィールド
酸化膜が影響を受けることがない。

【００１９】上記第６の工程は、上記金属シリサイドを
形成した後に、上記第１の絶縁膜のうち上記周辺領域を
選択的に除去して第２の側壁を上記ゲート電極の側面に
形成し、上記半導体基板の表面のうち上記第２の不純物
拡散層に対応する領域を露出させる工程を含むことが好
ましい。

【００２０】前述したとおり、第１の側壁を絶縁膜で形
成するので、上記第１の絶縁膜のうち上記周辺領域を選
択的に除去するだけで第２の側壁を容易に形成すること
ができ、基板表面が露出した状態で第２の拡散層形成の
ためのイオンを低加速で注入することができる。

【００２１】また、上記第７の工程は、上記不純物の注
入後に上記半導体基板の表面に第４の絶縁膜を形成する
工程を含むと好適である。

【００２２】この場合は、活性化アニールにおいて拡散
源の外方拡散を防止することができる。これにより、寄
生抵抗を低減し、ゲート電極内の空乏化を抑制すること
ができる。

【００２３】上記第４の絶縁膜は、ＢＰＳＧ（Boron-do
ped Phosphor-Silicate Glass）膜を含み、上記第８の
工程は、上記第２導電型の不純物を活性化させるととも
に、上記ＢＰＳＧ膜が含む水分を除去する工程であると
好適である。

【００２４】これにより、上記第２の拡散層の活性化ア
ニールと上記ＢＰＳＧ膜の水抜きアニールとを同一の熱
工程で処理することができるので、工程数を削減できる
とともに、熱処理の工程数の増加を防止するので、金属
シリサイドの凝集による抵抗増大や接合リークを抑制す
ることができる。

【００２５】

【発明の実施の形態】以下、本発明の実施の形態のいく
つかについて図面を参照しながら説明する。以下の説明
においては、ＣＭＯＳＦＥＴを含む半導体装置に本発明
の製造方法を適用した場合について説明する。また、各
説明図は、一つのＭＯＳＦＥＴを代表的に記載する。

【００２６】（１）第１の実施の形態本発明にかかる半導体装置の製造方法の第１の実施の形
態について図１および図２の略示断面図を参照しながら
説明する。

【００２７】まず、半導体基板１の表面にフィールド酸
化膜を形成して素子分離を行った後、ｎＭＯＳＦＥＴ形
成領域にｐウェルを形成し、ｐＭＯＳＦＥＴ領域にｎウ
エルを形成する（図示せず）。

【００２８】次に、各ウェルの表面にゲート酸化膜３を
形成した後、ゲート電極となるポリシリコンを堆積する
（図示せず）。

【００２９】次に、レジストを用いたパターニングによ
りポリシリコンを選択的に除去してゲートポリシリコン
５’を形成した後、図１（ａ）に示すように、後酸化を
行った上でシリコン窒化膜９’、シリコン酸化膜１１’
を順次成膜する。各絶縁膜の膜厚は、例えば後酸化膜７
が約６ｎｍ、シリコン窒化膜９’が約１０ｎｍ、酸化膜
１１’が約１００ｎｍで良い。その後、全面に異方性エ
ッチングを行い、図１（ｂ）に示すように、ゲート電極
５の側面に後酸化膜７、シリコン窒化膜９およびシリコ
ン酸化膜１１の積層体でなる側壁（第１の側壁１２）を
形成する。シリコン窒化膜９は、同図のＬ字または逆Ｌ
字の断面形状に示されるように、ゲート電極５の側面か
らソース領域またはドレイン領域との境界に至るまで延
在するように形成する。

【００３０】次に、ソース・ドレインの各領域およびゲ
ートポリシリコン領域に不純物イオン注入および活性化
アニールによりドーピングを行い、第１の不純物拡散層
１３とゲート電極５を形成する。不純物の材料として
は、例えば、ｎＭＯＳＦＥＴにはＡｓをイオン注入し、
ｐＭＯＳＦＥＴにはＢをイオン注入する。活性化アニー
ルは、例えば１０３５℃の温度で１０秒間行う。

【００３１】次に、図１（ｃ）に示すように、側壁部分
の酸化膜を等方性エッチングにより除去する。

【００３２】次いで、前処理として表面の自然酸化膜を
除去した後に、メタルを成膜してアニールし、さらにこ
れを選択的に除去して、図２（ａ）に示すようにソース
またはドレインである第１の不純物拡散層１３およびゲ
ート電極５の表面に金属シリサイド１５を形成する。シ
リサイドの種類としては、ＣｏＳｉ₂、ＴｉＳｉ₂、Ｐｔ
Ｓｉ₂、Ｗｓｉ₂、ＮｉＳｉなど、要求仕様に応じて適宜
選択できる。

【００３３】その後、全面に異方性エッチングを行って
シリコン窒化膜９を選択的に除去し、図２（ｂ）に示す
ように、ゲート電極５の側面に残留したシリコン窒化膜
でなる第２の側壁１７を形成し、ゲート電極５の周辺領
域の基板表面を露出させた上で、浅い拡散層用の不純物
イオン注入を行う。不純物としては、例えばｎＭＯＳに
Ａｓ、ｐＭＯＳにＢＦ₂でよい。続いて、浅い拡散層用
の低温活性化アニールを行い、第２の不純物拡散層１９
を形成する。このとき例えば、基板１上に７００度より
低い温度でＳｉ₃Ｎ₄を成膜した後にアニール処理するこ
とが望ましい。Ｓｉ₃Ｎ₄の成膜方法は、ＬＰＣＶＤ（Lo
w Presure Chemical Vapor Deposition）およびＰ−Ｃ
ＶＤ(Plasma Chemical Vapor Deposition)等でよい。

【００３４】その後は、特に図示しないが、既知の方法
により、全面に層間絶縁膜を成膜して電極コンタクトを
開口し、メタル例えばＡｌＳｉＣｕやＡｌＣｕをスパッ
タリングしてさらにパターニングを行い、配線を形成す
る。その後は、要求仕様に応じてさらに２層目、３層目
と多層配線を形成する。

【００３５】本実施形態の製造方法によれば、浅い拡散
層（第２の不純物拡散層）１９の形成に先立って金属シ
リサイド１５を形成するので、改めて側壁を形成するこ
となく、第１の側壁１２を加工するだけで金属シリサイ
ド１５を形成することができる。これにより、簡易な工
程でかつ工程数を増大させることなく、金属シリサイド
１５を形成でき、ソース、ドレインおよびゲートの各抵
抗を低減することができる。また、深い拡散層（第１の
不純物拡散層）１３を形成した後に第１の側壁１２の酸
化膜１１を剥離するので、金属シリサイド１５を選択的
にソース、ドレインおよびゲート上に形成でき、その後
に浅い拡散層形成のためのイオン注入を行うことが可能
になる。また、シリコン窒化膜９を選択的に除去するだ
けでゲート電極５の側面に残留したシリコン窒化膜を第
２の側壁１７として用いることができるので、改めて側
壁を形成する必要がなく、極めて簡略な工程で第２の側
壁を得ることができる。また、この工程により、ゲート
電極５の周辺領域の基板１の表面を露出させた状態で浅
い拡散層形成のためのイオン注入ができるので、従来の
製造方法よりも低い加速度でイオン注入することができ
る。これにより、原子のノックオンによる増速拡散を低
減して、均一性および制御性のいずれについても向上を
図ることができる。さらに、斜めイオン注入時において
もゲート絶縁膜３がダメージを受けることを防止するこ
とができる。

【００３６】さらに、金属シリサイド１５の形成に当り
マスクとして用いる側壁は、メタル膜でなく後酸化膜７
およびシリコン窒化膜９の積層体でなる絶縁膜で形成す
るので、安定的に形成できるとともに、レジスト剥離時
においてプラズマから受けるダメージを軽減できる。さ
らに、メタル汚染や側壁のメタル成膜時におけるゲート
絶縁膜へのダメージを回避できる。この結果、単純な工
程で動作特性に優れたＬＤＤ型ＭＯＳＦＥＴを含む半導
体装置が提供される。

【００３７】なお、本実施形態においては、後酸化膜、
酸化膜およびシリコン窒化膜で側壁を形成したが、要求
仕様に応じて酸化膜を省略し、後酸化膜およびシリコン
窒化膜のみで側壁を形成しても良い。

【００３８】（２）第２の実施の形態次に、本発明にかかる半導体装置の製造方法の第２の実
施の形態について図３および図４の略示断面図を参照し
ながら説明する。

【００３９】まず、上述した第１の実施形態と同様に、
素子分離を行った後、ｎＭＯＳＦＥＴ形成領域にｐウエ
ルを形成し、ｐＭＯＳＦＥＴ形成領域にｎウエルを形成
する（図示せず）。

【００４０】次に、各ウェルの表面にゲート酸化膜３を
形成した後、ゲート電極となるポリシリコンを堆積する
（図示せず）。

【００４１】次に、レジストを用いたパターニングによ
りポリシリコンを選択的に除去してゲートポリシリコン
５’を形成した後、後酸化を行い、さらに酸化膜、シリ
コン窒化膜を順次成膜する。各膜厚は、後酸化膜は６ｎ
ｍ、酸化膜は２０ｎｍ、シリコン窒化膜は１００ｎｍ程
度でよい。

【００４２】次に、全面に異方性エッチングを行い、図
３（ａ）に示すように、後酸化膜７、酸化膜２１および
シリコン窒化膜２３の積層体でなる側壁２４を形成す
る。ここで、酸化膜２１は、同図のＬ字または逆Ｌ字の
断面形状に示されるように、ゲート電極５の側面からソ
ース領域またはドレイン領域との境界に至るまで延在す
るように形成する。

【００４３】次に、ソース、ドレインの各領域およびゲ
ートポリシリコン５’のドーピングを行うためのイオン
注入および活性化アニールを行い、深い拡散層（第１の
不純物拡散層）１３とゲート電極５を形成する。不純物
の材料としては、例えば、ｎＭ０ＳＦＥＴにＡｓを注入
し、ＰＭＯＳＦＥＴにはＢをイオン注入する。活性化ア
ニールは、例えば１０３５℃の温度で１０秒間を行う。

【００４４】次に、図３（ｂ）に示すように、側壁２４
の外側部分のシリコン窒化膜２３を等方性エッチングに
より除去する。次いで、前処理として表面の熱酸化膜
（自然酸化膜）を除去する。熱酸化膜と成膜された酸化
膜とのエッチング速度には、大きな差異があり、熱酸化
膜のほうが５倍〜７倍遅い。このため、図３（ｃ）に示
すように、前処理後は後酸化膜７のみがゲートの側面お
よび周辺領域に残る。

【００４５】この後、メタルを成膜してアニールし、さ
らにこれを選択的に除去して図３（ｃ）に示すように、
ソースまたはドレインである深い拡散層１３およびゲー
ト電極５の表面に金属シリサイド１５を形成する。シリ
サイドの種類としては、ＣｏＳｉ₂、ＴｉＳｉ₂、ＰｔＳ
ｉ₂、Ｗｓｉ₂、ＮｉＳｉなど、要求仕様に応じて適宜選
択できる。

【００４６】その後、全面に異方性エッチングを行って
後酸化膜７を選択的に除去し、図４に示すように、ゲー
ト電極５の側面に残留した後酸化膜でなる第２の側壁２
５を形成し、ゲート電極５の周辺領域の基板表面を露出
させた上で、浅い拡散層（第２の不純物拡散層）用のイ
オン注入を行う。このときの不純物として、例えば、ｎ
ＭＯＳにはＡｓ，ＰＭＯＳにはＢＦ₂でよい。

【００４７】次に、浅い拡散層用の低温活性化アニール
を行い、第２の不純物拡散層１９を形成する。このとき
例えば、基板１上に７００度より低い温度でＳｉ₃Ｎ₄を
成膜した後にアニール処理することが望ましい。Ｓｉ₃
Ｎ₄の成膜方法としてはＬＰＣＶＤおよびＰ−ＣＶＤ等
でよい。

【００４８】その後は特に図示しないが、既知の方法に
より、基板１上に層間絶縁膜を成膜して電極コンタクト
を開口し、メタル、例えばＡ１ＳｉＣｕやＡ１Ｃｕをス
パッタリングし、レジストを用いたパターニングにより
メタルを選択的に除去して、配線を形成する。この後
は、要求仕様に応じて２層目、３層目というように多層
配線を形成する。

【００４９】このように、本実施形態の製造方法によれ
ば、短チャネル効果を低減することができる他、第１の
側壁２４を後酸化膜７、酸化膜２１およびシリコン窒化
膜２３でなる積層体で形成し、ソース領域およびドレイ
ン領域へのイオン注入が終了した後、金属シリサイド１
５の形成までの間に、シリコン窒化膜２３および酸化膜
２１を除去して後酸化膜７を残し、この後酸化膜７が保
護膜となるので、浅い拡散層形成領域およびゲート側面
下部をメタル汚染から保護することができる。これによ
り、簡易な工程でかつ工程数を増大させることなく金属
シリサイド１５を形成することができる。

【００５０】さらに、シリコン窒化膜２３を用いて第１
の側壁の外側部分を形成するので、後酸化膜７でなる保
護膜を残す場合に等方性エッチングの工程でフィールド
酸化膜の膜厚に影響を及すことはない。これにより、素
子間で結合リークが発生するおそれが解消される。

【００５１】（３）第３の実施の形態次に、本発明にかかる半導体装置の製造方法の第３の実
施の形態について図５の略示断面図を参照しながら説明
する。本実施形態は、浅い拡散層における不純物の活性
化アニールとＢＰＳＧ膜の水抜き用のアニールを同一工
程で行う点にその特徴がある。

【００５２】即ち、上述した第１または第２の実施形態
により、浅い拡散層を形成するためのイオン注入まで行
った後、図５に示すように、全面にＳｉ₃Ｎ₄膜２７を形
成し、このＳｉ₃Ｎ₄膜２７の上にＢＰＳＧ膜２９をさら
に形成し、その表面を平坦化し、電極コンタクト（図示
せず）を形成する。その後、浅い拡散層用の活性化アニ
ールとＢＰＳＧ膜２９の水抜き用アニールを同一の熱工
程によりに行い、浅い拡散層１９と水抜きされたＢＰＳ
Ｇ膜２９を得る。

【００５３】その後は特に図示しないが、既知の方法に
より、メタル、例えばＡ１ＳｉＣｕやＡ１Ｃｕをスパッ
タリングにより堆積し、レジストを用いたパターニング
により、配線を形成する。その後、要求仕様に応じて多
層配線を形成する。

【００５４】（４）第４の実施の形態次に、本発明にかかる半導体装置の製造方法の第４の実
施の形態について図６の略示断面図を参照しながら説明
する。

【００５５】上述した第１および第２の実施形態では、
第２の拡散層へのイオン注入を半導体基板の表面が露出
した状態で行ったが、要求仕様によっては第２の拡散層
を比較的深い領域、例えば３０ｎｍ以上の深さに形成し
ても良い場合がある。この場合には、上述した第２の実
施形態において金属シリサイド１５の形成工程を終了し
た後（図３（ｃ）参照）、図６に示すように、後酸化膜
７を除去することなくイオン注入を行うことができる。
これにより、全面異方性エッチングの工程を省略するこ
とができる。

【００５６】

【発明の効果】以上詳述したとおり、本発明は、以下の
効果を奏する。

【００５７】即ち、本発明にかかる半導体装置の製造方
法によれば、ソース、ドレインおよびゲートにおける抵
抗を低減する金属シリサイドを有するとともに、ゲート
長が短いために強い駆動力を有し、かつ短チャネル効果
の影響が抑制されたＬＤＤ型ＭＯＳＦＥＴを含む半導体
装置を簡易な工程でかつ少ない工程数で製造することが
できる。

【図面の簡単な説明】

【図１】本発明にかかる半導体装置の製造方法の第１の
実施の形態を説明する略示断面図である。

【図２】本発明にかかる半導体装置の製造方法の第１の
実施の形態を説明する略示断面図である。

【図３】本発明にかかる半導体装置の製造方法の第２の
実施の形態を説明する略示断面図である。

【図４】本発明にかかる半導体装置の製造方法の第２の
実施の形態を説明する略示断面図である。

【図５】本発明にかかる半導体装置の製造方法の第３の
実施の形態を説明する略示断面図である。

【図６】本発明にかかる半導体装置の製造方法の第４の
実施の形態を説明する略示断面図である。

【図７】従来の技術による後作りプロセスの一例を説明
する略示断面図である。

【符号の説明】

１半導体基板３ゲート絶縁膜５ゲート電極７後酸化膜９，９’，２３，２７シリコン窒化膜１１，１１’，２１酸化膜１２，２４側壁（第１の側壁）１３深い拡散層（第１の不純物拡散層）１５金属シリサイド１７，２５側壁（第２の側壁）１９浅い拡散層（第２の不純物拡散層）２９ＢＰＳＧ膜

Claims

【特許請求の範囲】

【請求項１】半導体基板の表面部であって第１導電型の
不純物が拡散された素子形成領域上にゲート絶縁膜を介
してゲート電極となるポリシリコンを形成する第１の工
程と、前記ポリシリコンの側面からソースまたはドレインとな
る領域までの領域に対応する前記ポリシリコンの周辺領
域にまで延在する第１の絶縁膜とこの第１の絶縁膜を覆
う第２の絶縁膜とを含む積層体でなる第１の側壁を形成
する第２の工程と、前記第１の側壁をマスクとして前記第１導電型と逆導電
型である第２導電型の不純物を第１の深さで前記ポリシ
リコン並びにソースとなる領域およびドレインとなる領
域に注入する第３の工程と、前記第２導電型の不純物を活性化させ、ゲート電極と、
ソースおよびドレインとなる第１の不純物拡散層と、を
形成する第４の工程と、前記第１の側壁から前記第２の絶縁膜を選択的に除去す
る第５の工程と、前記ゲート電極並びに前記第１の拡散層の表面に金属シ
リサイドを形成する第６の工程と、前記ゲート電極の前記周辺領域に前記第２導電型の不純
物を前記第１の深さよりも浅い第２の深さで注入する第
７の工程と、前記第２導電型の不純物を活性化させて第２の不純物拡
散層を形成する第８の工程と、を備える半導体装置の製
造方法。
【請求項２】前記第１の絶縁膜は、後酸化膜と窒化膜で
なり、前記第２の絶縁膜は、酸化膜であり、前記第５の工程は、前記半導体基板表面の自然酸化膜と
ともに前記酸化膜を選択的に除去する工程を含むことを
特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】前記第１の絶縁膜は、後酸化膜を含む酸化
膜でなり、前記第２の絶縁膜は、窒化膜であり、前記第５の工程は、前記窒化膜を選択的に除去した後、
前記半導体基板表面の自然酸化膜とともに前記第１の絶
縁膜から前記酸化膜を選択的に除去する工程をを含むこ
とを特徴とする請求項１に記載の半導体装置の製造方
法。
【請求項４】前記第６の工程は、前記金属シリサイドを
形成した後に、前記第１の絶縁膜のうち前記周辺領域を
選択的に除去して第２の側壁を前記ゲート電極の側面に
形成し、前記半導体基板の表面のうち前記第２の不純物
拡散層に対応する領域を露出させる工程を含むことを特
徴とする請求項１ないし３のいずれかに記載の半導体装
置の製造方法。
【請求項５】前記第７の工程は、前記不純物の注入後に
前記半導体基板の表面に第４の絶縁膜を形成する工程を
含むことを特徴とする請求項１ないし４のいずれかに記
載の半導体装置の製造方法。
【請求項６】前記第４の絶縁膜は、ＢＰＳＧ膜を含み、前記第８の工程は、前記第２導電型の不純物を活性化さ
せるとともに、前記ＢＰＳＧ膜が含む水分を除去する工
程であることを特徴とする請求項５に記載の半導体装置
の製造方法。