JPH10284730A

JPH10284730A - 半導体装置及びその製造方法

Info

Publication number: JPH10284730A
Application number: JP4280398A
Authority: JP
Inventors: Wataru Yokozeki; 亘横関
Original assignee: Nippon Steel Corp
Current assignee: Nippon Steel Corp
Priority date: 1997-02-07
Filing date: 1998-02-09
Publication date: 1998-10-23

Abstract

(57)【要約】【課題】不純物拡散層をその接合深さを浅く形成し、
ホットキャリアの発生や短チャネル効果を抑止するとと
もに、当該不純物拡散層を低抵抗に形成する。【解決手段】１回目のイオン注入でノンドープの多結
晶シリコン膜７内の下面近傍に低濃度の不純物濃度を形
成し、続く２回目のイオン注入で多結晶シリコン膜７内
の上面近傍に高濃度の不純物濃度を形成する。そして、
これらの不純物を熱拡散させることにより、半導体基板
１の表面領域に浅接合で低濃度のソース／ドレイン８を
形成するとともに、ソース／ドレイン８の形成を阻害す
ることなく高濃度の不純物濃度をもつ引き出し電極９を
形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばＭＩＳ型の
半導体装置及びその製造方法に関し、特に、ソース／ド
レイン領域が改良されたＭＯＳ型の半導体装置及びその
製造方法に適用して好適なものである。

【０００２】

【従来の技術】近時では、半導体素子の更なる微細化及
び高集積化が進んでいるが、半導体素子の微細化は電界
一定のスケーリングに沿っては行われておらず、微細化
が進行するにつれて半導体素子内の電界が増大化する傾
向にある。特に、ＭＯＳトランジスタにおいては、ホッ
トキャリアに起因する特性劣化が大きな問題となってい
る。

【０００３】このホットキャリアの発生を抑止する好適
な手法として、浅い接合の第１の拡散層（ＬＤＤ領域）
と、この第１の拡散層に比して深い接合の第２の拡散層
とが一部重なるようにして不純物拡散層を形成する所謂
ＬＤＤ構造のソース／ドレインの形成法が提案されてい
る。このＬＤＤ構造によれば、比較的低濃度のＬＤＤ領
域が存するためにドレイン端での濃度勾配が緩やかとな
って電界集中が緩和され、基板電流が減少してのホット
キャリアの発生が抑制される。

【０００４】

【発明が解決しようとする課題】ところで、ドレイン端
での基板電流を最小とするようなＬＤＤ領域の濃度が存
在し、この最適な濃度は半導体素子が微細化するにつれ
て次第に高くなる傾向にある。しかしながら、ＬＤＤ領
域を高濃度とすることは、短チャネル効果を促進するこ
とになり、しきい値電圧の低下やリーク電流の増大化
（パンチスルー）をもたらす。

【０００５】この短チャネル効果を抑えるためには、ソ
ース／ドレイン領域をその接合が浅くなるように形成す
ればよい。即ち、半導体基板に不純物をイオン注入する
際の加速エネルギーを小さくするか、素子形成時に行う
熱処理を低温化或いは短時間化すればよい。また、ソー
ス／ドレイン領域の接合を浅くすることは、ホットキャ
リアの発生を抑制することにもつながる。

【０００６】しかしながら、ソース／ドレイン領域の接
合を浅くすると、この領域におけるシート抵抗を上昇さ
せ、寄生抵抗を増加させるという問題がある。寄生抵抗
の増加は、半導体素子の駆動能力、ひいては、論理回路
のスイッチング速度の低下や、半導体記憶素子（メモ
リ）においては動作マージンの低下につながり、特性劣
化が招来される。

【０００７】上述のような、浅い接合による寄生抵抗の
上昇を抑えるために、ソース／ドレイン領域を半導体基
板の表面から盛り上げて形成する所謂ライズドソース／
ドレインと称される構造が提案されている（S.S.Wang
他：IEDM Technology Digest P634;1984）。また、ライ
ズドソース／ドレイン構造とＬＤＤ構造を併用する方法
も提案されている（J.R.Phiester他：IEDM Technology
Digest P885;1992）。しかしながら、これらの方法で
も、素子形成時に行う熱処理が通常と変わらない場合で
は、熱拡散の度合いも通常と同様となって半導体基板表
面からの接合の深さも変わらないため、上述の問題を解
決することはできない。

【０００８】また、特開平８−７８６７１号公報には、
通常の熱処理を行っても浅い接合の形成が可能となるよ
うに、絶縁膜又は導電膜からなるイオン注入用パッドを
介して不純物のイオン注入を行う方法が開示されてい
る。この方法は、イオン散乱による分散を増加させ、半
導体基板表面の不純物分布をそのピークが低く分散が大
きいものとする手法である。しかしながら、この方法で
は、イオン注入用パッドとして絶縁膜を用いた場合、単
に浅い接合が形成されるのみであって、依然として寄生
抵抗の上昇を抑えることはできない。また、イオン注入
用パッドとして導電膜を用いた場合、導電膜中の不純物
の濃度が低下するため、導電膜のシート抵抗を十分に下
げることができない。即ち、十分にシート抵抗を下げる
ほど導電膜中に不純物をイオン注入すると、この不純物
が引き続き行われる熱処理によって拡散してしまい、浅
い接合を形成することが困難となる。

【０００９】また、特許公報第２５５４０５５号には、
低抵抗の多結晶シリコン膜を形成するためのイオン注入
法が開示されている。この方法は、多結晶シリコン膜の
表面直下において不純物濃度が最大となり、且つ多結晶
シリコン膜の最下面においては不純物による多結晶シリ
コン膜の非晶質化が生じないように、イオン注入を行う
手法である。しかしながら、実際のところ１回のイオン
注入では多結晶シリコン膜を十分に低抵抗化させること
は困難であり、この手法はソース／ドレインとのコンタ
クト抵抗の低減には寄与するものの、これらソース／ド
レインの浅接合化に対しては効果は乏しい。

【００１０】そこで、本発明の目的は、不純物拡散層が
その接合深さが浅く形成され、ホットキャリアの発生や
短チャネル効果が抑止されるとともに、当該不純物拡散
層が低抵抗に形成された半導体装置及びその製造方法を
提供することである。

【００１１】また、本発明の目的は、不純物拡散層と接
続される引き出し電極を低抵抗に形成して、当該不純物
拡散層との界面の電気的抵抗の上昇を抑えるとともに、
引き出し電極の上層に形成される配線層との界面の電気
的抵抗の上昇をも抑えることである。

【００１２】

【課題を解決するための手段】本発明の半導体装置は、
不純物拡散層が形成された半導体基板上において、前記
不純物拡散層と接続されてなる配線膜を有する半導体装
置であって、不純物を含有した前記配線膜を有し、前記
配線膜中の前記不純物拡散層との界面よりも上層に、前
記配線膜の全領域の前記不純物の拡散プロファイルにお
いて不純物濃度屈曲点を少なくとも２つ有し、前記不純
物濃度屈曲点は前記配線膜の膜厚の下部１／３程度の範
囲と前記配線膜の膜厚の上部１／３程度の範囲に存す
る。

【００１３】本発明の半導体装置の一態様例において
は、少なくとも２つの前記不純物濃度屈曲点が不純物濃
度の極大値である。

【００１４】本発明の半導体装置の一態様例において
は、前記不純物濃度屈曲点を、少なくとも３つ有し、こ
の内、２つは極大値であり、前記２つの極大値の間に極
小値を有する。

【００１５】本発明の半導体装置の一態様例において
は、前記配線膜がシリコン膜である。

【００１６】本発明の半導体装置は、半導体基板上で画
定された素子形成領域において絶縁膜内に埋設形成され
てなる第１の導電膜と、この第１の導電膜の両側におけ
る前記半導体基板の表面領域に形成されてなる一対の不
純物拡散層とを備える半導体装置であって、前記第１の
導電膜の両側における前記半導体基板上で前記各不純物
拡散層と接続されるように各々分断されるとともに、不
純物が導入されてなる第２の導電膜を有し、前記第２の
導電膜の全領域の前記不純物の拡散プロファイルにおい
て、不純物濃度屈曲点を少なくとも２つ有する。

【００１７】本発明の半導体装置の一態様例において
は、前記第２の導電膜は、その前記半導体基板との界面
が非ダメージ化されたものである。

【００１８】本発明の半導体装置の一態様例において、
前記不純物拡散層は、浅接合の拡散層と一部重なるよう
に形成されたものである。

【００１９】本発明の半導体装置の一態様例において
は、前記半導体基板上で前記素子形成領域を画定する素
子分離構造を有するとともに、前記第１の導電膜を覆う
絶縁膜が形成されており、前記第２の導電膜は、隣接す
る前記第１の導電膜を覆う前記絶縁膜間に埋設されてい
る。

【００２０】本発明の半導体装置の一態様例において、
前記第２の導電膜はシリコン膜である。

【００２１】本発明の半導体装置の一態様例において、
前記第２の導電膜は、シリコン膜で形成され、高濃度と
低濃度の不純物が導入されてなる。

【００２２】本発明の半導体装置は、不純物拡散層が形
成された半導体基板上において、前記不純物拡散層と接
続されてなる配線膜を有する半導体装置であって、不純
物を含有した前記配線膜を有し、前記配線膜中の前記不
純物拡散層との界面よりも上層に、前記配線膜の全領域
の前記不純物の拡散プロファイルにおいて不純物濃度屈
曲点を少なくとも１つ有し、前記不純物濃度屈曲点は前
記配線膜の膜厚の下部１／３程度の範囲に存する。

【００２３】本発明の半導体装置の一態様例において
は、前記不純物濃度屈曲点とは別の前記不純物濃度屈曲
点が前記配線膜の膜厚の上部１／３程度の範囲に存す
る。

【００２４】本発明の半導体装置の一態様例において
は、前記配線膜の表層に、シリサイド膜が形成されてお
り、前記別の不純物濃度屈曲点は高濃度の不純物が導入
されてなる。

【００２５】本発明の半導体装置は、不純物拡散層が形
成された半導体基板上において、前記不純物拡散層と接
続されてなる配線膜を有する半導体装置であって、前記
半導体装置は、不純物を含有した前記配線膜を有し、前
記配線膜の全領域の前記不純物の拡散プロファイルにお
いて不純物濃度屈曲点を少なくとも２つ有する。

【００２６】本発明の半導体装置の一態様例において
は、前記配線膜は、その前記不純物拡散層との界面が非
ダメージ化されたものである。

【００２７】本発明の半導体装置の一態様例において
は、前記配線膜は、シリコン膜で形成され、高濃度と低
濃度の不純物が導入されてなる。

【００２８】本発明の半導体装置の一態様例において
は、前記不純物濃度屈曲点を少なくとも３つ以上有す
る。

【００２９】本発明の半導体装置は、不純物拡散層が形
成された半導体基板上において、前記不純物拡散層と接
続されてなる配線膜を有する半導体装置であって、不純
物を含有した前記配線膜を有し、前記配線膜中の前記不
純物拡散層との界面よりも上層に、前記配線膜の全領域
の前記不純物の拡散プロファイルにおいて不純物濃度屈
曲点を少なくとも１つ有し、前記不純物濃度屈曲点は前
記配線膜の膜厚の上部１／３程度の範囲に存し、前記配
線膜の表層にシリサイド膜が形成されてなる。

【００３０】本発明の半導体装置は、不純物拡散層が形
成された半導体基板上において、前記不純物拡散層と接
続されてなる配線膜を有する半導体装置であって、前記
半導体装置は、不純物を含有した前記配線膜を有し、前
記配線膜の全領域の前記不純物の拡散プロファイルにお
いて異なるｎ個（ｎは正の整数，ｎ≧２）の不純物濃度
屈曲点を有し、前記不純物濃度屈曲点のそれぞれが、前
記配線膜の膜厚の１／ｎ程度の異なる範囲に存する。

【００３１】本発明の半導体装置の一態様例において、
前記不純物濃度屈曲点は、それぞれの不純物濃度が前記
配線膜の厚み方向に段階的に変化するように形成されて
いる。

【００３２】本発明の半導体装置の一態様例において、
前記不純物濃度屈曲点は、それぞれの不純物濃度が前記
配線膜の厚み方向に段階的に変化するように形成され、
前記不純物濃度は、前記不純物拡散層から離れるにつれ
て高濃度となるように形成されている。

【００３３】本発明の半導体装置の一態様例において
は、前記不純物濃度屈曲点が不純物濃度ピーク値であ
る。

【００３４】本発明の半導体装置の一態様例において
は、少なくとも２つの前記不純物濃度屈曲点が、不純物
濃度の極大値である。

【００３５】本発明の半導体装置の一態様例において
は、前記不純物濃度屈曲点を少なくとも３つ有し、この
内、２つは極大値であり、前記２つの極大値の間に極小
値を有する。

【００３６】本発明の半導体装置の一態様例において、
前記配線膜はシリコン膜である。

【００３７】本発明の半導体装置は、導電性となり得る
薄膜を有する半導体装置であって、前記半導体装置は、
前記薄膜の上端面又は下端面近傍に不純物濃度ピークを
有し、前記不純物濃度ピークが形成された領域に近い端
面と接続されてなる導電膜を有する。

【００３８】本発明の半導体装置の一態様例において、
前記薄膜はシリコン膜である。

【００３９】本発明の半導体装置の一態様例において
は、前記薄膜はシリコン膜で形成され、前記導電膜はシ
リサイド膜である。

【００４０】本発明の半導体装置の一態様例において、
前記薄膜はシリコン膜で形成され、前記導電膜は半導体
基板上に形成された不純物拡散層である。

【００４１】本発明の半導体装置の製造方法は、半導体
基板上で画定された素子形成領域に第１の絶縁膜、第１
の導電膜及び第２の絶縁膜を順次形成し、これらをパタ
ーニングする第１の工程と、少なくとも前記第１の導電
膜の側面に第３の絶縁膜を形成する第２の工程と、前記
第２及び第３の絶縁膜を覆うように前記半導体基板上に
シリコン膜を形成する第３の工程と、前記シリコン膜内
の下面近傍に濃度ピークが形成されるように、当該シリ
コン膜内に前記半導体基板と反対導電型の第１の不純物
を導入する第４の工程と、前記シリコン膜内の上面近傍
に濃度ピークが形成されるように、当該シリコン膜内に
前記半導体基板と反対導電型の第２の不純物を導入する
第５の工程と、少なくとも前記第２の絶縁膜上で前記シ
リコン膜を分断する第６の工程と、前記半導体基板に熱
処理を施して、前記第１の不純物を前記半導体基板内に
拡散させて浅接合をもつ一対の不純物拡散層を形成する
とともに、前記第１及び第２の不純物を前記シリコン膜
内に拡散させて第２の導電膜を形成する第７の工程とを
有する。

【００４２】本発明の半導体装置の製造方法の一態様例
においては、前記第４の工程において、前記シリコン膜
の膜厚の下部１／３程度の範囲に不純物が存するように
前記第１の不純物を導入するとともに、前記第５の工程
において、前記シリコン膜の膜厚の上部１／３程度の範
囲に前記第２の不純物が存するように前記第２の不純物
を導入する。

【００４３】本発明の半導体装置の製造方法の一態様例
においては、前記第１の工程の後、前記第２の工程の前
に、前記第２の絶縁膜をマスクとして前記第１の導電膜
の両側の前記半導体基板の表面領域に不純物を導入する
第８の工程を更に有し、前記第７の工程において、前記
不純物拡散層を、前記第８の工程の不純物導入により形
成される浅接合の拡散層と一部重なるように形成する。

【００４４】本発明の半導体装置の製造方法は、半導体
基板上にゲート及び一対の不純物拡散層を有するトラン
ジスタを備えた半導体装置の製造方法であって、前記ゲ
ートを絶縁膜で覆う第１の工程と、前記不純物拡散層の
引き出し電極の一部を構成するシリコン膜を前記絶縁膜
の上部まで覆うように形成する第２の工程と、前記シリ
コン膜を前記絶縁膜の上部が露出するまで研磨する第３
の工程と、前記シリコン膜内の下面近傍に濃度ピークが
形成されるように、当該シリコン膜内に前記半導体基板
と反対導電型の第１の不純物を導入する第４の工程と、
前記シリコン膜内の上面近傍に濃度ピークが形成される
ように、当該シリコン膜内に前記半導体基板と反対導電
型の第２の不純物を導入する第５の工程と、前記半導体
基板に熱処理を施して、前記第１の不純物を前記半導体
基板内に拡散させて浅接合をもつ一対の不純物拡散層を
形成するとともに、前記第１及び第２の不純物を前記シ
リコン膜内に拡散させて前記引き出し電極を形成する第
６の工程とを有する。

【００４５】本発明の半導体装置の製造方法の一態様例
においては、前記第４の工程と前記第５の工程の間に、
前記シリコン膜の膜厚の中央近傍に濃度ピークが形成さ
れるように、当該シリコン膜内に前記半導体基板と反対
導電型の第３の不純物を導入する第７の工程を更に有す
る。

【００４６】本発明の半導体装置の製造方法の一態様例
においては、前記第１の工程の後、前記第２の工程の前
に、前記絶縁膜をマスクとして前記ゲートの両側の前記
半導体基板の表面領域に不純物を導入する第８の工程を
更に有し、前記第６の工程において、前記不純物拡散層
を、前記第８の工程の不純物導入により形成される浅接
合の拡散層と一部重なるように形成する。

【００４７】本発明の半導体装置の製造方法は、導電性
となり得る薄膜を形成する第１の工程と、前記薄膜の上
面近傍に不純物を導入する第２の工程と、前記薄膜上に
高融点金属膜を形成する第３の工程と、前記薄膜及び前
記高融点金属膜に熱処理を施して、前記薄膜と前記高融
点金属膜を反応させる第４の工程とを有する。

【００４８】本発明の半導体装置の製造方法の一態様例
においては、前記第１の工程において、前記薄膜はシリ
コン膜により形成する。

【００４９】本発明の半導体装置の製造方法の一態様例
においては、前記第１の工程において、前記薄膜はシリ
コン膜により形成し、前記第４の工程における熱処理に
よって、前記高融点金属膜をシリサイド化する。

【００５０】本発明の半導体装置の製造方法は、半導体
基板上で画定された素子形成領域に第１の絶縁膜、第１
の導電膜及び第２の絶縁膜を順次形成し、これらをパタ
ーニングする第１の工程と、少なくとも前記第１の導電
膜の側面に第３の絶縁膜を形成する第２の工程と、前記
第２及び第３の絶縁膜を覆うように前記半導体基板上に
シリコン膜を形成する第３の工程と、前記シリコン膜内
の下面近傍に濃度ピークが形成されるように、当該シリ
コン膜内に前記半導体基板と反対導電型の第１の不純物
を導入する第４の工程と、前記シリコン膜内の上面近傍
に濃度ピークが形成されるように、当該シリコン膜内に
前記半導体基板と反対導電型の第２の不純物を導入する
第５の工程と、少なくとも前記第２の絶縁膜上で前記シ
リコン膜を分断する第６の工程と、少なくとも前記シリ
コン膜の一部を覆うように高融点金属膜を形成する第７
の工程と、前記半導体基板に熱処理を施して、前記第１
の不純物を前記半導体基板内に拡散させて浅接合をもつ
一対の不純物拡散層を形成するとともに前記第１及び第
２の不純物を前記シリコン膜内に拡散させて第２の導電
膜を形成し、前記高融点金属膜をシリサイド化する第８
の工程とを有する。

【００５１】本発明の半導体装置の製造方法の一態様例
においては、前記第４の工程において、前記シリコン膜
の膜厚の下部１／３程度の範囲に不純物が存するように
前記第１の不純物を導入するとともに、前記第５の工程
において、前記シリコン膜の膜厚の上部１／３程度の範
囲に前記第２の不純物が存するように前記第２の不純物
を導入する。

【００５２】本発明の半導体装置の製造方法の一態様例
においては、前記第１の工程の後、前記第２の工程の前
に、前記第２の絶縁膜をマスクとして前記第１の導電膜
の両側の前記半導体基板の表面領域に不純物を導入する
第９の工程を更に有し、前記第８の工程において、前記
不純物拡散層を、前記第９の工程の不純物導入により形
成される浅接合の拡散層と一部重なるように形成する。

【００５３】本発明の半導体装置の製造方法の一態様例
においては、前記シリコン膜の前記半導体基板との界面
を非ダメージ状態とする。

【００５４】本発明の半導体装置の製造方法の一態様例
においては、前記第４の工程においては前記シリコン膜
に低濃度の第１の不純物を導入し、前記第５の工程にお
いては前記シリコン膜に前記第１の不純物に比して高濃
度の第２の不純物を導入する。

【００５５】本発明の半導体装置の製造方法の一態様例
においては、前記第４の工程において導入する不純物は
リンであって、ドーズ量を１×１０¹²〜１×１０¹⁴／ｃ
ｍ²とし、前記第５の工程において導入する不純物はリ
ンであって、ドーズ量を１×１０¹⁵〜１×１０¹⁶／ｃｍ
²とする。

【００５６】

【作用】本発明においては、第１の導電膜の両側の半導
体基板上にシリコン膜が形成され、このシリコン膜に２
回の不純物導入が施されて第２の導電膜が形成される。
先ず１回目として、シリコン膜内の下面近傍に濃度ピー
クをもつように比較的低濃度の不純物導入が施され、続
いて２回目として、シリコン膜内の上面近傍に濃度ピー
クをもつように比較的高濃度の不純物導入が施される。
１回目の不純物導入による比較的低濃度の不純物分布は
その後の熱処理によって半導体基板内に拡散して、低濃
度の浅い接合をもつ不純物拡散層である例えばソース／
ドレイン領域が形成される。他方、２回目の不純物導入
による比較的高濃度の不純物分布はその後の熱処理によ
ってシリコン膜内に拡散して、高濃度の不純物が拡散さ
れてなる第２の導電膜が形成される。ここで、この２回
目の不純物導入を十分浅くシリコン膜内の表面近傍に不
純物が分布するように行うことにより、引き続く熱処理
を行っても、低濃度の浅い接合をもつ不純物拡散層の形
成を阻害することはない。従って、接合の浅い不純物拡
散層を形成して、ホットキャリア及び短チャネル効果の
発生を抑止するとともに、当該不純物拡散層を低抵抗に
形成することが可能となる。

【００５７】さらに、本発明においては、イオン注入に
よってシリコン膜内の上面近傍に高濃度の不純物拡散層
を形成し、シリコン膜上に高融点金属膜を形成した後、
熱処理を行って高融点金属膜をシリサイド化する。これ
によって、シリコン膜内の不純物が高融点金属膜側に拡
散したとしても、シリコン膜の高融点金属との界面近傍
の不純物を高濃度に保つことができる。従って、シリコ
ン膜を低抵抗に保ちつつシリコン膜上にシリサイド化さ
れた高融点金属膜を形成することができる。

【００５８】

【発明の実施の形態】以下、本発明の一実施形態を図面
に基づいて説明する。（第１の実施形態）初めに、本発明の第１の実施形態に
ついて説明する。ここでは、半導体装置としてＭＯＳト
ランジスタを例示する。図１〜図３は、第１の実施形態
のＭＯＳトランジスタの製造方法を工程順に示す概略断
面図である。

【００５９】先ず、図１（ａ）に示すように、ｐ型のシ
リコン半導体基板１上に熱酸化膜を形成し、この熱酸化
膜上にシリコン窒化膜を形成する。そして、シリコン半
導体基板１のシリコン窒化膜に覆われていない部位を高
温水蒸気雰囲気中で熱処理して、フィールド酸化膜２を
形成し、シリコン半導体基板１上に素子形成領域を画定
する。なお、フィールド酸化膜２を形成する代わりに、
いわゆるフィールドシールド素子分離法により酸化膜内
に導電膜が埋設されてなるフィールドシールド素子分離
構造を形成してもよい。

【００６０】次に、上述の熱酸化膜及びシリコン窒化膜
を除去した後に、素子形成領域のシリコン半導体基板１
上に高温酸素雰囲気中で熱処理を施してゲート酸化膜３
を形成する。

【００６１】次に、ＣＶＤ法等により、このゲート酸化
膜３上にｎ⁺型の多結晶シリコン膜及びシリコン酸化膜
を順次堆積形成し、これらシリコン酸化膜、多結晶シリ
コン膜及びゲート酸化膜３をフォトリソグラフィー及び
それに続くドライエッチングによりパターニングして、
帯状のゲート酸化膜３、ゲート電極４及びそのキャップ
酸化膜５を形成する。

【００６２】次に、ＣＶＤ法等によりシリコン半導体基
板１の全面にシリコン酸化膜を堆積形成し、このシリコ
ン酸化膜の全面に異方性ドライエッチングを施して、図
１（ｂ）に示すように、ゲート酸化膜３、ゲート電極４
及びキャップ酸化膜５の側面にシリコン酸化膜を残して
側壁保護膜６を形成する。

【００６３】次に、図２（ａ）に示すように、ＣＶＤ法
等により、フィールド酸化膜２上を含むシリコン半導体
基板１の全面にノンドープの多結晶シリコン膜７を膜厚
２００ｎｍ程度に形成する。

【００６４】次に、図２（ｂ）に示すように、１回目の
イオン注入として、多結晶シリコン膜７にｎ型の不純
物、例えばリン（Ｐ）をイオン注入する。ここでは、多
結晶シリコン膜７の下面近傍に濃度ピークをもち、多結
晶シリコン膜７の膜厚の下部１／３程度の範囲に不純物
が存するように、加速エネルギーを１６０（ｋｅＶ）程
度、ドーズ量を１×１０¹²〜１×１０¹⁴（１／ｃｍ²）
程度の低濃度、ここでは５×１０¹³（１／ｃｍ²）程度
としてイオン注入する。ここで、多結晶シリコン膜７の
シリコン半導体基板１との界面を非ダメージ状態、即ち
非晶質化しない状態にする。

【００６５】次に、図３（ａ）に示すように、２回目の
イオン注入として、多結晶シリコン膜７にｎ型の不純
物、例えばリン（Ｐ）をイオン注入する。ここでは、多
結晶シリコン膜７の上面近傍に濃度ピークをもち、多結
晶シリコン膜７の膜厚の上部１／３程度の範囲に不純物
が存するように、加速エネルギーを３０（ｋｅＶ）程
度、ドーズ量を１×１０¹⁵〜１×１０¹⁶（１／ｃｍ²）
程度の高濃度、ここでは２×１０¹⁵（１／ｃｍ²）程度
としてイオン注入する。

【００６６】次に、図３（ｂ）に示すように、この多結
晶シリコン膜７をフォトリソグラフィー及びそれに続く
ドライエッチングによりパターニングして、キャップ酸
化膜５及びフィールド酸化膜２上で分断する。

【００６７】次に、図３（ｃ）に示すように、６００℃
以上（ここでは８５０℃程度）で３０分間、シリコン半
導体基板１に熱処理を施す。このとき、１回目のイオン
注入による比較的低濃度の不純物分布がシリコン半導体
基板１内に拡散して、低濃度の浅い接合をもつソース／
ドレイン領域となる一対の不純物拡散層８が形成され
る。

【００６８】ここで、前述したように、１回目のイオン
注入のドーズ量を１×１０¹²〜１×１０¹⁴（１／ｃ
ｍ²）程度の範囲に設定し、多結晶シリコン膜７の膜厚
の下部１／３程度の範囲に不純物が存するようにリンを
イオン注入することによって、不純物拡散層８を狙いど
うりに低濃度の浅い接合として形成することができる。
また、拡散係数の小さいリンをイオン注入するので、浅
い接合の形成により効果的である。なお、この１回目の
イオン注入で砒素（Ａｓ）をイオン注入する場合には、
加速エネルギー３００（ｋｅｖ）程度、ドーズ量１×１
０¹⁴（１／ｃｍ²）程度とするのが適当である。

【００６９】他方、２回目のイオン注入による比較的高
濃度の不純物分布は、上述の熱処理によって多結晶シリ
コン膜７内に拡散して、高濃度の不純物が拡散されてな
る引き出し電極９が形成される。ここで、この２回目の
イオン注入を十分浅く多結晶シリコン膜７内の表面近傍
に不純物が分布するように行うことにより、引き続く熱
処理を行っても、低濃度の浅い接合をもつ各不純物拡散
層８の形成を阻害することはない。

【００７０】この場合に、前述したように、２回目のイ
オン注入のドーズ量を１×１０¹⁵〜１×１０¹⁶（１／ｃ
ｍ²）程度の範囲に設定し、多結晶シリコン膜７の膜厚
の上部１／３程度の範囲に不純物が存するようにリンを
イオン注入することによって、各不純物拡散層８の形成
を阻害することなく、引き出し電極９の不純物濃度を高
濃度に保つことができる。また、不純物として拡散係数
の大きい砒素（Ａｓ）をイオン注入すれば、より広範囲
に引き出し電極９を高濃度にすることができる。２回目
のイオン注入で砒素（Ａｓ）をイオン注入する場合に
は、加速エネルギーを３０（ｋｅｖ）程度、ドーズ量２
×１０¹⁵（１／ｃｍ²）程度とするのが適当である。

【００７１】従って、接合の浅い各不純物拡散層８が形
成されて、ホットキャリア及び短チャネル効果の発生が
抑止されるとともに、これら不純物拡散層８を低抵抗に
形成されることになる。

【００７２】図４は、熱処理後のシリコン半導体基板１
内、及び引き出し電極９内における不純物濃度と表層か
らの深さの関係を示す特性図（拡散プロファイル）であ
る。このように、１回目のイオン注入によって引き出し
電極９の不純物の拡散プロファイルには、シリコン半導
体基板１との界面から引き出し電極９の厚みの１／３程
度の範囲に不純物濃度が１×１０¹⁹／ｃｍ³程度で極大
値となる不純物濃度屈曲点３１が形成される。

【００７３】そして、シリコン半導体基板１内には、１
回目のイオン注入による不純物が熱処理によって拡散し
て、低濃度の浅い接合をもつ不純物拡散層８が形成され
ている。

【００７４】また、２回目のイオン注入によって、引き
出し電極９の不純物の拡散プロファイルには、引き出し
電極９の上面から引き出し電極９の厚みの１／３程度の
範囲に、不純物濃度が１×１０²¹／ｃｍ³程度で極大値
となる不純物濃度屈曲点３２が形成される。

【００７５】また、これらの不純物濃度屈曲点３１，３
２の間には、不純物濃度が極小値をとる不純物濃度屈曲
点３３が形成されている。従って、２回目のイオン注入
による不純物は、１回目のイオン注入による不純物のシ
リコン半導体基板１への拡散に悪影響を及ぼすことはな
い。

【００７６】そして、引き出し電極９はこれらの２回の
イオン注入により、その膜厚の全域に渡って不純物が拡
散して低抵抗に形成されることになる。

【００７７】しかる後、シリコン半導体基板１の全面に
層間絶縁膜を形成し、この層間絶縁膜をリフローさせて
平坦化処理した後に、引き出し電極９の表面の一部を露
出させるコンタクト孔を形成し、更にこのコンタクト孔
を充填し引き出し電極９を介して各不純物拡散層８と接
続される配線層を形成し、更なる後工程を経て、ＭＯＳ
トランジスタを完成させる。

【００７８】以上示したように第１の実施形態では、１
回目のイオン注入として多結晶シリコン膜７の下面近傍
に濃度ピークをもち、多結晶シリコン膜７の膜厚の下部
１／３程度の範囲に不純物が存するように低濃度の不純
物をイオン注入する。

【００７９】その後、２回目のイオン注入として、多結
晶シリコン膜７の上面近傍に濃度ピークをもち、多結晶
シリコン膜７の膜厚の上部１／３程度の範囲に不純物が
存するように高濃度の不純物をイオン注入する。

【００８０】そして、熱処理を行うことによって、１回
目のイオン注入による低濃度の不純物をシリコン半導体
基板１内に拡散させて、低濃度の浅い接合をもつソース
／ドレイン領域となる一対の不純物拡散層８が形成する
ことができる。

【００８１】同時に、２回目のイオン注入による低濃度
の不純物を、上述の熱処理によって多結晶シリコン膜７
内に拡散させて、高濃度の不純物が拡散されてなる引き
出し電極９を形成することができる。

【００８２】従って、接合の浅い各不純物拡散層８が形
成されて、ホットキャリア及び短チャネル効果の発生が
抑止されるとともに、引き出し電極９を低抵抗に形成す
ることができる。

【００８３】（第２の実施形態）続いて、本発明の第２
の実施形態について説明する。ここでは、第１の実施形
態と同様にＭＯＳトランジスタを製造する方法を例示す
るが、ソース／ドレイン領域の構造が異なる。図５〜図
８は、第２の実施形態のＭＯＳトランジスタの製造方法
を工程順に示す概略断面図である。なお、第１の実施形
態のＭＯＳトランジスタの構成要素と同一の部位には同
符号を付して説明を省略する。

【００８４】この第２の実施形態においては、第１の実
施形態と同様に、図５（ａ）に示すように、先ずフィー
ルド酸化膜２を形成した後、帯状のゲート酸化膜３、ゲ
ート電極４及びそのキャップ酸化膜５をパターン形成す
る。

【００８５】次に、図５（ｂ）に示すように、１回目の
イオン注入として、キャップ酸化膜５をマスクとして、
ゲート電極４の両側のシリコン半導体基板１の表面領域
にｎ型の不純物、例えばリン（Ｐ）を加速エネルギーを
６０（ｋｅＶ）程度、ドーズ量を５×１０¹²〜５×１０
¹³（１／ｃｍ²）程度、ここでは２×１０¹³（１／ｃｍ
²）程度の低濃度でイオン注入する。

【００８６】次に、図６（ａ）に示すように、ＣＶＤ法
等により、シリコン半導体基板１の全面にシリコン酸化
膜を堆積形成し、このシリコン酸化膜の全面に異方性ド
ライエッチングを施して、ゲート酸化膜３、ゲート電極
４及びキャップ酸化膜５の側面にシリコン酸化膜を残し
て側壁保護膜６を形成する。

【００８７】次に、図６（ｂ）に示すように、ＣＶＤ法
等により、フィールド酸化膜２上を含むシリコン半導体
基板１の全面にノンドープの多結晶シリコン膜７を膜厚
２００ｎｍ程度に形成する。

【００８８】次に、図７（ａ）に示すように、２回目の
イオン注入として、多結晶シリコン膜７にｎ型の不純
物、例えばリン（Ｐ）をイオン注入する。ここでは、多
結晶シリコン膜７の下面近傍に濃度ピークをもち、多結
晶シリコン膜７の膜厚の下部１／３程度の範囲に不純物
が存するように、加速エネルギーを１６０（ｋｅＶ）程
度、ドーズ量を１×１０¹²〜１×１０¹⁴（１／ｃｍ²）
程度の低濃度、ここでは５×１０¹³（１／ｃｍ²）程度
としてイオン注入する。ここで、多結晶シリコン膜７の
シリコン半導体基板１との界面を非ダメージ状態、即ち
非晶質化しない状態にする。

【００８９】次に、図７（ｂ）に示すように、３回目の
イオン注入として、多結晶シリコン膜７にｎ型の不純
物、例えばリン（Ｐ）をイオン注入する。ここでは、多
結晶シリコン膜７の上面近傍に濃度ピークをもち、多結
晶シリコン膜７の膜厚の上部１／３程度の範囲に不純物
が存するように、加速エネルギーを３０（ｋｅＶ）程
度、ドーズ量を１×１０¹⁵〜１×１０¹⁶（１／ｃｍ²）
程度の高濃度、ここでは２×１０¹⁵（１／ｃｍ²）程度
としてイオン注入する。

【００９０】次に、図８（ａ）に示すように、この多結
晶シリコン膜７をフォトリソグラフィー及びそれに続く
ドライエッチングによりパターニングして、キャップ酸
化膜５及びフィールド酸化膜２上で分断する。

【００９１】次に、図８（ｂ）に示すように、６００℃
以上（ここでは８５０℃程度）で３０分間、シリコン半
導体基板１に熱処理を施す。このとき、１回目のイオン
注入による不純物により、浅い接合をもつ一対の所謂Ｌ
ＤＤ領域１０が形成されるとともに、２回目のイオン注
入による比較的低濃度の不純物分布がシリコン半導体基
板１内に拡散して、ＬＤＤ領域１０と一部重なるように
低濃度の浅い接合（ＬＤＤ領域１０に比べれば深い）を
もつ拡散層でありソース／ドレイン領域となる一対の不
純物拡散層１１が形成される。

【００９２】ここで、前述したように、２回目のイオン
注入のドーズ量を１×１０¹²〜１×１０¹⁴（１／ｃ
ｍ²）程度の範囲に設定し、多結晶シリコン膜７の膜厚
の下部１／３程度の範囲に不純物が存するようにリンを
イオン注入することによって、不純物拡散層１１を狙い
どうりに低濃度の浅い接合として形成することができ
る。また、拡散係数の小さいリンをイオン注入するの
で、浅い接合の形成により効果的である。なお、この２
回目のイオン注入で砒素（Ａｓ）をイオン注入する場合
には、加速エネルギー３００（ｋｅｖ）程度、ドーズ量
１×１０¹⁴（１／ｃｍ²）程度とするのが適当である。

【００９３】他方、３回目のイオン注入による比較的高
濃度の不純物分布は、上述の熱処理によって多結晶シリ
コン膜７内に拡散して、高濃度の不純物が拡散されてな
る引き出し電極９が形成される。ここで、この３回目の
イオン注入を十分浅く多結晶シリコン膜７内の表面近傍
に不純物が分布するように行うことにより、引き続く熱
処理を行っても、低濃度の浅い接合をもつ各不純物拡散
層１１の形成を阻害することはない。

【００９４】この場合に、前述したように、３回目のイ
オン注入のドーズ量を１×１０¹⁵〜１×１０¹⁶（１／ｃ
ｍ²）程度の範囲に設定し、多結晶シリコン膜７の膜厚
の上部１／３程度の範囲に不純物が存するようにリンを
イオン注入することによって、各不純物拡散層８の形成
を阻害することなく、引き出し電極９の不純物濃度を高
濃度に保つことができる。また、不純物として拡散係数
の大きい砒素（Ａｓ）をイオン注入すれば、より広範囲
に引き出し電極９を高濃度にすることができる。３回目
のイオン注入で砒素（Ａｓ）をイオン注入する場合に
は、加速エネルギーを３０（ｋｅｖ）程度、ドーズ量２
×１０¹⁵（１／ｃｍ²）程度とするのが適当である。

【００９５】従って、ＬＤＤ構造の接合の浅い各不純物
拡散層１１が形成されて、ホットキャリア及び短チャネ
ル効果の発生が更に抑止されるとともに、これら不純物
拡散層１１を低抵抗に形成されることになる。

【００９６】図９は、熱処理後のシリコン半導体基板１
内、及び引き出し電極９内における不純物濃度と表層か
らの深さの関係を示す特性図（拡散プロファイル）であ
る。このように、２回目のイオン注入によって引き出し
電極９の不純物の拡散プロファイルには、シリコン半導
体基板１との界面から引き出し電極９の厚みの１／３程
度の範囲に不純物濃度が１×１０¹⁹／ｃｍ³程度で極大
値となる不純物濃度屈曲点３１が形成される。

【００９７】そして、シリコン半導体基板１内には、２
回目のイオン注入による不純物が熱処理によって拡散し
て、低濃度の浅い接合（ＬＤＤ領域１０に比べれば深
い）をもつ不純物拡散層１１が形成されている。

【００９８】また、３回目のイオン注入によって、引き
出し電極９の不純物の拡散プロファイルには、引き出し
電極９の上面から引き出し電極９の厚みの１／３程度の
範囲に、不純物濃度が１×１０²¹／ｃｍ³程度で極大値
となる不純物濃度屈曲点３２が形成される。

【００９９】また、これらの不純物濃度屈曲点３１，３
２の間には、不純物濃度が極小値をとる不純物濃度屈曲
点３３が形成されている。従って、３回目のイオン注入
による不純物は、２回目のイオン注入による不純物のシ
リコン半導体基板１への拡散に悪影響を及ぼすことはな
い。

【０１００】そして、引き出し電極９はこれらの２回及
び３回目のイオン注入により、その膜厚の全域に渡って
不純物が拡散して低抵抗に形成されることになる。

【０１０１】しかる後、シリコン半導体基板１の全面に
層間絶縁膜を形成し、この層間絶縁膜をリフローさせて
平坦化処理した後に、引き出し電極９の表面の一部を露
出させるコンタクト孔を形成し、更にこのコンタクト孔
を充填し引き出し電極９を介して各不純物拡散層１１と
接続される配線層を形成し、更なる後工程を経て、ＭＯ
Ｓトランジスタを完成させる。

【０１０２】以上示したように第２の実施形態では、１
回目のイオン注入としてシリコン半導体基板１の表面領
域に低濃度の不純物をイオン注入する。そして、２回目
のイオン注入として多結晶シリコン膜７の下面近傍に濃
度ピークをもち、多結晶シリコン膜７の膜厚の下部１／
３程度の範囲に不純物が存するように低濃度の不純物を
イオン注入する。

【０１０３】その後、３回目のイオン注入として、多結
晶シリコン膜７の上面近傍に濃度ピークをもち、多結晶
シリコン膜７の膜厚の上部１／３程度の範囲に不純物が
存するように高濃度の不純物をイオン注入する。

【０１０４】そして、熱処理を行うことによって、１回
目のイオン注入による不純物により、浅い接合をもつ一
対の所謂ＬＤＤ領域１０が形成し、２回目のイオン注入
による低濃度の不純物をシリコン半導体基板１内に拡散
させて、ＬＤＤ領域１０と一部重なるように低濃度の浅
い接合（ＬＤＤ領域１０に比べれば深い）をもつソース
／ドレイン領域となる一対の不純物拡散層１１を形成す
ることができる。

【０１０５】同時に、３回目のイオン注入による高濃度
の不純物を、上述の熱処理によって多結晶シリコン膜７
内に拡散させて、高濃度の不純物が拡散されてなる引き
出し電極９を形成することができる。

【０１０６】従って、ＬＤＤ構造の接合の浅い各不純物
拡散層１１が形成されて、ホットキャリア及び短チャネ
ル効果の発生が更に抑止されるとともに、引き出し電極
９を低抵抗に形成することができる。

【０１０７】（第３の実施形態）以下、本発明の第３の
実施形態について説明する。ここでは、第１及び第２の
実施形態と同様にＭＯＳトランジスタを製造する方法を
例示するが、ソース／ドレイン領域からの引き出し電極
と、その上層の高融点金属膜との間の界面を低抵抗化す
るために本発明を適用した例を示す。図１０〜図１５は
第３の実施形態のＭＯＳトランジスタの製造方法を工程
順に示す概略断面図である。なお、第１及び第２の実施
形態のＭＯＳトランジスタの構成要素と同一の部位には
同符号を付して説明を省略する。

【０１０８】この第３の実施形態においては、第１の実
施形態と同様に、図１０（ａ）に示すように、先ずフィ
ールド酸化膜２を形成した後、帯状のゲート酸化膜３、
ゲート電極４及びそのキャップ酸化膜５をパターン形成
する。

【０１０９】次に、図１０（ｂ）に示すように、１回目
のイオン注入としてキャップ酸化膜５をマスクとして、
ゲート電極４の両側のシリコン半導体基板１の表面領域
に、ｎ型の不純物、例えばリン（Ｐ）を加速エネルギー
を６０（ｋｅＶ）程度、ドーズ量を２×１０¹³（１／ｃ
ｍ²）程度の低濃度でイオン注入する。

【０１１０】次に、図１１（ａ）に示すように、ＣＶＤ
法等により、シリコン半導体基板１の全面にシリコン酸
化膜を堆積形成し、このシリコン酸化膜の全面に異方性
ドライエッチングを施して、ゲート酸化膜３、ゲート電
極４及びキャップ酸化膜５の側面にシリコン酸化膜を残
して側壁保護膜６を形成する。

【０１１１】次に、図１１（ｂ）に示すように、２回目
のイオン注入としてキャップ酸化膜５及び側壁保護膜６
をマスクとして、側壁保護膜６の両側のシリコン半導体
基板１の表面領域に、ｎ型の不純物、例えば砒素（Ａ
ｓ）を加速エネルギーを６０（ｋｅＶ）程度、ドーズ量
を５×１０¹⁵（１／ｃｍ²）程度の高濃度でイオン注入
する。

【０１１２】次に、図１２（ａ）に示すように、温度９
００℃程度，時間３０分程度の熱処理を行って不純物を
拡散させる。このとき、１回目のイオン注入による不純
物により、浅い接合をもつ一対の所謂ＬＤＤ領域１０が
形成されるとともに、２回目のイオン注入による比較的
高濃度の不純物分布がシリコン半導体基板１内に拡散し
て、ソース／ドレイン領域となる一対の不純物拡散層１
６が形成される。

【０１１３】次に、図１２（ｂ）に示すように、ＣＶＤ
法等により、フィールド酸化膜２上を含むシリコン半導
体基板１の全面にノンドープの多結晶シリコン膜７を膜
厚２５０ｎｍ程度に形成する。

【０１１４】次に、図１３（ａ）に示すように、この多
結晶シリコン膜７をフォトリソグラフィー及びそれに続
くドライエッチングによりパターニングして、キャップ
酸化膜５及びフィールド酸化膜２上で分断する。そし
て、多結晶シリコン膜７にｎ型の不純物、例えばリン
（Ｐ）をイオン注入する。ここでは、多結晶シリコン膜
７の上面近傍に濃度ピークをもち、多結晶シリコン膜７
の膜厚の上部１／３程度の範囲に不純物が存するよう
に、加速エネルギーを３０（ｋｅＶ）程度、ドーズ量を
１×１０¹⁵（１／ｃｍ²）以上の高濃度、ここでは２×
１０¹⁵（１／ｃｍ²）程度としてイオン注入する。

【０１１５】次に、図１３（ｂ）に示すように、シリコ
ン半導体基板１の全面に層間絶縁膜であるシリコン酸化
膜１２を形成した後、化学機械研磨（ＣＭＰ）法により
表面を平坦化する。

【０１１６】そして、図１４（ａ）に示すように、フォ
トリソグラフィ及びこれに続くドライエッチングによ
り、多結晶シリコン膜７の上層のシリコン酸化膜１２に
開孔部１５を形成する。これによって、多結晶シリコン
膜７が露出する。

【０１１７】次に、図１４（ｂ）に示すように、開孔部
１５内を含むシリコン半導体基板１の全面に高融点金属
膜であるタングステン（Ｗ）膜１３をスパッタ法により
形成する。

【０１１８】そして、熱処理を行うことによりタングス
テン膜１３と多結晶シリコン膜７にシリサイド反応を起
こし、多結晶シリコン膜７にタングステンシリサイド１
７を形成する。また、これと同時にイオン注入による比
較的高濃度の不純物分布は、上述の熱処理によって多結
晶シリコン膜７内に拡散して、高濃度の不純物が拡散さ
れてなる引き出し電極９が形成される。なお、前述した
ＬＤＤ領域１０及び不純物拡散層１６を形成する熱処理
は、このシリサイド化の熱処理と同時に行ってもよい。

【０１１９】ここで、前述したように、多結晶シリコン
膜７の上面近傍に濃度ピークをもち、多結晶シリコン膜
７の膜厚の上部１／３程度の範囲に不純物が存するよう
にイオン注入を行っているため、不純物がタングステン
膜１３側へ拡散しても、引き出し電極９の不純物濃度を
高濃度に保つことができる。従って、タングステンシリ
サイド１７と引き出し電極９との界面における電気的抵
抗の上昇を最小限に抑えることができる。

【０１２０】次に、図１５（ａ）に示すように、シリコ
ン半導体基板１の全面にスパッタ法によりアルミニウム
配線層１４を形成し、パターニングを行って、更なる後
工程を経て図１５（ｂ）に示すようなＭＯＳトランジス
タを完成させる。

【０１２１】以上示したように第３の実施形態では、多
結晶シリコン膜７の上面近傍に濃度ピークをもち、多結
晶シリコン膜７の膜厚の上部１／３程度の範囲に不純物
が存するように高濃度の不純物をイオン注入する。

【０１２２】その後、多結晶シリコン膜７上にタングス
テン膜１３を形成し、熱処理を行ってタングステン膜１
３をシリサイド化する。

【０１２３】シリサイド化の際に、多結晶シリコン膜７
内の不純物が一部タングステン膜１３側へ拡散するが、
多結晶シリコン膜７の上部１／３程度の範囲がとくに不
純物濃度が高く形成されているために、多結晶シリコン
膜７の電気的抵抗を上昇させることはない。

【０１２４】従って、引き出し電極９を低抵抗に形成す
るとともに、引き出し電極９上にタングステンシリサイ
ド１７を形成することができる。なお、第３の実施形態
においては不純物拡散層１６と接続する引き出し電極９
上にシリサイド膜を形成する例を示したが、通常のシリ
コン膜からなるゲート電極上のシリサイド膜形成に適用
してもよい。

【０１２５】（第４の実施形態）続いて、本発明の第４
の実施形態について説明する。ここでは、第１〜第３の
実施形態と同様にＭＯＳトランジスタを製造する方法を
例示するが、引き出し電極の形状が異なる。図１６〜図
１９は、第４の実施形態のＭＯＳトランジスタの製造方
法を工程順に示す概略断面図である。なお、第１〜第３
の実施形態のＭＯＳトランジスタの構成要素と同一の部
位には同符号を付して説明を省略する。

【０１２６】この第４の実施形態においては、第１の実
施形態と同様に、図１６（ａ）に示すように、先ずフィ
ールド酸化膜２を形成した後、ゲート酸化膜３を形成す
る。この場合でも、フィールド酸化膜２を形成する代わ
りに、いわゆるフィールドシールド素子分離法により酸
化膜内に導電膜が埋設されてなるフィールドシールド素
子分離構造を形成してもよい。

【０１２７】次に、図１６（ｂ）に示すように、ゲート
酸化膜３及びフィールド酸化膜２を覆うように、シリコ
ン半導体基板１の表面からのフィールド酸化膜２の高さ
よりも大きい所定膜厚となるようにＣＶＤ法によりｎ⁺
型の多結晶シリコン膜２１を堆積形成する。

【０１２８】次に、図１７（ａ）に示すように、多結晶
シリコン膜２１に表面研磨、ここでは化学機械研磨（Ｃ
ＭＰ）を施して表面を平坦化する。ここでは、図示のよ
うに、フィールド酸化膜２の上に所定膜厚の多結晶シリ
コン膜２１を残した状態で平坦化する。

【０１２９】次に、図１７（ｂ）に示すように、平坦化
された多結晶シリコン膜２１の表面にＣＶＤ法によりシ
リコン酸化膜２２を堆積形成する。

【０１３０】次に、図１８（ａ）に示すように、シリコ
ン酸化膜２２及び多結晶シリコン膜２１をフォトリソグ
ラフィー及びそれに続くドライエッチング等によりパタ
ーニングし、素子形成領域上及びフィールド酸化膜２上
にそれぞれシリコン酸化膜２２からなるキャップ絶縁膜
５の上面が略同一平面内にある、すなわち前記上面の高
さが略等しい多結晶シリコン２１からなるゲート電極
（ゲート配線）４を所定形状に形成する。

【０１３１】次に、素子形成領域上及びフィールド酸化
膜２上の各ゲート電極（ゲート配線）４及びキャップ絶
縁膜５を覆うようにＣＶＤ法により全面にシリコン酸化
膜６を堆積形成し、続いてシリコン酸化膜６の全面をＲ
ＩＥ等により異方性ドライエッチングして、素子形成領
域におけるゲート電極４間のゲート酸化膜３を除去する
とともに各ゲート電極４及びキャップ絶縁膜５の側壁に
シリコン酸化膜６を残して側壁保護膜６を形成する。

【０１３２】次に、図１８（ｂ）に示すように、ＣＶＤ
法により、フィールド酸化膜２上を含むシリコン半導体
基板１の全面にノンドープの多結晶シリコン膜７を膜厚
２５０ｎｍ程度に形成する。

【０１３３】次に、今度は多結晶シリコン膜７にゲート
電極４のキャップ絶縁膜５をストッパーとして用い、キ
ャップ絶縁膜５が露出するまで表面研磨、ここでは化学
機械研磨（ＣＭＰ）を施して表面を平坦化する。このと
き、隣接するゲート電極４のキャップ絶縁膜５間で多結
晶シリコン膜７が分断される。

【０１３４】次に、図１８（ｃ）に示すように、１回目
のイオン注入として、多結晶シリコン膜７にｎ型の不純
物、例えばリン（Ｐ）をイオン注入する。ここでは、多
結晶シリコン膜７のシリコン半導体基板１との界面近傍
に濃度ピークをもち、多結晶シリコン膜７の膜厚の下部
１／３程度の範囲に不純物が存するように、加速エネル
ギーを１６０（ｋｅＶ）程度、ドーズ量を１×１０¹²〜
１×１０¹⁴（１／ｃｍ²）程度の低濃度、ここでは５×
１０¹³（１／ｃｍ²）程度としてイオン注入する。ここ
で、多結晶シリコン膜７のシリコン半導体基板１との界
面を非ダメージ状態、即ち非晶質化しない状態にする。

【０１３５】次に、図１９（ａ）に示すように、２回目
のイオン注入として、多結晶シリコン膜７にｎ型の不純
物、例えばリン（Ｐ）をイオン注入する。ここでは、多
結晶シリコン膜７の上面近傍に濃度ピークをもち、多結
晶シリコン膜７の膜厚の上部１／３程度の範囲に不純物
が存するように、加速エネルギーを３０（ｋｅＶ）程
度、ドーズ量を１×１０¹⁵〜１×１０¹⁶（１／ｃｍ²）
程度の高濃度、ここでは２×１０¹⁵（１／ｃｍ²）程度
としてイオン注入する。

【０１３６】次に、図１９（ｂ）に示すように、６００
℃以上（ここでは８５０℃程度）で３０分間、シリコン
半導体基板１に熱処理を施す。このとき、１回目のイオ
ン注入による比較的低濃度の不純物分布がシリコン半導
体基板１内に拡散して、低濃度の浅い接合をもつソース
／ドレイン領域となる一対の不純物拡散層８が形成され
る。

【０１３７】ここで、前述したように、１回めのイオン
注入のドーズ量を１×１０¹²〜１×１０¹⁴（１／ｃ
ｍ²）程度の範囲に設定し、多結晶シリコン膜７の膜厚
の下部１／３程度の範囲に不純物が存するようにリンを
イオン注入することによって、不純物拡散層８を狙いど
うりに低濃度の浅い接合として形成することができる。
また、拡散係数の小さいリンをイオン注入するので、浅
い接合の形成により効果的である。なお、この１回目の
イオン注入で砒素（Ａｓ）をイオン注入する場合には、
加速エネルギー３００（ｋｅｖ）程度、ドーズ量１×１
０¹⁴（１／ｃｍ²）程度とするのが適当である。

【０１３８】他方、２回目のイオン注入による比較的高
濃度の不純物分布は、上述の熱処理によって分断された
各多結晶シリコン膜７内に拡散して、高濃度の不純物が
拡散されてなる引き出し電極９が形成される。ここで、
各多結晶シリコン膜７は表面が平坦化されているので、
引き出し電極９内にほぼ均一に不純物が分布することに
なる。なお、この２回目のイオン注入を十分浅く多結晶
シリコン膜７内の表面近傍に不純物が分布するように行
うことにより、引き続く熱処理を行っても、低濃度の浅
い接合をもつ各不純物拡散層８の形成を阻害することは
ない。

【０１３９】この場合に、前述したように、２回目のイ
オン注入のドーズ量を１×１０¹⁵〜１×１０¹⁶（１／ｃ
ｍ²）程度の範囲に設定し、多結晶シリコン膜７の膜厚
の上部１／３程度の範囲に不純物が存するようにリンを
イオン注入することによって、各不純物拡散層８の形成
を阻害することなく、引き出し電極９の不純物濃度を高
濃度に保つことができる。また、不純物として拡散係数
の大きい砒素（Ａｓ）をイオン注入すれば、より広範囲
に引き出し電極９を高濃度にすることができる。２回目
のイオン注入で砒素（Ａｓ）をイオン注入する場合に
は、加速エネルギーを３０（ｋｅｖ）程度、ドーズ量２
×１０¹⁵（１／ｃｍ²）程度とするのが適当である。

【０１４０】従って、接合の浅い各不純物拡散層８が形
成されて、ホットキャリア及び短チャネル効果の発生が
抑止されるとともに、これら不純物拡散層８を低抵抗に
形成されることになる。

【０１４１】その後、図２０の平面図に示すように、不
純物拡散層８上で引き出し電極９を所定の形状にパター
ニングする。

【０１４２】しかる後、シリコン半導体基板１の全面に
層間絶縁膜を形成し、この層間絶縁膜をリフローさせて
平坦化処理した後に、引き出し電極９の表面の一部を露
出させるコンタクト孔を形成し、更にこのコンタクト孔
を充填し引き出し電極９を介して各不純物拡散層８と接
続される配線層を形成し、更なる後工程を経て、ＭＯＳ
トランジスタを完成させる。

【０１４３】以上示したように第４の実施形態では、多
結晶シリコン膜７を形成後、キャップ絶縁膜５をストッ
パーとして化学機械研磨（ＣＭＰ）法により研磨して表
面を平坦化する。

【０１４４】そして、１回目のイオン注入として多結晶
シリコン膜７の下面近傍に濃度ピークをもち、多結晶シ
リコン膜７の膜厚の下部１／３程度の範囲に不純物が存
するように低濃度の不純物をイオン注入する。

【０１４５】その後、２回目のイオン注入として、多結
晶シリコン膜７の上面近傍に濃度ピークをもち、多結晶
シリコン膜７の膜厚の上部１／３程度の範囲に不純物が
存するように高濃度の不純物をイオン注入する。

【０１４６】そして、熱処理を行うことによって、１回
目のイオン注入による低濃度の不純物をシリコン半導体
基板１内に拡散させて、低濃度の浅い接合をもつソース
／ドレイン領域となる一対の不純物拡散層８が形成する
ことができる。

【０１４７】同時に、２回目のイオン注入による高濃度
の不純物を、上述の熱処理によって多結晶シリコン膜７
内に拡散させて、高濃度の不純物が拡散されてなる引き
出し電極９を形成することができる。

【０１４８】この際、多結晶シリコン膜７の表面が平坦
化されているため、熱処理によって引き出し電極９内に
ほぼ均一に不純物を拡散させることが可能である。

【０１４９】従って、接合の浅い各不純物拡散層８が形
成されて、ホットキャリア及び短チャネル効果の発生が
抑止されるとともに、引き出し電極９をほぼ均一に低抵
抗に形成することができる。

【０１５０】（第５の実施形態）続いて、本発明の第５
の実施形態について説明する。ここでは、第１〜４の実
施形態と同様にＭＯＳトランジスタを製造する方法を例
示するが、第４の実施形態と比して引き出し電極をより
低抵抗にし、上層にシリサイド化された高融点金属膜を
形成した例を示す。図２１〜図２８は、第５の実施形態
のＭＯＳトランジスタの製造方法を工程順に示す概略断
面図である。なお、第１〜第４の実施形態のＭＯＳトラ
ンジスタの構成要素と同一の部位には同符号を付して説
明を省略する。

【０１５１】この第５の実施形態においては、第１の実
施形態と同様に、図２１（ａ）に示すように、先ずフィ
ールド酸化膜２を形成した後、ゲート酸化膜３を形成す
る。この場合でも、フィールド酸化膜２を形成する代わ
りに、いわゆるフィールドシールド素子分離法により酸
化膜内に導電膜が埋設されてなるフィールドシールド素
子分離構造を形成してもよい。

【０１５２】次に、図２１（ｂ）に示すように、ゲート
酸化膜３及びフィールド酸化膜２を覆うように、シリコ
ン半導体基板１の表面からのフィールド酸化膜２の高さ
よりも大きい所定膜厚となるようにＣＶＤ法によりｎ⁺
型の多結晶シリコン膜２１を堆積形成する。

【０１５３】次に、図２２（ａ）に示すように、多結晶
シリコン膜２１に表面研磨、ここでは化学機械研磨（Ｃ
ＭＰ）を施して表面を平坦化する。ここでは、図示のよ
うに、フィールド酸化膜２の上に所定膜厚の多結晶シリ
コン膜２１を残した状態で平坦化する。

【０１５４】次に、図２２（ｂ）に示すように、平坦化
された多結晶シリコン膜２１の表面にＣＶＤ法によりシ
リコン酸化膜２２を堆積形成する。

【０１５５】次に、図２３（ａ）に示すように、シリコ
ン酸化膜２２及び多結晶シリコン膜２１をフォトリソグ
ラフィー及びそれに続くドライエッチング等によりパタ
ーニングし、素子形成領域上及びフィールド酸化膜２上
にそれぞれシリコン酸化膜２２からなるキャップ絶縁膜
５の上面が略同一平面内にある、すなわち前記上面の高
さが略等しい多結晶シリコン２１からなるゲート電極
（ゲート配線）４を所定形状に形成する。

【０１５６】次に、素子形成領域上及びフィールド酸化
膜２上の各ゲート電極（ゲート配線）４及びキャップ絶
縁膜５を覆うようにＣＶＤ法により全面にシリコン酸化
膜６を堆積形成し、続いてシリコン酸化膜６の全面をＲ
ＩＥ等により異方性ドライエッチングして、素子形成領
域におけるゲート電極４間のゲート酸化膜３を除去する
とともに各ゲート電極４及びキャップ絶縁膜５の側壁に
シリコン酸化膜６を残して側壁保護膜６を形成する。

【０１５７】次に、図２３（ｂ）に示すように、ＣＶＤ
法により、フィールド酸化膜２上を含むシリコン半導体
基板１の全面にノンドープの多結晶シリコン膜７を膜厚
２５０ｎｍ程度に形成する。

【０１５８】次に、今度は多結晶シリコン膜７にゲート
電極４のキャップ絶縁膜５をストッパーとして用い、キ
ャップ絶縁膜５が露出するまで表面研磨、ここでは化学
機械研磨（ＣＭＰ）を施して表面を平坦化する。このと
き、隣接するゲート電極４のキャップ絶縁膜５間で多結
晶シリコン膜７が分断される。

【０１５９】次に、図２４（ａ）に示すように、１回目
のイオン注入として、多結晶シリコン膜７にｎ型の不純
物、例えばリン（Ｐ）をイオン注入する。ここでは、多
結晶シリコン膜７のシリコン半導体基板１との界面近傍
に濃度ピークをもち、多結晶シリコン膜７の膜厚の下部
１／３程度の範囲に不純物が存するように、加速エネル
ギーを１６０（ｋｅＶ）程度、ドーズ量を１×１０¹²〜
１×１０¹⁴（１／ｃｍ²）程度の低濃度、ここでは５×
１０¹³（１／ｃｍ²）程度としてイオン注入する。ここ
で、多結晶シリコン膜７のシリコン半導体基板１との界
面を非ダメージ状態、即ち非晶質化しない状態にする。

【０１６０】次に、図２４（ｂ）に示すように、２回目
のイオン注入として、多結晶シリコン膜７にｎ型の不純
物、例えばリン（Ｐ）をイオン注入する。ここでは、多
結晶シリコン膜７の厚さの略中央に濃度ピークをもち、
多結晶シリコン膜７の膜厚の１／３程度の範囲に不純物
が存するように、加速エネルギーを１００（ｋｅＶ）程
度、ドーズ量を１×１０¹⁴（１／ｃｍ²）程度の中濃
度、ここでは２×１０¹⁴（１／ｃｍ²）程度としてイオ
ン注入する。

【０１６１】次に、図２５（ａ）に示すように、３回目
のイオン注入として、多結晶シリコン膜７にｎ型の不純
物、例えばリン（Ｐ）をイオン注入する。ここでは、多
結晶シリコン膜７の上面近傍に濃度ピークをもち、多結
晶シリコン膜７の膜厚の上部１／３程度の範囲に不純物
が存するように、加速エネルギーを３０（ｋｅＶ）程
度、ドーズ量を１×１０¹⁵〜１×１０¹⁶（１／ｃｍ²）
程度の高濃度、ここでは２×１０¹⁵（１／ｃｍ²）程度
としてイオン注入する。

【０１６２】次に、図２５（ｂ）に示すように、６００
℃以上（ここでは８５０℃程度）で３０分間、シリコン
半導体基板１に熱処理を施す。このとき、１回目のイオ
ン注入による比較的低濃度の不純物分布がシリコン半導
体基板１内に拡散して、低濃度の浅い接合をもつソース
／ドレイン領域となる一対の不純物拡散層８が形成され
る。

【０１６３】ここで、前述したように、ドーズ量を１×
１０¹²〜１×１０¹⁴（１／ｃｍ²）程度の範囲に設定
し、多結晶シリコン膜７の膜厚の下部１／３程度の範囲
に不純物が存するように１回目のイオン注入を行うこと
によって、不純物拡散層８を狙いどうりに低濃度の浅い
接合として形成することができる。また、拡散係数の小
さいリンをイオン注入するので、浅い接合の形成により
効果的である。

【０１６４】他方、２回目及び３回目のイオン注入によ
る比較的高濃度の不純物分布は、上述の熱処理によって
分断された各多結晶シリコン膜７内に拡散して、高濃度
の不純物が拡散されてなる引き出し電極９が形成され
る。ここで、各多結晶シリコン膜７は表面が平坦化され
ているので、引き出し電極９内にほぼ均一に不純物が分
布することになる。また、多結晶シリコン膜７の膜厚が
大きい場合であっても、多結晶シリコン膜７の膜厚の中
央を狙って２回目のイオン注入を行っているため、引き
出し電極９の厚みの中央近傍における不純物濃度の低下
を抑え、低抵抗化を図ることができる。なお、上述した
ように２回目のイオン注入を多結晶シリコン膜７の厚み
の略中央に不純物が分布するように行うことにより、引
き続く熱処理を行っても、低濃度の浅い接合をもつ各不
純物拡散層８の形成を阻害することはない。

【０１６５】また、多結晶シリコン膜７の膜厚がさらに
大きい場合は、多段階にイオン注入を行ってもよい。多
段階にイオン注入を行う場合には、注入される不純物の
存する範囲が多結晶シリコン膜７の下層から上層となる
につれ、注入される不純物濃度が高濃度となるように段
階的にイオン注入を行えば、低濃度の浅い接合をもつ各
不純物拡散層８の形成を阻害することはない。

【０１６６】さらに、前述したように、３回目のイオン
注入のドーズ量を１×１０¹⁵〜１×１０¹⁶（１／ｃ
ｍ²）程度の範囲に設定し、多結晶シリコン膜７の膜厚
の上部１／３程度の範囲に不純物が存するようにイオン
注入することによって、各不純物拡散層８の形成を阻害
することなく、引き出し電極９の不純物濃度を高濃度に
保つことができる。

【０１６７】なお、第４の実施形態と同様にこれらの３
回のイオン注入に際して、砒素（Ａｓ）をイオン注入し
てもよい。

【０１６８】従って、接合の浅い各不純物拡散層８が形
成されて、ホットキャリア及び短チャネル効果の発生が
抑止されるとともに、これら不純物拡散層８を低抵抗に
形成されることになる。

【０１６９】引き出し電極９の形成後、図２５（ｂ）に
示すように、スパッタ法によりシリコン半導体基板１上
の全面にチタン（Ｔｉ）膜１８を形成する。そして、熱
処理を施すことによって、チタン膜１８の引き出し電極
９との接合面をシリサイド化してチタンシリサイド（Ｔ
ｉＳｉ₂）１９を形成する。

【０１７０】ここで、前述した３回目のイオン注入によ
って、多結晶シリコン膜７の表面近傍に高濃度の不純物
がイオン注入され、熱処理によって拡散されて引き出し
電極９が形成されているためシリサイド形成の際の熱処
理によって、引き出し電極９からチタン膜１８側へ不純
物が拡散したとしても、引き出し電極９とチタンシリサ
イド１９との界面における電気的抵抗を最小限に抑える
ことが可能となる。

【０１７１】次に、図２６（ａ）に示すように、フォト
リソグラフィ及びこれに続くドライエッチングにより、
引き出し電極９の上層以外のシリサイド化されていない
チタン膜１８を除去し、第４の実施形態と同様に不純物
拡散層８上で引き出し電極９を所定の形状にパターニン
グする。

【０１７２】次に、図２６（ｂ）に示すように、シリコ
ン半導体基板１上の全面にＣＶＤ法によりＢＰＳＧ膜２
０を形成した後、リフローすることにより表面を平坦化
する。そして、図２７（ａ）に示すように、引き出し電
極９を露出させる開孔部２３をＢＰＳＧ膜２０に形成す
る。

【０１７３】そして、図２７（ｂ）に示すように、スパ
ッタ法により全面にアルミニウム配線層２４を形成した
後所定のパターンに加工して、更なる後工程を経て、図
２８に示すようなＭＯＳトランジスタを完成させる。

【０１７４】以上示したように第５の実施形態では、多
結晶シリコン膜７を形成後、キャップ絶縁膜５をストッ
パーとして化学機械研磨（ＣＭＰ）法により研磨して表
面を平坦化する。

【０１７５】そして、１回目のイオン注入として多結晶
シリコン膜７の下面近傍に濃度ピークをもち、多結晶シ
リコン膜７の膜厚の下部１／３程度の範囲に不純物が存
するように低濃度の不純物をイオン注入する。

【０１７６】その後、２回目のイオン注入として多結晶
シリコン膜７の厚さの略中央に濃度ピークをもち、多結
晶シリコン膜７の膜厚の１／３程度の範囲に不純物が存
するように中濃度の不純物をイオン注入する。

【０１７７】さらに、３回目のイオン注入として、多結
晶シリコン膜７の上面近傍に濃度ピークをもち、多結晶
シリコン膜７の膜厚の上部１／３程度の範囲に不純物が
存するように高濃度の不純物をイオン注入する。

【０１７８】そして、熱処理を行うことによって、１回
目のイオン注入による低濃度の不純物をシリコン半導体
基板１内に拡散させて、低濃度の浅い接合をもつソース
／ドレイン領域となる一対の不純物拡散層８が形成する
ことができる。

【０１７９】同時に、２回目、３回目のイオン注入によ
る中、高濃度の不純物を、上述の熱処理によって多結晶
シリコン膜７内に拡散させて、高濃度の不純物が拡散さ
れてなる引き出し電極９を形成することができる。

【０１８０】この際、多結晶シリコン膜７の表面が平坦
化されているため、熱処理によって引き出し電極９内に
ほぼ均一に不純物を拡散させることができる。また、多
結晶シリコン膜７の膜厚の中央を狙って２回目のイオン
注入を行っているため、引き出し電極９の膜厚が大きい
場合であっても、引き出し電極９の厚みの中央近傍にお
ける不純物濃度の低下を抑え、低抵抗化を図ることがで
きる。

【０１８１】従って、接合の浅い各不純物拡散層８が形
成されて、ホットキャリア及び短チャネル効果の発生が
抑止されるとともに、引き出し電極９をほぼ均一に低抵
抗に形成することができる。

【０１８２】なお、本発明の半導体装置においては、第
１〜第５の実施形態に用いたシリコン半導体基板１の代
わりに、酸化物基板上にシリコン基板が設けられてな
る、所謂ＳＯＩ構造の基板を用いてもよい。ここで、Ｓ
ＯＩ基板としては、貼り合わせ型のものでも所謂ＳＩＭ
ＯＸ型のものでもよい。

【０１８３】

【発明の効果】本発明によれば、半導体装置の不純物拡
散層をその接合深さを浅く形成し、ホットキャリアの発
生や短チャネル効果が抑止されるとともに、当該不純物
拡散層を低抵抗に形成することが可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態におけるＭＯＳトラン
ジスタの製造方法を工程順に示す概略断面図である。

【図２】本発明の第１の実施形態におけるＭＯＳトラン
ジスタの製造方法を工程順に示す概略断面図である。

【図３】本発明の第１の実施形態におけるＭＯＳトラン
ジスタの製造方法を工程順に示す概略断面図である。

【図４】本発明の第１の実施形態におけるＭＯＳトラン
ジスタの引き出し電極及びシリコン半導体基板の不純物
濃度と表面からの深さの関係を示す特性図である。

【図５】本発明の第２の実施形態におけるＭＯＳトラン
ジスタの製造方法を工程順に示す概略断面図である。

【図６】本発明の第２の実施形態におけるＭＯＳトラン
ジスタの製造方法を工程順に示す概略断面図である。

【図７】本発明の第２の実施形態におけるＭＯＳトラン
ジスタの製造方法を工程順に示す概略断面図である。

【図８】本発明の第２の実施形態におけるＭＯＳトラン
ジスタの製造方法を工程順に示す概略断面図である。

【図９】本発明の第２の実施形態におけるＭＯＳトラン
ジスタの引き出し電極及びシリコン半導体基板の不純物
濃度と表面からの深さの関係を示す特性図である。

【図１０】本発明の第３の実施形態におけるＭＯＳトラ
ンジスタの製造方法を工程順に示す概略断面図である。

【図１１】本発明の第３の実施形態におけるＭＯＳトラ
ンジスタの製造方法を工程順に示す概略断面図である。

【図１２】本発明の第３の実施形態におけるＭＯＳトラ
ンジスタの製造方法を工程順に示す概略断面図である。

【図１３】本発明の第３の実施形態におけるＭＯＳトラ
ンジスタの製造方法を工程順に示す概略断面図である。

【図１４】本発明の第３の実施形態におけるＭＯＳトラ
ンジスタの製造方法を工程順に示す概略断面図である。

【図１５】本発明の第３の実施形態におけるＭＯＳトラ
ンジスタの製造方法を工程順に示す概略断面図である。

【図１６】本発明の第４の実施形態におけるＭＯＳトラ
ンジスタの製造方法を工程順に示す概略断面図である。

【図１７】本発明の第４の実施形態におけるＭＯＳトラ
ンジスタの製造方法を工程順に示す概略断面図である。

【図１８】本発明の第４の実施形態におけるＭＯＳトラ
ンジスタの製造方法を工程順に示す概略断面図である。

【図１９】本発明の第４の実施形態におけるＭＯＳトラ
ンジスタの製造方法を工程順に示す概略断面図である。

【図２０】本発明の第４の実施形態におけるＭＯＳトラ
ンジスタを示す概略平面図である。

【図２１】本発明の第５の実施形態におけるＭＯＳトラ
ンジスタの製造方法を工程順に示す概略断面図である。

【図２２】本発明の第５の実施形態におけるＭＯＳトラ
ンジスタの製造方法を工程順に示す概略断面図である。

【図２３】本発明の第５の実施形態におけるＭＯＳトラ
ンジスタの製造方法を工程順に示す概略断面図である。

【図２４】本発明の第５の実施形態におけるＭＯＳトラ
ンジスタの製造方法を工程順に示す概略断面図である。

【図２５】本発明の第５の実施形態におけるＭＯＳトラ
ンジスタの製造方法を工程順に示す概略断面図である。

【図２６】本発明の第５の実施形態におけるＭＯＳトラ
ンジスタの製造方法を工程順に示す概略断面図である。

【図２７】本発明の第５の実施形態におけるＭＯＳトラ
ンジスタの製造方法を工程順に示す概略断面図である。

【図２８】本発明の第５の実施形態におけるＭＯＳトラ
ンジスタの製造方法を工程順に示す概略断面図である。

【符号の説明】

１ｐ型シリコン半導体基板２フィ−ルド酸化膜３ゲート酸化膜４ゲート電極５キャップ酸化膜６側壁保護膜７，２１多結晶シリコン膜８，１１，１６不純物拡散層９引き出し電極１０ＬＤＤ領域１２，２２シリコン酸化膜１３タングステン膜１４アルミニウム配線層１５，２３開孔部１７タングステンシリサイド１８チタン膜１９チタンシリサイド２０ＢＰＳＧ膜３１，３２不純物濃度屈曲点

Claims

【特許請求の範囲】

【請求項１】不純物拡散層が形成された半導体基板上
において、前記不純物拡散層と接続されてなる配線膜を
有する半導体装置であって、不純物を含有した前記配線膜を有し、前記配線膜中の前記不純物拡散層との界面よりも上層
に、前記配線膜の全領域の前記不純物の拡散プロファイ
ルにおいて不純物濃度屈曲点を少なくとも２つ有し、前記不純物濃度屈曲点は前記配線膜の膜厚の下部１／３
程度の範囲と前記配線膜の膜厚の上部１／３程度の範囲
に存することを特徴とする半導体装置。
【請求項２】少なくとも２つの前記不純物濃度屈曲点
が不純物濃度の極大値であることを特徴とする請求項１
に記載の半導体装置。
【請求項３】前記不純物濃度屈曲点を、少なくとも３
つ有し、この内、２つは極大値であり、前記２つの極大値の間に
極小値を有することを特徴とする請求項１又は２に記載
の半導体装置。
【請求項４】前記配線膜がシリコン膜であることを特
徴とする請求項１〜３のいずれか１項に記載の半導体装
置。
【請求項５】半導体基板上で画定された素子形成領域
において絶縁膜内に埋設形成されてなる第１の導電膜
と、この第１の導電膜の両側における前記半導体基板の
表面領域に形成されてなる一対の不純物拡散層とを備え
る半導体装置であって、前記第１の導電膜の両側における前記半導体基板上で前
記各不純物拡散層と接続されるように各々分断されると
ともに、不純物が導入されてなる第２の導電膜を有し、前記第２の導電膜の全領域の前記不純物の拡散プロファ
イルにおいて、不純物濃度屈曲点を少なくとも２つ有す
ることを特徴とする半導体装置。
【請求項６】前記第２の導電膜は、その前記半導体基
板との界面が非ダメージ化されたものであることを特徴
とする請求項５に記載の半導体装置。
【請求項７】前記不純物拡散層は、浅接合の拡散層と
一部重なるように形成されたものであることを特徴とす
る請求項５又は６に記載の半導体装置。
【請求項８】前記半導体基板上で前記素子形成領域を
画定する素子分離構造を有するとともに、前記第１の導電膜を覆う絶縁膜が形成されており、前記第２の導電膜は、隣接する前記第１の導電膜を覆う
前記絶縁膜間に埋設されていることを特徴とする請求項
５〜７のいずれか１項に記載の半導体装置。
【請求項９】前記第２の導電膜はシリコン膜であるこ
とを特徴とする請求項５〜８のいずれか１項に記載の半
導体装置。
【請求項１０】前記第２の導電膜は、シリコン膜で形
成され、高濃度と低濃度の不純物が導入されてなること
を特徴とする請求項５〜９のいずれか１項に記載の半導
体装置。
【請求項１１】不純物拡散層が形成された半導体基板
上において、前記不純物拡散層と接続されてなる配線膜
を有する半導体装置であって、不純物を含有した前記配線膜を有し、前記配線膜中の前記不純物拡散層との界面よりも上層
に、前記配線膜の全領域の前記不純物の拡散プロファイ
ルにおいて不純物濃度屈曲点を少なくとも１つ有し、前記不純物濃度屈曲点は前記配線膜の膜厚の下部１／３
程度の範囲に存することを特徴とする半導体装置。
【請求項１２】前記不純物濃度屈曲点とは別の前記不
純物濃度屈曲点が前記配線膜の膜厚の上部１／３程度の
範囲に存することを特徴とする請求項１１に記載の半導
体装置。
【請求項１３】前記配線膜の表層に、シリサイド膜が
形成されており、前記別の不純物濃度屈曲点は高濃度の不純物が導入され
てなることを特徴とする請求項１２に記載の半導体装
置。
【請求項１４】不純物拡散層が形成された半導体基板
上において、前記不純物拡散層と接続されてなる配線膜
を有する半導体装置であって、前記半導体装置は、不純物を含有した前記配線膜を有し、前記配線膜の全領域の前記不純物の拡散プロファイルに
おいて不純物濃度屈曲点を少なくとも２つ有することを
特徴とする半導体装置。
【請求項１５】前記配線膜は、その前記不純物拡散層
との界面が非ダメージ化されたものであることを特徴と
する請求項１４に記載の半導体装置。
【請求項１６】前記配線膜は、シリコン膜で形成さ
れ、高濃度と低濃度の不純物が導入されてなることを特
徴とする請求項１４又は１５に記載の半導体装置。
【請求項１７】前記不純物濃度屈曲点を少なくとも３
つ以上有することを特徴とする請求項１４〜１６のいず
れか１項に記載の半導体装置。
【請求項１８】不純物拡散層が形成された半導体基板
上において、前記不純物拡散層と接続されてなる配線膜
を有する半導体装置であって、不純物を含有した前記配線膜を有し、前記配線膜中の前記不純物拡散層との界面よりも上層
に、前記配線膜の全領域の前記不純物の拡散プロファイ
ルにおいて不純物濃度屈曲点を少なくとも１つ有し、前記不純物濃度屈曲点は前記配線膜の膜厚の上部１／３
程度の範囲に存し、前記配線膜の表層にシリサイド膜が形成されてなること
を特徴とする半導体装置。
【請求項１９】不純物拡散層が形成された半導体基板
上において、前記不純物拡散層と接続されてなる配線膜
を有する半導体装置であって、前記半導体装置は、不純物を含有した前記配線膜を有し、前記配線膜の全領域の前記不純物の拡散プロファイルに
おいて異なるｎ個（ｎは正の整数，ｎ≧２）の不純物濃
度屈曲点を有し、前記不純物濃度屈曲点のそれぞれが、前記配線膜の膜厚
の１／ｎ程度の異なる範囲に存することを特徴とする半
導体装置。
【請求項２０】前記不純物濃度屈曲点は、それぞれの
不純物濃度が前記配線膜の厚み方向に段階的に変化する
ように形成されていることを特徴とする請求項１９に記
載の半導体装置。
【請求項２１】前記不純物濃度屈曲点は、それぞれの
不純物濃度が前記配線膜の厚み方向に段階的に変化する
ように形成され、前記不純物濃度は、前記不純物拡散層から離れるにつれ
て高濃度となるように形成されていることを特徴とする
請求項１９に記載の半導体装置。
【請求項２２】前記不純物濃度屈曲点が不純物濃度ピ
ーク値であることを特徴とする請求項１４〜２１のいず
れか１項に記載の半導体装置。
【請求項２３】少なくとも２つの前記不純物濃度屈曲
点が、不純物濃度の極大値であることを特徴とする請求
項１４〜１７及び１９〜２２のいずれか１項に記載の半
導体装置。
【請求項２４】前記不純物濃度屈曲点を少なくとも３
つ有し、この内、２つは極大値であり、前記２つの極大値の間に
極小値を有することを特徴とする請求項１４〜１７及び
１９〜２３のいずれか１項に記載の半導体装置。
【請求項２５】前記配線膜はシリコン膜であることを
特徴とする請求項１１〜２４のいずれか１項に記載の半
導体装置。
【請求項２６】導電性となり得る薄膜を有する半導体
装置であって、前記半導体装置は、前記薄膜の上端面又は下端面近傍に不純物濃度ピークを
有し、前記不純物濃度ピークが形成された領域に近い端面と接
続されてなる導電膜を有することを特徴とする半導体装
置。
【請求項２７】前記薄膜はシリコン膜であることを特
徴とする請求項２６に記載の半導体装置。
【請求項２８】前記薄膜はシリコン膜で形成され、前
記導電膜はシリサイド膜であることを特徴とする請求項
２６又は２７に記載の半導体装置。
【請求項２９】前記薄膜はシリコン膜で形成され、前
記導電膜は半導体基板上に形成された不純物拡散層であ
ることを特徴とする請求項２６〜２８のいずれか１項に
記載の半導体装置。
【請求項３０】半導体基板上で画定された素子形成領
域に第１の絶縁膜、第１の導電膜及び第２の絶縁膜を順
次形成し、これらをパターニングする第１の工程と、少なくとも前記第１の導電膜の側面に第３の絶縁膜を形
成する第２の工程と、前記第２及び第３の絶縁膜を覆うように前記半導体基板
上にシリコン膜を形成する第３の工程と、前記シリコン膜内の下面近傍に濃度ピークが形成される
ように、当該シリコン膜内に前記半導体基板と反対導電
型の第１の不純物を導入する第４の工程と、前記シリコン膜内の上面近傍に濃度ピークが形成される
ように、当該シリコン膜内に前記半導体基板と反対導電
型の第２の不純物を導入する第５の工程と、少なくとも前記第２の絶縁膜上で前記シリコン膜を分断
する第６の工程と、前記半導体基板に熱処理を施して、前記第１の不純物を
前記半導体基板内に拡散させて浅接合をもつ一対の不純
物拡散層を形成するとともに、前記第１及び第２の不純
物を前記シリコン膜内に拡散させて第２の導電膜を形成
する第７の工程とを有することを特徴とする半導体装置
の製造方法。
【請求項３１】前記第４の工程において、前記シリコ
ン膜の膜厚の下部１／３程度の範囲に不純物が存するよ
うに前記第１の不純物を導入するとともに、前記第５の工程において、前記シリコン膜の膜厚の上部
１／３程度の範囲に前記第２の不純物が存するように前
記第２の不純物を導入することを特徴とする請求項３０
に記載の半導体装置の製造方法。
【請求項３２】前記第１の工程の後、前記第２の工程
の前に、前記第２の絶縁膜をマスクとして前記第１の導
電膜の両側の前記半導体基板の表面領域に不純物を導入
する第８の工程を更に有し、前記第７の工程において、前記不純物拡散層を、前記第
８の工程の不純物導入により形成される浅接合の拡散層
と一部重なるように形成することを特徴とする請求項３
０又は３１に記載の半導体装置の製造方法。
【請求項３３】半導体基板上にゲート及び一対の不純
物拡散層を有するトランジスタを備えた半導体装置の製
造方法であって、前記ゲートを絶縁膜で覆う第１の工程と、前記不純物拡散層の引き出し電極の一部を構成するシリ
コン膜を前記絶縁膜の上部まで覆うように形成する第２
の工程と、前記シリコン膜を前記絶縁膜の上部が露出するまで研磨
する第３の工程と、前記シリコン膜内の下面近傍に濃度ピークが形成される
ように、当該シリコン膜内に前記半導体基板と反対導電
型の第１の不純物を導入する第４の工程と、前記シリコン膜内の上面近傍に濃度ピークが形成される
ように、当該シリコン膜内に前記半導体基板と反対導電
型の第２の不純物を導入する第５の工程と、前記半導体基板に熱処理を施して、前記第１の不純物を
前記半導体基板内に拡散させて浅接合をもつ一対の不純
物拡散層を形成するとともに、前記第１及び第２の不純
物を前記シリコン膜内に拡散させて前記引き出し電極を
形成する第６の工程とを有することを特徴とする半導体
装置の製造方法。
【請求項３４】前記第４の工程と前記第５の工程の間
に、前記シリコン膜の膜厚の中央近傍に濃度ピークが形
成されるように、当該シリコン膜内に前記半導体基板と
反対導電型の第３の不純物を導入する第７の工程を更に
有することを特徴とする請求項３３に記載の半導体装置
の製造方法。
【請求項３５】前記第１の工程の後、前記第２の工程
の前に、前記絶縁膜をマスクとして前記ゲートの両側の
前記半導体基板の表面領域に不純物を導入する第８の工
程を更に有し、前記第６の工程において、前記不純物拡散層を、前記第
８の工程の不純物導入により形成される浅接合の拡散層
と一部重なるように形成することを特徴とする請求項３
３又は３４に記載の半導体装置の製造方法。
【請求項３６】導電性となり得る薄膜を形成する第１
の工程と、前記薄膜の上面近傍に不純物を導入する第２の工程と、前記薄膜上に高融点金属膜を形成する第３の工程と、前記薄膜及び前記高融点金属膜に熱処理を施して、前記
薄膜と前記高融点金属膜を反応させる第４の工程とを有
することを特徴とする半導体装置の製造方法。
【請求項３７】前記第１の工程において、前記薄膜は
シリコン膜により形成することを特徴とする請求項３６
に記載の半導体装置の製造方法。
【請求項３８】前記第１の工程において、前記薄膜は
シリコン膜により形成し、前記第４の工程における熱処理によって、前記高融点金
属膜をシリサイド化することを特徴とする請求項３６に
記載の半導体装置の製造方法。
【請求項３９】半導体基板上で画定された素子形成領
域に第１の絶縁膜、第１の導電膜及び第２の絶縁膜を順
次形成し、これらをパターニングする第１の工程と、少なくとも前記第１の導電膜の側面に第３の絶縁膜を形
成する第２の工程と、前記第２及び第３の絶縁膜を覆うように前記半導体基板
上にシリコン膜を形成する第３の工程と、前記シリコン膜内の下面近傍に濃度ピークが形成される
ように、当該シリコン膜内に前記半導体基板と反対導電
型の第１の不純物を導入する第４の工程と、前記シリコン膜内の上面近傍に濃度ピークが形成される
ように、当該シリコン膜内に前記半導体基板と反対導電
型の第２の不純物を導入する第５の工程と、少なくとも前記第２の絶縁膜上で前記シリコン膜を分断
する第６の工程と、少なくとも前記シリコン膜の一部を覆うように高融点金
属膜を形成する第７の工程と、前記半導体基板に熱処理を施して、前記第１の不純物を
前記半導体基板内に拡散させて浅接合をもつ一対の不純
物拡散層を形成するとともに前記第１及び第２の不純物
を前記シリコン膜内に拡散させて第２の導電膜を形成
し、前記高融点金属膜をシリサイド化する第８の工程と
を有することを特徴とする半導体装置の製造方法。
【請求項４０】前記第４の工程において、前記シリコ
ン膜の膜厚の下部１／３程度の範囲に不純物が存するよ
うに前記第１の不純物を導入するとともに、前記第５の工程において、前記シリコン膜の膜厚の上部
１／３程度の範囲に前記第２の不純物が存するように前
記第２の不純物を導入することを特徴とする請求項３３
〜３５及び３９のいずれか１項に記載の半導体装置の製
造方法。
【請求項４１】前記第１の工程の後、前記第２の工程
の前に、前記第２の絶縁膜をマスクとして前記第１の導
電膜の両側の前記半導体基板の表面領域に不純物を導入
する第９の工程を更に有し、前記第８の工程において、前記不純物拡散層を、前記第
９の工程の不純物導入により形成される浅接合の拡散層
と一部重なるように形成することを特徴とする請求項３
９又は４０に記載の半導体装置の製造方法。
【請求項４２】前記シリコン膜の前記半導体基板との
界面を非ダメージ状態とすることを特徴とする請求項３
０〜３５及び３９〜４１のいずれか１項に記載の半導体
装置の製造方法。
【請求項４３】前記第４の工程においては前記シリコ
ン膜に低濃度の第１の不純物を導入し、前記第５の工程
においては前記シリコン膜に前記第１の不純物に比して
高濃度の第２の不純物を導入することを特徴とする請求
項３０〜３５及び３９〜４２のいずれか１項に記載の半
導体装置の製造方法。
【請求項４４】前記第４の工程において導入する不純
物はリンであって、ドーズ量を１×１０¹²〜１×１０¹⁴
／ｃｍ²とし、前記第５の工程において導入する不純物はリンであっ
て、ドーズ量を１×１０¹⁵〜１×１０¹⁶／ｃｍ²とする
ことを特徴とする請求項３０〜３５及び３９〜４３のい
ずれか１項に記載の半導体装置の製造方法。