KR101128699B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 게이트 산화막과 채널이 형성된 기판 간의 계면에 형성되는 계면 포획전하에 따라 소자의 문턱전압이 변하는 현상을 방지하여 소자 특성을 개선시킬 수 있는 반도체 소자의 제조방법을 제공하기 위한 것으로, 본 발명에서는 웰 영역이 형성된 반도체 기판을 제공하는 단계와, 상기 웰 영역 중 채널 영역이 형성될 영역에 게르마늄과 불소 이온을 주입시키는 단계와, 상기 게르마늄과 상기 불소 이온이 주입된 상기 기판 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 도전막을 증착하는 단계와, 상기 도전막 및 상기 게이트 절연막을 식각하여 상기 기판 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 양측으로 노출된 상기 웰 영역 내에 소오스/드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
MOSFET, 채널, 게이트 산화막, 이온주입.
Description
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위해 도시된 공정단면도.
도 2a 내지 도 2f는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시된 공정단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
110 : 반도체 기판 111 : 소자 분리막
112 : 웰 이온주입 공정 113 : 웰 영역
114 : GeF2 이온주입 공정 115 : 게이트 절연막
116 : 게이트 도전막 117 : 게이트 전극
118 : 불순물 이온주입 공정 119 : LDD 접합영역
120 : Halo 접합영역 121 : 저농도 접합영역
122 : 제1 스페이서 123 : 제2 스페이서
124 : 소오스/드레인 이온주입 공정 125 : 고농도 접합영역
126 : 소오스/드레인 영역 127 : 금속 실리사이드층
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 서피스 채널(surface channel) 동작을 적용하는 모스 전계효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor)의 제조방법에 관한 것이다.
현재, 논리소자는 고집적, 소비 전력 감소, 고성능(high performance) 구현 등을 위해 구동전압을 낮추어 가고 있는 추세이다. 이로 인해, 게이트 산화막 두께를 낮추고, 단채널 효과(short channel effect) 등을 개선하기 위해 베리드 채널(burried channel) 동작에서 서피스 채널(surface channel) 동작으로 변경 적용하고 있다. 참고로, 베리드 채널이란 별도의 이온주입 공정을 통해 이온이 주입되어 형성된 채널을 말한다. 그리고, 서피스 채널이란 이온주입 공정을 통해 이온을 주입하는 것이 아니라, 게이트 전극에 인가되는 전압을 통해 형성된 채널을 말한다.
이하에서는, 도 1a 내지 도 1d를 참조하여 종래기술에 따라 서피스 채널 동작을 구현하기 위한 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)의 제조방법을 설명하기로 한다.
우선, 도 1a에 도시된 바와 같이, 소자분리막(11)이 형성된 반도체 기판(10) 에 마스크 공정 및 웰 이온주입 공정(12)을 실시하여 웰 영역(13)을 형성한다.
이어서, 도 1b에 도시된 바와 같이, 웰 영역(13) 상의 소정 영역에 게이트 전극(16)을 형성한다. 이때, 게이트 전극(16)은 게이트 산화막(14) 및 폴리 실리콘막(15)으로 이루어진다.
이어서, 게이트 전극(16)을 마스크로 이용한 저농도의 불순물 이온주입 공정(17)으로 LDD(Lightly Doped Darin) 이온주입 공정 및 할로(Halo) 이온주입 공정을 실시하여 게이트 전극(16)의 양측으로 노출된 웰 영역(13)에 저농도 접합영역(20)을 형성한다. 이때, 저농도 접합영역(20)은 할로 접합영역(19)이 LDD 접합영역(18)을 감싸도록 형성한다.
이어서, 도 1c에 도시된 바와 같이, 게이트 전극(16)의 양측벽에 절연막으로 이루어진 제1 스페이서(21)를 형성한 후, 제1 스페이서(21)의 양측벽에도 절연막으로 이루어진 제2 스페이서(22)를 형성한다.
이어서, 제2 스페이서(22)를 마스크로 이용한 고농도의 소오스/드레인 이온주입 공정(23)을 실시하여 제2 스페이서(22)의 양측으로 노출된 웰 영역(13)에 고농도 접합영역(24)을 형성한다. 이로써, 반도체 소자의 소오스/드레인 영역(25)이 형성된다.
이어서, 도 1d에 도시된 바와 같이, 살리사이드(SALICIDE : Self Align siLICIDE) 공정을 실시하여 실리콘(Si)이 노출된 영역, 즉 소오스/드레인 영역(25)의 상부와 게이트 전극(16)의 상부에 금속 실리사이드층(26)을 형성한다.
일반적으로 종래와 같이 소자 구동시 게이트 산화막 하부의 기판에 채널이 형성되는 서피스 채널 동작을 적용하는 반도체 소자의 경우에는, 게이트 산화막과 채널이 접해 있으므로 게이트 산화막의 상태에 따라 소자 특성이 크게 변화된다. 특히, 종래 기술에 따른 MOSFET은, 채널이 형성된 기판과 게이트 산화막 간의 계면에 계면 포획전하(interface trap charge)가 존재하는 경우, 소자 구동시 문턱전압이 변하여 소자 특성을 열화시키는 문제점이 있다. 또한, 소자가 점점 작아짐에 따라 계면 포획전하에 따른 문턱전압의 변화현상이 크게 관찰되므로 이에 대한 해결책이 시급한 상황이다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 게이트 산화막과 채널이 형성된 기판 간의 계면에 형성되는 계면 포획전하에 따라 소자의 문턱전압이 변하는 현상을 방지하여 소자 특성을 개선시킬 수 있는 반도체 소자의 제조방법을 제공하는데 있다.
상기에서 설명한 목적을 달성하기 위한 일측면에 따른 본 발명은, 웰 영역이 형성된 반도체 기판을 제공하는 단계와, 상기 웰 영역 중 채널 영역이 형성될 영역에 게르마늄과 불소 이온을 주입시키는 단계와, 상기 게르마늄과 상기 불소 이온이 주입된 상기 기판 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 도전막을 증착하는 단계와, 상기 도전막 및 상기 게이트 절연막을 식각하여 상기 기판 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 양측으로 노출 된 상기 웰 영역 내에 소오스/드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
실시예
도 2a 내지 도 2f는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위해 도시된 공정단면도이다. 여기서, 도 2a 내지 도 2f에 도시된 부호들 중 서로 동일한 부호는 동일한 기능을 수행하는 동일 요소이다.
먼저, 도 2a에 도시된 바와 같이, 소자분리막(111)이 형성된 반도체 기판(110)에 웰 이온주입 공정(112)을 실시하여 웰 영역(113)을 형성한다. 이때, 소자분리막(111)은 STI(Shallow Trench Isolation) 또는 LOCOS(LOCal Oxidation of Silicon) 공정을 실시하여 형성할 수 있는데, 여기서는 반도체 소자의 고집적화에 적합한 STI 공정을 실시하여 형성한다.
여기서, 웰 이온주입 공정(112)은 CMOSFET(Complementary MOSFET)을 형성하기 위해서 소정의 포토레지스트 패턴(미도시)을 이용하여 실시한다. 예컨대, CMOSFET의 PMOSFET을 형성하기 위해서는 NMOSFET이 형성될 영역 상에 포토레지스트 패턴을 형성한 후, 이를 통해 인(Phosphorus) 또는 아세닉(Arsenic) 이온을 주입하여 N 웰을 형성한다. 반면, CMOSFET의 NMOSFET을 형성하기 위해서는 PMOSFET이 형 성될 영역 상에 포토레지스트 패턴을 형성한 후, 이를 통해 보론(Boron)을 주입하여 P 웰을 형성한다.
이어서, 도 2b에 도시된 바와 같이, 반도체 기판(110) 전면에 GeF2 이온주입 공정(114)을 실시한다. 이때, GeF2 이온주입 공정(114)은 게르마늄(Germanium) 대비 불소(Fluorine) 이온의 비율을 1:2로 한 분자이온주입 공정으로 한번만 실시한다. 또한, GeF2 이온주입 공정(114)은 30 내지 200KeV의 에너지로 1.0E12 내지 5.0E14 atoms/㎠ 도즈의 GeF2 분자이온을 0 내지 60°의 경사각을 갖도록 주입하여 실시한다.
여기서, 게르마늄은 소자구동시 형성될 채널 부위에 반도체 기판(110)의 실리콘과의 결정격자 결합(Si-Ge bond)을 이루게 되므로, 채널 내 흐르는 캐리어의 유동성을 증가시켜 소자의 전류를 증가시킬 수 있도록 한다. 참고로, 채널 내 흐르는 캐리어의 유동성은 채널 부위의 결정격자의 변화에 좌우된다. 따라서, 개선된 소자 특성을 얻을 수 있다.
또한, 여기서 불소는 게이트 절연막(115; 도 2c 참조) 형성시 반도체 기판(110)과 게이트 절연막(115) 간의 계면에 불완전한 형태로 형성된 "Si-H" 본드(bond)의 "H"를 밀어내고 산소와 결합하거나, 불완전한 형태의 실리콘 댕글링 본드(Silicon Dangling Bond)와 결합하여 "Si-F" 본드를 형성함으로써, 소자 구동시 문턱 전압이 일정하게 유지되도록 한다. 참고로, "Si-F" 본드는 결합력이 매우 강하여 소자 구동시 문턱 전압에 영향을 미치지 않기 때문에 소자 특성을 개선시킬 수 있다.
이어서, 도면에 도시되지는 않았으나, 열공정(annealing)을 실시하여 GeF2가 주입된 반도체 기판(110)을 열처리한다. 이때, 열공정은 RTP(Rapid Thermal Processing) 또는 퍼니스(Furnace) 장비를 이용하여 100% 질소 분위기의 챔버 내에서 실시한다.
여기서, RTP 장비를 이용하는 경우에는 800 내지 1000℃의 온도에서 10 내지 30초동안 실시하는데, 이때 승온속도는 30 내지 50℃/sec이다. 한편, 퍼니스 장비를 이용하는 경우에는, 400 내지 600℃의 온도에서 2 내지 24시간동안 실시하거나, 700 내지 950℃의 온도에서 10 내지 30분동안 실시한다.
이어서, 도 2c에 도시된 바와 같이, 웰 영역(113) 상에 게이트 절연막(115) 및 게이트 도전막(116)을 형성한 후 식각공정을 실시하여 게이트 전극(117)을 형성한다. 이때, 게이트 절연막(115)은 게이트 산화막으로 산화공정을 실시하여 형성하고 도전막(116)은 도프트(doped) 폴리 실리콘막 또는 언도프트(undoped) 폴리 실리콘막으로 형성한다. 예컨대, 폴리 실리콘막은 SiH4 또는 SiH4와 PH3를 이용하여 LPCVD(Low Presure Chemical Vapor Depostion) 방식으로 증착하여 형성한다.
이어서, 도 2d에 도시된 바와 같이, 게이트 전극(117)을 마스크로 이용한 저농도의 불순물 이온주입 공정(118), 즉 LDD 이온주입 공정 및 할로 이온주입 공정을 실시하여 게이트 전극(117)의 양측으로 노출된 웰 영역(113)에 저농도 접합영역(121)을 형성한다. 이때, 저농도 접합영역(121)은 할로 접합영역(120)이 LDD 접합 영역(119)을 감싸는 구조로 형성한다.
여기서, LDD 이온주입 공정을 실시하는 이유는 핫 캐리어 발생을 방지하기 위함이다. 그리고, 할로 이온주입 공정을 실시하는 이유는 LDD 접합영역(119)의 형성으로 인해 채널 길이가 감소하여 문턱전압이 낮아지는 단채널 효과를 억제하기 위함이다.
여기서, 불순물 이온주입 공정(118)은 CMOSFET을 형성하기 위해서는 웰 이온주입 공정(112)과 마찬가지로 소정의 포토레지스트 패턴(미도시)을 이용하여 실시한다.
이어서, 도 2e에 도시된 바와 같이, 게이트 전극(117)이 형성된 전체 구조 상부의 단차를 따라 제1 절연막(미도시)을 증착한 후 건식식각공정을 실시하여 게이트 전극(117)의 양측벽에 제1 스페이서(122)를 형성한다.
이어서, 제1 스페이서(122)가 형성된 전체 구조 상부의 단차를 따라 제2 절연막(미도시)을 증착한 후 건식식각공정을 실시하여 제1 스페이서(122)의 양측벽에 제2 스페이서(123)를 형성한다.
이어서, 제2 스페이서(123)를 마스크로 이용한 고농도의 소오스/드레인 이온주입 공정(124) 및 열공정을 실시하여 제2 스페이서(123)의 양측으로 노출된 웰 영역(113) 내에 고농도 접합영역(125)을 형성한다. 이로써, 반도체 소자의 소오스/드레인 영역(126)이 형성된다. 참고로, 게이트 전극(117)을 이루는 도전막(116)이 언도프트 폴리 실리콘막인 경우에는 소오스/드레인 이온주입 공정(124)시 불순물을 도전막(116)에 동시 주입한다.
이어서, 도 2f에 도시된 바와 같이, 살리사이드 공정을 실시하여 실리콘이 노출된 영역, 즉 소오스/드레인 영역(126)의 상부와 게이트 전극(117)의 상부에 금속 실리콘층(127)을 형성한다. 이에 따라, 소오스/드레인 영역(126) 및 게이트 전극(117)과 후속공정을 통해 형성될 금속 배선 간의 접촉저항을 감소시킬 수 있다.
여기서, 살리사이드 공정은 코발트 또는 티타늄을 증착한 후 두차례에 걸친 열공정으로 이루어진다. 예컨대, 1차 열공정을 실시하여 소오스/드레인 영역(126) 및 게이트 전극(117)의 상부에서 모노(mono) 실리사이드층(CoSi)을 형성하고, 2차 열공정을 실시하여 최종적으로 CoSi2층을 형성한다.
즉, 본 발명의 바람직한 실시예에 따르면, 게이트 산화막을 형성시키기 전에 채널이 형성될 반도체 기판에 GeF2 이온주입 공정을 실시하여 게르마늄과 불소 이온을 동시에 주입한다.
여기서, 주입된 게르마늄은 소자구동시 형성될 채널 부위에 반도체 기판의 실리콘과의 결정격자 결합(Si-Ge bond)을 이루게 되므로, 채널 내 흐르는 캐리어의 유동성을 증가시켜 소자의 전류를 증가시킬 수 있다. 또한, 주입된 불소는 채널 부위에 "Si-F" 본드를 형성함으로써, 게이트 산화막과 채널이 형성된 기판 간의 계면에 형성되는 계면 포획전하에 따라 소자의 문턱전압이 변하는 현상을 방지할 수 있다. 따라서, 반도체 소자의 소자 특성을 개선시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여 야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 게이트 산화막을 형성시키기 전에 채널이 형성될 반도체 기판에 GeF2 이온주입 공정을 실시하여 게르마늄과 불소 이온을 동시에 주입한다. 이때 주입된 게르마늄에 채널 내 흐르는 캐리어의 유동성을 증가시켜 소자의 전류를 증가시킬 수 있다. 또한, 주입된 불소에 의해 게이트 산화막과 채널이 형성된 기판 간의 계면에 형성되는 계면 포획전하에 따라 소자의 문턱전압이 변하는 현상을 방지할 수 있다. 따라서, 반도체 소자의 소자 특성을 개선시킬 수 있다.
Claims (10)
- 웰 영역이 형성된 반도체 기판을 제공하는 단계;상기 반도체 기판에 형성된 상기 웰 영역 중 채널 영역이 형성될 영역에 게르마늄과 불소 이온을 주입시키는 단계;상기 게르마늄과 상기 불소 이온이 주입된 상기 반도체 기판 상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상에 도전막을 증착하는 단계;상기 도전막 및 상기 게이트 절연막을 식각하여 상기 반도체 기판상에 게이트 전극을 형성하는 단계; 및상기 게이트 전극의 양측으로 노출된 상기 웰 영역 내에 소오스/드레인 영역을 형성하는 단계;를 포함하며,상기 게르마늄과 상기 반도체 기판의 실리콘 사이에는 결정격자 결합(Si-Ge bond)이 이루어지며,상기 불소 이온은 상기 반도체 기판 및 상기 게이트 절연막 간의 계면에 Si-F 본드를 형성하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 게르마늄과 상기 불소 이온을 주입하는 공정은 상기 게르마늄 대비 상기 불소 이온의 비율을 1:2로하여 실시하는 반도체 소자의 제조방법.
- 제 1 항 또는 제 2 항에 있어서,상기 게르마늄과 상기 불소 이온을 주입하는 공정은 30 내지 200KeV의 에너지로 1.0E12 내지 5.0E14 atoms/㎠ 도즈량으로 실시하는 반도체 소자의 제조방법.
- 제 1 항 또는 제 2 항에 있어서,상기 게르마늄과 상기 불소 이온을 주입하는 공정은 1 내지 60°의 경사각을 갖도록 실시하는 반도체 소자의 제조방법.
- 제 1 항 또는 제 2 항에 있어서,상기 게르마늄과 상기 불소 이온을 주입하는 공정은 상기 게르마늄과 상기 불소 이온을 주입한 후, 열처리를 더 실시하는 반도체 소자의 제조방법.
- 제 5 항에 있어서,상기 열처리는 RTP 또는 퍼니스 장비를 이용하여 질소 분위기의 챔버 내에서 실시하는 반도체 소자의 제조방법.
- 제 1 항 또는 제 2 항에 있어서,상기 게이트 절연막은 산화공정을 실시하여 산화막으로 형성하는 반도체 소자의 제조방법.
- 제 1 항 또는 제 2 항에 있어서,상기 소오스/드레인 영역은 저농도 접합영역과 고농도 접합영역으로 이루어진 반도체 소자의 제조방법.
- 제 8 항에 있어서,상기 저농도 접합영역은 LDD 이온주입 공정 및 Halo 이온주입 공정을 실시하여 형성하는 반도체 소자의 제조방법.
- 제 1 항 또는 제 2 항에 있어서,상기 소오스/드레인 영역을 형성한 후, 상기 게이트 전극 및 상기 소오스/드레인 영역의 상부에 금속 실리사이드층을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
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| KR19990057084A (ko) * | 1997-12-29 | 1999-07-15 | 구본준 | 반도체 소자 및 그의 제조방법 |
| KR20010056097A (ko) * | 1999-12-14 | 2001-07-04 | 박종섭 | 반도체 소자 및 그 제조방법 |
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2005
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