JP2001326349A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2001326349A JP2001326349A JP2000143531A JP2000143531A JP2001326349A JP 2001326349 A JP2001326349 A JP 2001326349A JP 2000143531 A JP2000143531 A JP 2000143531A JP 2000143531 A JP2000143531 A JP 2000143531A JP 2001326349 A JP2001326349 A JP 2001326349A
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Abstract
(57)【要約】
【課題】ＭＯＳトランジスタの電気特性の低下やばらつ
きを抑制でき、歩留まりを向上できる半導体装置の製造
方法を提供することを目的としている。 【解決手段】チャンネルイオン注入、またはソース、ド
レイン領域の形成のためのイオン注入の直前に、シリコ
ン基板１１表面の酸化を行わないか、またはこの基板上
に残存している酸化膜を、例えば希フッ酸を用いること
で取り除いた後、イオン注入を行うことを特徴としてい
る。基板の表面に残っている酸素を取り除いた状態で、
不純物のイオン注入を行うので、含まれている酸素の濃
度が小さく、また犠牲酸化膜厚のばらつきによる不純物
濃度分布のばらつきが少ない不純物領域を形成すること
ができる。これによって、基板表面の保護のための犠牲
酸化膜を介して不純物をイオン注入することにより生じ
ていた弊害を取り除くことができる。
きを抑制でき、歩留まりを向上できる半導体装置の製造
方法を提供することを目的としている。 【解決手段】チャンネルイオン注入、またはソース、ド
レイン領域の形成のためのイオン注入の直前に、シリコ
ン基板１１表面の酸化を行わないか、またはこの基板上
に残存している酸化膜を、例えば希フッ酸を用いること
で取り除いた後、イオン注入を行うことを特徴としてい
る。基板の表面に残っている酸素を取り除いた状態で、
不純物のイオン注入を行うので、含まれている酸素の濃
度が小さく、また犠牲酸化膜厚のばらつきによる不純物
濃度分布のばらつきが少ない不純物領域を形成すること
ができる。これによって、基板表面の保護のための犠牲
酸化膜を介して不純物をイオン注入することにより生じ
ていた弊害を取り除くことができる。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体装置の製
造方法に関するもので、特に、微細化された電界効果型
トランジスタ（ＭＯＳＦＥＴ、以下ＭＯＳトランジスタ
と称す）におけるソース、ドレイン領域を形成するため
のイオン注入技術、及びチャネルイオン注入技術に係
る。
造方法に関するもので、特に、微細化された電界効果型
トランジスタ（ＭＯＳＦＥＴ、以下ＭＯＳトランジスタ
と称す）におけるソース、ドレイン領域を形成するため
のイオン注入技術、及びチャネルイオン注入技術に係
る。
【０００２】
【従来の技術】ＭＯＳトランジスタによって構成される
大規模集積回路の性能向上のためには、装置の構成上発
生したり、プロセスにより予期せず発生する寄生抵抗を
小さくすることが重要である。また、各プロセス間のば
らつきをできるだけ小さくすることにより、ＭＯＳトラ
ンジスタの電気特性のばらつきを小さくする必要があ
る。
大規模集積回路の性能向上のためには、装置の構成上発
生したり、プロセスにより予期せず発生する寄生抵抗を
小さくすることが重要である。また、各プロセス間のば
らつきをできるだけ小さくすることにより、ＭＯＳトラ
ンジスタの電気特性のばらつきを小さくする必要があ
る。
【０００３】一般に、ＭＯＳトランジスタの形成工程に
おいては、シリコン基板の表面を結晶欠陥などから保護
する目的で、ソース、ドレイン領域の形成やチャネル領
域の不純物濃度を制御するためのイオン注入を行う前
に、シリコン基板上に犠牲酸化膜と呼ばれる薄い酸化膜
を形成して基板表面を保護することが行われてきた。
おいては、シリコン基板の表面を結晶欠陥などから保護
する目的で、ソース、ドレイン領域の形成やチャネル領
域の不純物濃度を制御するためのイオン注入を行う前
に、シリコン基板上に犠牲酸化膜と呼ばれる薄い酸化膜
を形成して基板表面を保護することが行われてきた。
【０００４】しかし、ＭＯＳトランジスタが微細化し、
イオン注入によって形成される拡散層の深さが浅くなっ
て行くと、犠牲酸化膜を介してイオン注入を行う際に、
反跳によって基板中に入り込む酸素、所謂ノックオン酸
素がその後のプロセスに悪影響を与えて電気特性を低下
させたり、犠牲酸化膜の厚さのばらつきにより電気特性
のばらつきを発生させる原因となっている。
イオン注入によって形成される拡散層の深さが浅くなっ
て行くと、犠牲酸化膜を介してイオン注入を行う際に、
反跳によって基板中に入り込む酸素、所謂ノックオン酸
素がその後のプロセスに悪影響を与えて電気特性を低下
させたり、犠牲酸化膜の厚さのばらつきにより電気特性
のばらつきを発生させる原因となっている。
【０００５】例えば、ソース、ドレイン領域の接合部が
浅くなるにつれ、犠牲酸化膜の膜厚のばらつきにより、
ソース、ドレイン領域の抵抗値にばらつきが発生し、Ｍ
ＯＳトランジスタを流れる電流値のばらつきを引き起こ
す。同様に、犠牲酸化膜の膜厚のばらつきの影響は、し
きい値電圧調整のためのチャネルイオン注入の際にも発
生し、犠牲酸化膜を介してイオン注入を行うと、しきい
値電圧のばらつきの原因となる。また、ノックオンによ
ってソース、ドレイン領域に入り込んだ酸素は、その後
に続く金属シリサイドの形成を阻害し、ソース、ドレイ
ン領域の抵抗値を上げたり、ばらつかせる原因となる。
更に、酸素の存在によって金属シリサイドとシリコンと
の界面形成が乱されると、ソース、ドレイン領域からウ
ェル領域への電流の漏れの原因を作る。
浅くなるにつれ、犠牲酸化膜の膜厚のばらつきにより、
ソース、ドレイン領域の抵抗値にばらつきが発生し、Ｍ
ＯＳトランジスタを流れる電流値のばらつきを引き起こ
す。同様に、犠牲酸化膜の膜厚のばらつきの影響は、し
きい値電圧調整のためのチャネルイオン注入の際にも発
生し、犠牲酸化膜を介してイオン注入を行うと、しきい
値電圧のばらつきの原因となる。また、ノックオンによ
ってソース、ドレイン領域に入り込んだ酸素は、その後
に続く金属シリサイドの形成を阻害し、ソース、ドレイ
ン領域の抵抗値を上げたり、ばらつかせる原因となる。
更に、酸素の存在によって金属シリサイドとシリコンと
の界面形成が乱されると、ソース、ドレイン領域からウ
ェル領域への電流の漏れの原因を作る。
【０００６】
【発明が解決しようとする課題】上記のように従来の半
導体装置の製造方法は、電界効果型トランジスタが微細
化し、イオン注入によって形成される拡散層の深さが浅
くなると、電気特性の低下やばらつきが発生するという
問題があった。
導体装置の製造方法は、電界効果型トランジスタが微細
化し、イオン注入によって形成される拡散層の深さが浅
くなると、電気特性の低下やばらつきが発生するという
問題があった。
【０００７】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、電界効果型トラ
ンジスタの電気特性の低下やばらつきを抑制でき、歩留
まりを向上できる半導体装置の製造方法を提供すること
にある。
れたもので、その目的とするところは、電界効果型トラ
ンジスタの電気特性の低下やばらつきを抑制でき、歩留
まりを向上できる半導体装置の製造方法を提供すること
にある。
【０００８】
【課題を解決するための手段】この発明の第１の半導体
装置の製造方法は、半導体基板上に電界効果型トランジ
スタを形成する工程において、半導体基板中にソース、
ドレイン領域を形成するための不純物を導入するに際し
て、犠牲酸化膜を介さずに、直接的に半導体基板中にイ
オン注入することを特徴としている。
装置の製造方法は、半導体基板上に電界効果型トランジ
スタを形成する工程において、半導体基板中にソース、
ドレイン領域を形成するための不純物を導入するに際し
て、犠牲酸化膜を介さずに、直接的に半導体基板中にイ
オン注入することを特徴としている。
【０００９】また、上記第１の半導体装置の製造方法に
おいて、前記ソース、ドレイン領域を形成するための不
純物を半導体基板中にイオン注入する前に、前記ソー
ス、ドレイン領域上の前記半導体基板に形成された酸化
膜を除去する工程を更に具備することを特徴とする。
おいて、前記ソース、ドレイン領域を形成するための不
純物を半導体基板中にイオン注入する前に、前記ソー
ス、ドレイン領域上の前記半導体基板に形成された酸化
膜を除去する工程を更に具備することを特徴とする。
【００１０】更に、上記第１の半導体装置の製造方法に
おいて、前記ソース、ドレイン領域を形成するための不
純物を半導体基板中にイオン注入した後に、前記ソー
ス、ドレイン領域上にそれぞれ、金属シリサイドを形成
する工程を更に具備することを特徴とする。
おいて、前記ソース、ドレイン領域を形成するための不
純物を半導体基板中にイオン注入した後に、前記ソー
ス、ドレイン領域上にそれぞれ、金属シリサイドを形成
する工程を更に具備することを特徴とする。
【００１１】この発明の第２の半導体装置の製造方法
は、半導体基板上に電界効果型トランジスタを形成する
工程において、チャネル領域の不純物濃度を制御して、
電界効果型トランジスタのしきい値電圧を設定するため
の不純物を、犠牲酸化膜を介さずに、直接的に半導体基
板中にイオン注入することを特徴としている。
は、半導体基板上に電界効果型トランジスタを形成する
工程において、チャネル領域の不純物濃度を制御して、
電界効果型トランジスタのしきい値電圧を設定するため
の不純物を、犠牲酸化膜を介さずに、直接的に半導体基
板中にイオン注入することを特徴としている。
【００１２】更に、上記第２の半導体装置の製造方法に
おいて、前記半導体基板中に不純物をイオン注入する前
に、前記チャネル領域の前記半導体基板に形成された酸
化膜を除去する工程を更に具備することを特徴とする。
おいて、前記半導体基板中に不純物をイオン注入する前
に、前記チャネル領域の前記半導体基板に形成された酸
化膜を除去する工程を更に具備することを特徴とする。
【００１３】この発明の第３の半導体装置の製造方法
は、半導体基板上に電界効果型トランジスタを形成する
工程において、半導体基板の主表面に素子分離領域を形
成する工程と、前記素子分離領域で分離され、電界効果
型トランジスタのチャネル領域が形成される領域上の前
記半導体基板に形成された酸化膜を除去する工程と、酸
化膜が除去されて露出された前記半導体基板の前記チャ
ネル領域が形成される領域に、電界効果型トランジスタ
のしきい値電圧を設定するための不純物をイオン注入し
て、不純物濃度を制御する工程と、前記チャネル領域上
にゲート絶縁膜及びゲート電極をそれぞれ積層形成する
工程と、ソース、ドレイン領域が形成される領域の前記
半導体基板上に形成された酸化膜を除去する工程と、酸
化膜が除去されて露出された前記半導体基板中に、ソー
ス、ドレイン領域を形成するための不純物を、前記ゲー
ト電極をマスクの一部としてイオン注入する工程とを具
備することを特徴としている。
は、半導体基板上に電界効果型トランジスタを形成する
工程において、半導体基板の主表面に素子分離領域を形
成する工程と、前記素子分離領域で分離され、電界効果
型トランジスタのチャネル領域が形成される領域上の前
記半導体基板に形成された酸化膜を除去する工程と、酸
化膜が除去されて露出された前記半導体基板の前記チャ
ネル領域が形成される領域に、電界効果型トランジスタ
のしきい値電圧を設定するための不純物をイオン注入し
て、不純物濃度を制御する工程と、前記チャネル領域上
にゲート絶縁膜及びゲート電極をそれぞれ積層形成する
工程と、ソース、ドレイン領域が形成される領域の前記
半導体基板上に形成された酸化膜を除去する工程と、酸
化膜が除去されて露出された前記半導体基板中に、ソー
ス、ドレイン領域を形成するための不純物を、前記ゲー
ト電極をマスクの一部としてイオン注入する工程とを具
備することを特徴としている。
【００１４】また、上記第３の半導体装置の製造方法に
おいて、前記ソース、ドレイン領域上及び前記ゲート電
極上にそれぞれ、金属シリサイドを形成する工程を更に
具備することを特徴とする。
おいて、前記ソース、ドレイン領域上及び前記ゲート電
極上にそれぞれ、金属シリサイドを形成する工程を更に
具備することを特徴とする。
【００１５】上記第１の製造方法によれば、犠牲酸化膜
を介さずに、半導体基板中に直接的に不純物をイオン注
入するので、犠牲酸化膜の膜厚のばらつきの影響を受け
ることがないので、ソース、ドレイン領域の接合部が浅
くなっても抵抗値のばらつきが少なく、ＭＯＳトランジ
スタを流れる電流値のばらつきを抑制できる。よって、
ＭＯＳトランジスタの電気特性の低下やばらつきを抑制
でき、歩留まりを向上できる。
を介さずに、半導体基板中に直接的に不純物をイオン注
入するので、犠牲酸化膜の膜厚のばらつきの影響を受け
ることがないので、ソース、ドレイン領域の接合部が浅
くなっても抵抗値のばらつきが少なく、ＭＯＳトランジ
スタを流れる電流値のばらつきを抑制できる。よって、
ＭＯＳトランジスタの電気特性の低下やばらつきを抑制
でき、歩留まりを向上できる。
【００１６】また、製造工程の途中でソース、ドレイン
領域上の前記半導体基板に形成される自然酸化膜などの
酸化膜を除去すれば、基板表面に残っている酸素を取り
除くことができるので、金属シリサイドを良好に形成で
き、ソース、ドレイン領域の抵抗値を低くして、ばらつ
きも低減できる。更に、酸素の存在によって金属シリサ
イドとシリコンとの界面形成が乱されるのを防止できる
ので、ソース、ドレイン領域からウェル領域への電流の
漏れを防止できる。
領域上の前記半導体基板に形成される自然酸化膜などの
酸化膜を除去すれば、基板表面に残っている酸素を取り
除くことができるので、金属シリサイドを良好に形成で
き、ソース、ドレイン領域の抵抗値を低くして、ばらつ
きも低減できる。更に、酸素の存在によって金属シリサ
イドとシリコンとの界面形成が乱されるのを防止できる
ので、ソース、ドレイン領域からウェル領域への電流の
漏れを防止できる。
【００１７】上記第２の製造方法によれば、犠牲酸化膜
を介さずに、半導体基板中に直接的に不純物をイオン注
入するので、犠牲酸化膜の膜厚のばらつきの影響はな
く、しきい値電圧のばらつきを抑制できる。よって、Ｍ
ＯＳトランジスタの電気特性の低下やばらつきを抑制で
き、歩留まりを向上できる。
を介さずに、半導体基板中に直接的に不純物をイオン注
入するので、犠牲酸化膜の膜厚のばらつきの影響はな
く、しきい値電圧のばらつきを抑制できる。よって、Ｍ
ＯＳトランジスタの電気特性の低下やばらつきを抑制で
き、歩留まりを向上できる。
【００１８】また、チャネル領域上の前記半導体基板に
形成された自然酸化膜などの酸化膜を除去すれば、基板
表面に残っている酸素を取り除くことができ、酸素濃度
を低くして酸素の存在による悪影響を低減できる。
形成された自然酸化膜などの酸化膜を除去すれば、基板
表面に残っている酸素を取り除くことができ、酸素濃度
を低くして酸素の存在による悪影響を低減できる。
【００１９】更に、上記第３の製造方法によれば、上記
第１、第２の製造方法の両方の効果が得られる。
第１、第２の製造方法の両方の効果が得られる。
【００２０】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図１乃至図４はそれぞ
れ、この発明の実施の形態に係る半導体装置の製造方法
について説明するためのもので、ＭＯＳトランジスタの
製造工程を順次示している。
いて図面を参照して説明する。図１乃至図４はそれぞ
れ、この発明の実施の形態に係る半導体装置の製造方法
について説明するためのもので、ＭＯＳトランジスタの
製造工程を順次示している。
【００２１】まず、反応性イオンエッチング法を用い
て、Ｐ型シリコン基板（半導体基板）１１の主表面に、
０．４μｍ程度の間隔で、深さ約０．３８μｍの素子分
離領域形成用の溝１２を形成する。次に、この溝１２の
中に、ＴＥＯＳ Ｏ３を用いて素子分離用ＳｉＯ２領域
１３を形成する。この後、ホウ素をエネルギー３００Ｋ
ｅＶ、ドーズ量５×１０１３／ｃｍ２の条件でイオン注
入してウェル領域１４を形成する。次に、Ｎチャネル型
ＭＯＳトランジスタとのウェル耐圧を確保するためのウ
ェル分離用のホウ素をエネルギー１５０ＫｅＶ、ドーズ
量２×１０１３／ｃｍ２の条件でイオン注入する。その
後、基板１１の表面に形成された自然酸化膜を除去する
ために、例えば希フッ酸処理を行って自然酸化膜を剥離
する（図１参照）。
て、Ｐ型シリコン基板（半導体基板）１１の主表面に、
０．４μｍ程度の間隔で、深さ約０．３８μｍの素子分
離領域形成用の溝１２を形成する。次に、この溝１２の
中に、ＴＥＯＳ Ｏ３を用いて素子分離用ＳｉＯ２領域
１３を形成する。この後、ホウ素をエネルギー３００Ｋ
ｅＶ、ドーズ量５×１０１３／ｃｍ２の条件でイオン注
入してウェル領域１４を形成する。次に、Ｎチャネル型
ＭＯＳトランジスタとのウェル耐圧を確保するためのウ
ェル分離用のホウ素をエネルギー１５０ＫｅＶ、ドーズ
量２×１０１３／ｃｍ２の条件でイオン注入する。その
後、基板１１の表面に形成された自然酸化膜を除去する
ために、例えば希フッ酸処理を行って自然酸化膜を剥離
する（図１参照）。
【００２２】次に、ＭＯＳトランジスタのチャネル領域
が形成される領域に、しきい値電圧調整用のチャネルイ
オン注入を行う。このチャネルイオン注入では、例えば
ホウ素をエネルギー２０ＫｅＶ、ドーズ量４×１０１２
／ｃｍ２の条件で、犠牲酸化膜を介さずに直接的に基板
１１にイオン注入する。そして、１０５０℃程度の温度
で、例えば２０秒間のＲＴＡを行って活性化させる。こ
れによって、チャネル領域の表面に不純物濃度が制御さ
れた領域１５が形成される。（図２）。
が形成される領域に、しきい値電圧調整用のチャネルイ
オン注入を行う。このチャネルイオン注入では、例えば
ホウ素をエネルギー２０ＫｅＶ、ドーズ量４×１０１２
／ｃｍ２の条件で、犠牲酸化膜を介さずに直接的に基板
１１にイオン注入する。そして、１０５０℃程度の温度
で、例えば２０秒間のＲＴＡを行って活性化させる。こ
れによって、チャネル領域の表面に不純物濃度が制御さ
れた領域１５が形成される。（図２）。
【００２３】次に、８５０℃程度の乾燥酸素雰囲気で１
５分間の酸化を行って、厚さ５ｎｍのゲート酸化膜１６
を形成し、その上にゲート電極用の厚さ２００ｎｍの多
結晶シリコンを堆積させ、ＰＥＰ工程を行ってゲート電
極１７を形成する。引き続き、８５０℃程度の乾燥酸素
雰囲気中で約３５分の酸化を行い、ゲート電極１７の側
壁の酸化を行うとともに、シリコン基板１１の表面を酸
化する。これによって、ゲート電極１７の側壁に厚さ７
ｎｍの酸化膜１８、シリコン基板１１上に厚さ１２ｎｍ
の酸化膜が形成される。ここで、Ａｓを用いてＬＤＤ領
域１９を形成するためのイオン注入を、エネルギー２５
ＫｅＶ、ドーズ量７×１０１４／ｃｍ２の条件で行い、
８７０℃程度の窒素雰囲気中で約２０秒の熱処理を行っ
て活性化させる。次に、深い接合のソース、ドレイン領
域２０，２１を形成するためのスペーサ２２を形成す
る。このスペーサ２２は、８５０℃程度の温度で厚さ７
０ｎｍのＳｉＮ膜を堆積形成した後、反応性イオンエッ
チング法を用いてエッチバックすることにより、基板１
１上のＳｉＮ膜を剥離し、ゲート電極１７の側壁に残存
させて形成する。
５分間の酸化を行って、厚さ５ｎｍのゲート酸化膜１６
を形成し、その上にゲート電極用の厚さ２００ｎｍの多
結晶シリコンを堆積させ、ＰＥＰ工程を行ってゲート電
極１７を形成する。引き続き、８５０℃程度の乾燥酸素
雰囲気中で約３５分の酸化を行い、ゲート電極１７の側
壁の酸化を行うとともに、シリコン基板１１の表面を酸
化する。これによって、ゲート電極１７の側壁に厚さ７
ｎｍの酸化膜１８、シリコン基板１１上に厚さ１２ｎｍ
の酸化膜が形成される。ここで、Ａｓを用いてＬＤＤ領
域１９を形成するためのイオン注入を、エネルギー２５
ＫｅＶ、ドーズ量７×１０１４／ｃｍ２の条件で行い、
８７０℃程度の窒素雰囲気中で約２０秒の熱処理を行っ
て活性化させる。次に、深い接合のソース、ドレイン領
域２０，２１を形成するためのスペーサ２２を形成す
る。このスペーサ２２は、８５０℃程度の温度で厚さ７
０ｎｍのＳｉＮ膜を堆積形成した後、反応性イオンエッ
チング法を用いてエッチバックすることにより、基板１
１上のＳｉＮ膜を剥離し、ゲート電極１７の側壁に残存
させて形成する。
【００２４】この後、希フッ酸処理を行い、基板１１表
面（ソース、ドレイン領域２０，２１）上の酸化膜を剥
離する。この後で、ソース、ドレイン領域２０，２１及
びゲート電極に、Ａｓをエネルギー６０ＫｅＶ、ドーズ
量６×１０１５／ｃｍ２の条件で、犠牲酸化膜を介さず
に、直接的にイオン注入した後、１０００℃程度の窒素
雰囲気で１５秒間加熱して活性化させる（図３）。
面（ソース、ドレイン領域２０，２１）上の酸化膜を剥
離する。この後で、ソース、ドレイン領域２０，２１及
びゲート電極に、Ａｓをエネルギー６０ＫｅＶ、ドーズ
量６×１０１５／ｃｍ２の条件で、犠牲酸化膜を介さず
に、直接的にイオン注入した後、１０００℃程度の窒素
雰囲気で１５秒間加熱して活性化させる（図３）。
【００２５】次に、スパッタリングにより、基板１１上
にＣｏとＴｉＮをそれぞれ１０ｎｍと２０ｎｍの厚さに
堆積させ、窒素雰囲気中で５００℃及び９００℃の二度
の熱処理を行って、ソース、ドレイン領域２０，２１及
びゲート電極１７上にそれぞれＣｏＳｉ２領域（金属シ
リサイド）２３を形成する。更に、全面に層間酸化膜２
４を堆積形成し、周知の技術によりＰＥＰ工程、堆積工
程、及びエッチング工程等を行ってソース電極２５、ド
レイン電極２６を形成する。その後、必要な配線工程を
行い、Ｎチャネル型ＭＯＳトランジスタを完成する（図
４）。
にＣｏとＴｉＮをそれぞれ１０ｎｍと２０ｎｍの厚さに
堆積させ、窒素雰囲気中で５００℃及び９００℃の二度
の熱処理を行って、ソース、ドレイン領域２０，２１及
びゲート電極１７上にそれぞれＣｏＳｉ２領域（金属シ
リサイド）２３を形成する。更に、全面に層間酸化膜２
４を堆積形成し、周知の技術によりＰＥＰ工程、堆積工
程、及びエッチング工程等を行ってソース電極２５、ド
レイン電極２６を形成する。その後、必要な配線工程を
行い、Ｎチャネル型ＭＯＳトランジスタを完成する（図
４）。
【００２６】上記のような製造方法によれば、ＭＯＳト
ランジスタのしきい値電圧を調整するためのチャネルイ
オン注入や、ソース、ドレイン領域２０，２１を形成す
るための不純物の導入に際して、犠牲酸化膜を介さず
に、シリコン基板１１中に直接的に不純物をイオン注入
するので、従来の製造方法で発生していたしきい値電圧
のばらつきやソース、ドレイン領域２０，２１での抵抗
値のばらつきを低減することができる。また、希フッ酸
処理により、チャネル領域上及びソース、ドレイン領域
２０，２１上のシリコン基板１１に形成された自然酸化
膜などの酸化膜を除去するので、基板１１表面に残存さ
れている酸素を取り除くことができ、ＣｏＳｉ２領域２
３を良好に形成できる。これによって、ソース、ドレイ
ン領域２０，２１の抵抗値を低くして、ばらつきも低減
できる。更に、酸素の存在によってＣｏＳｉ２領域２３
とシリコンとの界面形成が乱されるのを防止できるの
で、ソース、ドレイン領域２０，２１からウェル領域１
４への電流の漏れを防止できる。
ランジスタのしきい値電圧を調整するためのチャネルイ
オン注入や、ソース、ドレイン領域２０，２１を形成す
るための不純物の導入に際して、犠牲酸化膜を介さず
に、シリコン基板１１中に直接的に不純物をイオン注入
するので、従来の製造方法で発生していたしきい値電圧
のばらつきやソース、ドレイン領域２０，２１での抵抗
値のばらつきを低減することができる。また、希フッ酸
処理により、チャネル領域上及びソース、ドレイン領域
２０，２１上のシリコン基板１１に形成された自然酸化
膜などの酸化膜を除去するので、基板１１表面に残存さ
れている酸素を取り除くことができ、ＣｏＳｉ２領域２
３を良好に形成できる。これによって、ソース、ドレイ
ン領域２０，２１の抵抗値を低くして、ばらつきも低減
できる。更に、酸素の存在によってＣｏＳｉ２領域２３
とシリコンとの界面形成が乱されるのを防止できるの
で、ソース、ドレイン領域２０，２１からウェル領域１
４への電流の漏れを防止できる。
【００２７】図５（ａ），（ｂ）はそれぞれ、従来のよ
うに、犠牲酸化膜を介してソース、ドレイン領域へのイ
オン注入を行った場合と、ソース、ドレイン領域へのイ
オン注入を行う前に、希フッ酸処理により酸化膜を剥離
してイオン注入を行った場合とのソース、ドレイン領域
のシート抵抗の違いを比較して示している。ソース、ド
レイン領域形成の前に、基板上の酸化膜を剥離すると、
図５（ａ）に示すようにシート抵抗Ｒｓのばらつきが小
さいが、酸化膜を剥離していない場合は、図５（ｂ）に
示すようにシート抵抗Ｒｓのばらつきが大きくなる。
うに、犠牲酸化膜を介してソース、ドレイン領域へのイ
オン注入を行った場合と、ソース、ドレイン領域へのイ
オン注入を行う前に、希フッ酸処理により酸化膜を剥離
してイオン注入を行った場合とのソース、ドレイン領域
のシート抵抗の違いを比較して示している。ソース、ド
レイン領域形成の前に、基板上の酸化膜を剥離すると、
図５（ａ）に示すようにシート抵抗Ｒｓのばらつきが小
さいが、酸化膜を剥離していない場合は、図５（ｂ）に
示すようにシート抵抗Ｒｓのばらつきが大きくなる。
【００２８】この原因の一つとしては、犠牲酸化膜の膜
厚にばらつきが発生するため、ソース、ドレイン領域に
イオン注入したときのドーズ量の損失や接合深さのばら
つきが発生することが考えられる。犠牲酸化膜の膜厚の
ばらつきによる同様な影響は、しきい値電圧調整のため
のチャネルイオン注入の際にも発生し、犠牲酸化膜を介
してチャネルイオン注入を行う場合は、しきい値電圧の
ばらつきの原因となる。ゆえに、ソース、ドレイン領域
形成の際のイオン注入時やチャネル領域へのイオン注入
の際に酸化膜を剥離することにより、ＭＯＳトランジス
タの電流−電圧特性を向上させ、且つ製造歩留まりを向
上させることができる。
厚にばらつきが発生するため、ソース、ドレイン領域に
イオン注入したときのドーズ量の損失や接合深さのばら
つきが発生することが考えられる。犠牲酸化膜の膜厚の
ばらつきによる同様な影響は、しきい値電圧調整のため
のチャネルイオン注入の際にも発生し、犠牲酸化膜を介
してチャネルイオン注入を行う場合は、しきい値電圧の
ばらつきの原因となる。ゆえに、ソース、ドレイン領域
形成の際のイオン注入時やチャネル領域へのイオン注入
の際に酸化膜を剥離することにより、ＭＯＳトランジス
タの電流−電圧特性を向上させ、且つ製造歩留まりを向
上させることができる。
【００２９】一般に、犠牲酸化膜を介さずにイオン注入
を行うと、基板表面に結晶欠陥などが発生すると言われ
ている。しかしながら、本発明者等は、０．２μｍ以下
のデザインルールで形成される微細なＭＯＳトランジス
タにおいて、低エネルギーで且つ高ドーズ量のイオン注
入を行うと、基板表面の荒れは素子特性にはほとんど影
響がないことを見い出した。よって、犠牲酸化膜を用い
ないよりも用いることによって発生する悪影響の方が大
きくなる。
を行うと、基板表面に結晶欠陥などが発生すると言われ
ている。しかしながら、本発明者等は、０．２μｍ以下
のデザインルールで形成される微細なＭＯＳトランジス
タにおいて、低エネルギーで且つ高ドーズ量のイオン注
入を行うと、基板表面の荒れは素子特性にはほとんど影
響がないことを見い出した。よって、犠牲酸化膜を用い
ないよりも用いることによって発生する悪影響の方が大
きくなる。
【００３０】なお、本実施の形態では、チャネルイオン
注入時とソース、ドレイン領域形成時の両方において、
酸化膜を剥離してから犠牲酸化膜を介さずにイオン注入
する工程を行ったが、どちらか一方のみを行ってもＭＯ
Ｓトランジスタの電気的特性のばらつき、寄生抵抗を抑
制する効果が得られる。また、本実施の形態では、Ｎチ
ャネル型ＭＯＳトランジスタを例にとって説明したが、
Ｐチャネル型ＭＯＳトランジスタの場合にも同様にチャ
ネルイオン注入の直前、ソース、ドレイン領域形成の直
前に基板上の酸化膜を剥離し、犠牲酸化膜を介せずにイ
オン注入することで、電気特性のばらつき、寄生抵抗を
抑制する効果が得られる。
注入時とソース、ドレイン領域形成時の両方において、
酸化膜を剥離してから犠牲酸化膜を介さずにイオン注入
する工程を行ったが、どちらか一方のみを行ってもＭＯ
Ｓトランジスタの電気的特性のばらつき、寄生抵抗を抑
制する効果が得られる。また、本実施の形態では、Ｎチ
ャネル型ＭＯＳトランジスタを例にとって説明したが、
Ｐチャネル型ＭＯＳトランジスタの場合にも同様にチャ
ネルイオン注入の直前、ソース、ドレイン領域形成の直
前に基板上の酸化膜を剥離し、犠牲酸化膜を介せずにイ
オン注入することで、電気特性のばらつき、寄生抵抗を
抑制する効果が得られる。
【００３１】
【発明の効果】以上説明したように、この発明によれ
ば、電界効果型トランジスタの電気特性の低下やばらつ
きを抑制でき、歩留まりを向上できる半導体装置の製造
方法が得られる。
ば、電界効果型トランジスタの電気特性の低下やばらつ
きを抑制でき、歩留まりを向上できる半導体装置の製造
方法が得られる。
【図１】この発明の実施の形態に係る半導体装置の製造
方法について説明するためのもので、Ｎチャネル型ＭＯ
Ｓトランジスタの第１の製造工程を示す断面図。
方法について説明するためのもので、Ｎチャネル型ＭＯ
Ｓトランジスタの第１の製造工程を示す断面図。
【図２】この発明の実施の形態に係る半導体装置の製造
方法について説明するためのもので、Ｎチャネル型ＭＯ
Ｓトランジスタの第２の製造工程を示す断面図。
方法について説明するためのもので、Ｎチャネル型ＭＯ
Ｓトランジスタの第２の製造工程を示す断面図。
【図３】この発明の実施の形態に係る半導体装置の製造
方法について説明するためのもので、Ｎチャネル型ＭＯ
Ｓトランジスタの第３の製造工程を示す断面図。
方法について説明するためのもので、Ｎチャネル型ＭＯ
Ｓトランジスタの第３の製造工程を示す断面図。
【図４】この発明の実施の形態に係る半導体装置の製造
方法について説明するためのもので、Ｎチャネル型ＭＯ
Ｓトランジスタの第４の製造工程を示す断面図。
方法について説明するためのもので、Ｎチャネル型ＭＯ
Ｓトランジスタの第４の製造工程を示す断面図。
【図５】犠牲酸化膜を介してシリコン基板にイオン注入
を行った場合と、犠牲酸化膜を介さずにイオン注入を行
った場合の不純物領域のシート抵抗を比較して示す図。
を行った場合と、犠牲酸化膜を介さずにイオン注入を行
った場合の不純物領域のシート抵抗を比較して示す図。
１１…シリコン基板（半導体基板） １２…溝 １３…素子分離用ＳｉＯ２領域（素子分離領域） １４…ウェル領域 １５…不純物濃度が制御された領域 １６…ゲート酸化膜 １７…ゲート電極 １８…酸化膜 １９…ＬＤＤ領域 ２０…ソース領域 ２１…ドレイン領域 ２２…スペーサ ２３…ＣｏＳｉ２領域 ２４…層間酸化膜 ２５…ソース電極 ２６…ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 執行 直之 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5F040 DA10 EC07 EE05 EF02 EH07 FA05 FA07 FB02 FC19
Claims (7)
- 【請求項１】 半導体基板上に電界効果型トランジスタ
を形成する工程において、 半導体基板中にソース、ドレイン領域を形成するための
不純物を導入するに際して、犠牲酸化膜を介さずに、直
接的に半導体基板中にイオン注入することを特徴とする
半導体装置の製造方法。 - 【請求項２】 前記ソース、ドレイン領域を形成するた
めの不純物を半導体基板中にイオン注入する前に、前記
ソース、ドレイン領域上の前記半導体基板に形成された
酸化膜を除去する工程を更に具備することを特徴とする
請求項１に記載の半導体装置の製造方法。 - 【請求項３】 前記ソース、ドレイン領域を形成するた
めの不純物を半導体基板中にイオン注入した後に、前記
ソース、ドレイン領域上にそれぞれ、金属シリサイドを
形成する工程を更に具備することを特徴とする請求項１
または２に記載の半導体装置の製造方法。 - 【請求項４】 半導体基板上に電界効果型トランジスタ
を形成する工程において、 チャネル領域の不純物濃度を制御して、電界効果型トラ
ンジスタのしきい値電圧を設定するための不純物を、犠
牲酸化膜を介さずに、直接的に半導体基板中にイオン注
入することを特徴とする半導体装置の製造方法。 - 【請求項５】 前記半導体基板中に不純物をイオン注入
する前に、前記チャネル領域上の前記半導体基板に形成
された酸化膜を除去する工程を更に具備することを特徴
とする請求項４に記載の半導体装置の製造方法。 - 【請求項６】 半導体基板上に電界効果型トランジスタ
を形成する工程において、 半導体基板の主表面に素子分離領域を形成する工程と、 前記素子分離領域で分離され、電界効果型トランジスタ
のチャネル領域が形成される領域上の前記半導体基板に
形成された酸化膜を除去する工程と、 酸化膜が除去されて露出された前記半導体基板の前記チ
ャネル領域が形成される領域に、電界効果型トランジス
タのしきい値電圧を設定するための不純物をイオン注入
して、不純物濃度を制御する工程と、 前記チャネル領域上にゲート絶縁膜及びゲート電極をそ
れぞれ積層形成する工程と、 ソース、ドレイン領域が形成される領域の前記半導体基
板上に形成された酸化膜を除去する工程と、 酸化膜が除去されて露出された前記半導体基板中に、ソ
ース、ドレイン領域を形成するための不純物を、前記ゲ
ート電極をマスクの一部としてイオン注入する工程とを
具備することを特徴とする半導体装置の製造方法。 - 【請求項７】 前記ソース、ドレイン領域上及び前記ゲ
ート電極上にそれぞれ、金属シリサイドを形成する工程
を更に具備することを特徴とする請求項６に記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000143531A JP2001326349A (ja) | 2000-05-16 | 2000-05-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000143531A JP2001326349A (ja) | 2000-05-16 | 2000-05-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001326349A true JP2001326349A (ja) | 2001-11-22 |
Family
ID=18650341
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000143531A Pending JP2001326349A (ja) | 2000-05-16 | 2000-05-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001326349A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101128699B1 (ko) * | 2005-03-29 | 2012-03-26 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
| JP2018022715A (ja) * | 2016-08-01 | 2018-02-08 | 株式会社Ｓｃｒｅｅｎホールディングス | ドーパント導入方法 |
| JP2019220702A (ja) * | 2012-01-23 | 2019-12-26 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US11658211B2 (en) | 2012-01-23 | 2023-05-23 | Renesas Electronics Corporation | Semiconductor device and manufacturing method of the same |
-
2000
- 2000-05-16 JP JP2000143531A patent/JP2001326349A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101128699B1 (ko) * | 2005-03-29 | 2012-03-26 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조방법 |
| JP2019220702A (ja) * | 2012-01-23 | 2019-12-26 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US11658211B2 (en) | 2012-01-23 | 2023-05-23 | Renesas Electronics Corporation | Semiconductor device and manufacturing method of the same |
| JP2018022715A (ja) * | 2016-08-01 | 2018-02-08 | 株式会社Ｓｃｒｅｅｎホールディングス | ドーパント導入方法 |
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