JPH0434819B2 - - Google Patents
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- JPH0434819B2 JPH0434819B2 JP58011970A JP1197083A JPH0434819B2 JP H0434819 B2 JPH0434819 B2 JP H0434819B2 JP 58011970 A JP58011970 A JP 58011970A JP 1197083 A JP1197083 A JP 1197083A JP H0434819 B2 JPH0434819 B2 JP H0434819B2
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特に
LDD（Lightly doped drain）構造のMOS半導体
装置の製造方法に係る。
LDD（Lightly doped drain）構造のMOS半導体
装置の製造方法に係る。
近年、MOS半導体装置が微細化されるにつれ、
ドレイン領域近傍でのチヤネル領域における強電
界によつて引き起こされるホツトキヤリアの発生
に伴うしきい値電圧の変動、MOSゲインの減少
等の諸特性の劣化が問題となつている。
ドレイン領域近傍でのチヤネル領域における強電
界によつて引き起こされるホツトキヤリアの発生
に伴うしきい値電圧の変動、MOSゲインの減少
等の諸特性の劣化が問題となつている。
そこで、上述した問題を解消するために第１図
に示すLDD（Lightly doped drain）構造が提案
されている。
に示すLDD（Lightly doped drain）構造が提案
されている。
すなわち、図中１は例えばｐ型シリコン基板で
あり、この基板１には互いに電気的に分離された
低濃度（n-型）不純物領域（不純物濃度1016〜
1018cm-3）２ａ，３ａ及びこのn-型不純物領域２
ａ，３ａに隣接する高濃度（n+型）不純物領域
（不純物濃度〜1019cm-3）２ｂ，３ｂからなるソ
ース、ドレイン領域２，３が形成されている。ま
た、前記n-型不純物領域２ａ，３ａの間のチヤ
ネル領域上にはゲート酸化膜４を介してゲート電
極５が形成されている。
あり、この基板１には互いに電気的に分離された
低濃度（n-型）不純物領域（不純物濃度1016〜
1018cm-3）２ａ，３ａ及びこのn-型不純物領域２
ａ，３ａに隣接する高濃度（n+型）不純物領域
（不純物濃度〜1019cm-3）２ｂ，３ｂからなるソ
ース、ドレイン領域２，３が形成されている。ま
た、前記n-型不純物領域２ａ，３ａの間のチヤ
ネル領域上にはゲート酸化膜４を介してゲート電
極５が形成されている。
このようにドレイン領域３のチヤネル領域近傍
にn-型不純物領域３ａを設けることにより、チ
ヤネル領域での強電界を緩和することができ、上
述したような種々の問題を解消することができ
る。
にn-型不純物領域３ａを設けることにより、チ
ヤネル領域での強電界を緩和することができ、上
述したような種々の問題を解消することができ
る。
ところで、上述したLLD構造のMOS半導体装
置の製造においてはn-型不純物領域３ａの幅L〓
の制御性が重要となるが、その製造方法は以下の
３つの方法に大別される。
置の製造においてはn-型不純物領域３ａの幅L〓
の制御性が重要となるが、その製造方法は以下の
３つの方法に大別される。
() 第１の方法を第２図ａ〜ｄを参照して説明
する。
する。
まず、ｐ型シリコン基板１１表面に選択酸化
法によりフイールド酸化膜１２を形成した後、
このフイールド酸化膜１２によつて囲まれた素
子領域表面にゲート酸化膜となる熱酸化膜１３
を形成する。次に、全面に多結晶シリコン膜、
シリコン窒化膜及びCVD酸化膜を順次堆積し
た後、これらを順次パターニングして、最終的
なゲート電極より大きい面積の多結晶シリコン
膜パターン１４、シリコン窒化膜パターン１５
及びCVD酸化膜パターン１６を形成する。つ
づいて、これらのパターンをマスクとしてｎ型
不純物を高ドーズ量でイオン注入する（第２図
ａ図示）。
法によりフイールド酸化膜１２を形成した後、
このフイールド酸化膜１２によつて囲まれた素
子領域表面にゲート酸化膜となる熱酸化膜１３
を形成する。次に、全面に多結晶シリコン膜、
シリコン窒化膜及びCVD酸化膜を順次堆積し
た後、これらを順次パターニングして、最終的
なゲート電極より大きい面積の多結晶シリコン
膜パターン１４、シリコン窒化膜パターン１５
及びCVD酸化膜パターン１６を形成する。つ
づいて、これらのパターンをマスクとしてｎ型
不純物を高ドーズ量でイオン注入する（第２図
ａ図示）。
次いで、前記多結晶シリコンパターン１４の
周辺部のみを選択的にサイドエツチングしてゲ
ート電極１７を形成する（同図ｂ図示）。
周辺部のみを選択的にサイドエツチングしてゲ
ート電極１７を形成する（同図ｂ図示）。
次いで、前記CVD酸化膜パターン１６及び
シリコン窒化膜パターン１５を順次除去した
後、ゲート電極１７をマスクとしてｎ型不純物
を低ドーズ量でイオン注入する（同図ｃ図示）。
シリコン窒化膜パターン１５を順次除去した
後、ゲート電極１７をマスクとしてｎ型不純物
を低ドーズ量でイオン注入する（同図ｃ図示）。
次いで、熱処理を行ない、前記２回の不純物
イオン注入層を活性化して、チヤネル領域近傍
のn-型不純物領域１８ａ，１９ａとこの領域
に隣接するn+型不純物領域１８ｂ，１９ｂと
からなるソース、ドレイン領域１８，１９を形
成する（同図ｄ図示）。
イオン注入層を活性化して、チヤネル領域近傍
のn-型不純物領域１８ａ，１９ａとこの領域
に隣接するn+型不純物領域１８ｂ，１９ｂと
からなるソース、ドレイン領域１８，１９を形
成する（同図ｄ図示）。
つづいて、通常の工程に従いCVD酸化膜を
堆積した後、コンタクトホールを開孔し、更に
全面にAl膜を蒸着した後、パターニングして
Al配線を形成し、LDD構造のMOSトランジス
タを製造する。
堆積した後、コンタクトホールを開孔し、更に
全面にAl膜を蒸着した後、パターニングして
Al配線を形成し、LDD構造のMOSトランジス
タを製造する。
上述した方法の特徴は第２図ａの工程におけ
る高ドーズ量のイオン注入と、同図ｃの工程に
おける低ドーズ量のイオン注入とを多結晶シリ
コンパターン１４の幅と、ゲート電極１７の幅
とで規制することにある。つまり、n-型不純
物領域１８ａ，１９ａの幅L〓を同図ｂの工程に
おける多結晶シリコンパターン１４のサイドエ
ツチングで制御しようとするものである。
る高ドーズ量のイオン注入と、同図ｃの工程に
おける低ドーズ量のイオン注入とを多結晶シリ
コンパターン１４の幅と、ゲート電極１７の幅
とで規制することにある。つまり、n-型不純
物領域１８ａ，１９ａの幅L〓を同図ｂの工程に
おける多結晶シリコンパターン１４のサイドエ
ツチングで制御しようとするものである。
しかしながら、多結晶シリコンパターン１４
のサイドエツチング量を制御することは困難で
あり、LSIレベルでは安定した歩留りを確保す
ることができないという欠点がある。
のサイドエツチング量を制御することは困難で
あり、LSIレベルでは安定した歩留りを確保す
ることができないという欠点がある。
() 第２の方法について第３図ａ〜ｄを参照し
て説明する。
て説明する。
まず、ｐ型シリコン基板２１表面に通常の工
程に従い、フイールド酸化膜２２を形成し、素
子領域にゲート酸化膜２３を介してゲート電極
２４を形成した後、このゲート電極２４をマス
クとしてｎ型不純物を低ドーズ量でイオン注入
する（第３図ａ図示）。
程に従い、フイールド酸化膜２２を形成し、素
子領域にゲート酸化膜２３を介してゲート電極
２４を形成した後、このゲート電極２４をマス
クとしてｎ型不純物を低ドーズ量でイオン注入
する（第３図ａ図示）。
次に、全面にCVD酸化膜２５を堆積する
（同図ｂ図示）。
（同図ｂ図示）。
次いで、このCVD酸化膜２５を異方性エツ
チングによりエツチングし、前記ゲート電極２
４の側面に残存CVD酸化膜（以下、サイドウ
オール膜と称する）２６，２６を形成する。こ
のサイドウオール膜２６，２６の幅は形成すべ
きn-型不純物領域の幅L〓と等しくなるように
形成する。つづいて、前記ゲート電極２４及び
サイドウオール膜２６，２６をマスクとしてｎ
型不純物を高ドーズ量でイオン注入する（同図
ｃ図示）。
チングによりエツチングし、前記ゲート電極２
４の側面に残存CVD酸化膜（以下、サイドウ
オール膜と称する）２６，２６を形成する。こ
のサイドウオール膜２６，２６の幅は形成すべ
きn-型不純物領域の幅L〓と等しくなるように
形成する。つづいて、前記ゲート電極２４及び
サイドウオール膜２６，２６をマスクとしてｎ
型不純物を高ドーズ量でイオン注入する（同図
ｃ図示）。
次いで、熱処理を行ない前記２回の不純物イ
オン注入層を活性化してチヤネル領域近傍の
n-型不純物領域２７ａ，２８ａとこの領域に
隣接するn+型不純物領域２７ｂ，２８ｂとか
らなるソース、ドレイン領域２７，２８を形成
する（同図ｄ図示）。
オン注入層を活性化してチヤネル領域近傍の
n-型不純物領域２７ａ，２８ａとこの領域に
隣接するn+型不純物領域２７ｂ，２８ｂとか
らなるソース、ドレイン領域２７，２８を形成
する（同図ｄ図示）。
つづいて、通常の工程に従い、配線等を形成
し、LDD構造のMOS半導体装置を製造する。
し、LDD構造のMOS半導体装置を製造する。
この方法には以下のような種々の欠点がある。
(イ) 第３図ｃ図示の工程で、CVD酸化膜２５を
異方性エツチングによりエツチングし、サイド
ウオール膜２６，２６を形成する際、サイドエ
ツチングが起こり、サイドウオール膜２６，２
６の幅が設計通りとならず、L〓の制御性が悪
い。また、ウエハ内で異方性エツチングが均一
に行なわれないため、L〓の値がばらつく。
異方性エツチングによりエツチングし、サイド
ウオール膜２６，２６を形成する際、サイドエ
ツチングが起こり、サイドウオール膜２６，２
６の幅が設計通りとならず、L〓の制御性が悪
い。また、ウエハ内で異方性エツチングが均一
に行なわれないため、L〓の値がばらつく。
(ロ) 異方性エツチングの終了の判定が難しく、ま
た、マージンも少ない。
た、マージンも少ない。
(ハ) 第３図ｂ図示のようにCVD酸化膜２５を用
いた場合、ゲート電極２４側面でのステツプカ
バレツジ（step coverage：ゲート電極の形状
がくずれないこと）がよくないうえに、マージ
ンを見込んでCVD酸化膜２５を余分にエツチ
ングする場合にはソース、ドレイン領域となる
基板２１表面が異方性エツチング種（イオン）
にさらされてダメージを受け、更に若干エツチ
ングされることもあるうえに、フイールド酸化
膜２２の膜厚が減少してしまう。
いた場合、ゲート電極２４側面でのステツプカ
バレツジ（step coverage：ゲート電極の形状
がくずれないこと）がよくないうえに、マージ
ンを見込んでCVD酸化膜２５を余分にエツチ
ングする場合にはソース、ドレイン領域となる
基板２１表面が異方性エツチング種（イオン）
にさらされてダメージを受け、更に若干エツチ
ングされることもあるうえに、フイールド酸化
膜２２の膜厚が減少してしまう。
以上のようにこの方法ではn-型不純物領域２
７ａ，２８ａの幅L〓の制御性は著しく悪く、その
他の問題点も生じる。
７ａ，２８ａの幅L〓の制御性は著しく悪く、その
他の問題点も生じる。
() 第３の方法はホトレジストパターンを用い
て、高ドーズ量の不純物イオン注入と低ドーズ
量の不純物イオン注入との打ち分けを行なうも
のであるが、n-型不純物領域の幅L〓が1μｍ以
下であることから、L〓の制御性は極めて悪い。
て、高ドーズ量の不純物イオン注入と低ドーズ
量の不純物イオン注入との打ち分けを行なうも
のであるが、n-型不純物領域の幅L〓が1μｍ以
下であることから、L〓の制御性は極めて悪い。
本発明は上記事情に鑑みてなされたものであ
り、ソース、ドレイン領域の低濃度不純物領域を
制御性よく形成して信頼性の向上を図るとともに
各工程のマージンを向上し得る半導体装置の製造
方法を提供しようとするものである。
り、ソース、ドレイン領域の低濃度不純物領域を
制御性よく形成して信頼性の向上を図るとともに
各工程のマージンを向上し得る半導体装置の製造
方法を提供しようとするものである。
本発明の半導体装置の製造方法は例えばゲート
電極形成後、低ドーズ量の不純物イオン注入を行
ない、基板表面及びゲート電極表面に第１の被膜
を形成した後、全面に多結晶シリコン膜を堆積
し、更に該多結晶シリコン膜表面に第２の被膜を
形成し、第２の被膜及び多結晶シリコン膜を順次
異方性エツチングし、ゲート電極側面に多結晶シ
リコン膜を残存させて高ドーズ量のイオン注入を
行ない、つづいてこの残存した多結晶シリコン膜
を除去した後、熱処理してLDD構造のソース、
ドレイン領域を形成することを特徴とするもので
ある。
電極形成後、低ドーズ量の不純物イオン注入を行
ない、基板表面及びゲート電極表面に第１の被膜
を形成した後、全面に多結晶シリコン膜を堆積
し、更に該多結晶シリコン膜表面に第２の被膜を
形成し、第２の被膜及び多結晶シリコン膜を順次
異方性エツチングし、ゲート電極側面に多結晶シ
リコン膜を残存させて高ドーズ量のイオン注入を
行ない、つづいてこの残存した多結晶シリコン膜
を除去した後、熱処理してLDD構造のソース、
ドレイン領域を形成することを特徴とするもので
ある。
また、本発明の半導体装置の製造方法では、前
述したようにゲート電極の形成直後にゲート電極
をマスクとして低ドーズ量の不純物イオン注入を
行う代わりに、ゲート電極側面に残存させた多結
晶シリコン膜を除去した後にゲート電極をマスク
として低ドーズ量の不純物イオン注入を行つても
よい。
述したようにゲート電極の形成直後にゲート電極
をマスクとして低ドーズ量の不純物イオン注入を
行う代わりに、ゲート電極側面に残存させた多結
晶シリコン膜を除去した後にゲート電極をマスク
として低ドーズ量の不純物イオン注入を行つても
よい。
一般に、多結晶シリコン膜のステツプカバレー
ジは良好である。すなわち、シリコンの膜堆積の
律速過程は吸着およびその後の成膜過程により決
まり（反応律速）、しかも特にシリコンは段差部
にも吸着しやすいので、均一な膜が形成され、ス
テツプカバレツジが良好である。特に減圧CVD
法を用いて多結晶シリコン膜を形成すれば、前述
した反応律速がより顕著になり、ステツプカバレ
ツジはより良好になる。また、第２の被膜を異方
性エツチングすることにより残存した第２の被膜
の一部をマスクとして多結晶シリコン膜を異方性
エツチングするため、多結晶シリコン膜のサイド
エツチングを防止できる。これらの理由から、形
成すべきソース、ドレイン領域の低濃度不純物領
域の幅に対応する幅の多結晶シリコン膜を制御性
よくゲート電極側面に残存させることができる。
したがつて、LDD構造のソース、ドレイン領域
を制御性よく形成でき、信頼性を向上することが
できる。
ジは良好である。すなわち、シリコンの膜堆積の
律速過程は吸着およびその後の成膜過程により決
まり（反応律速）、しかも特にシリコンは段差部
にも吸着しやすいので、均一な膜が形成され、ス
テツプカバレツジが良好である。特に減圧CVD
法を用いて多結晶シリコン膜を形成すれば、前述
した反応律速がより顕著になり、ステツプカバレ
ツジはより良好になる。また、第２の被膜を異方
性エツチングすることにより残存した第２の被膜
の一部をマスクとして多結晶シリコン膜を異方性
エツチングするため、多結晶シリコン膜のサイド
エツチングを防止できる。これらの理由から、形
成すべきソース、ドレイン領域の低濃度不純物領
域の幅に対応する幅の多結晶シリコン膜を制御性
よくゲート電極側面に残存させることができる。
したがつて、LDD構造のソース、ドレイン領域
を制御性よく形成でき、信頼性を向上することが
できる。
以下、本発明の実施例を第４図ａ〜ｄを参照し
て説明する。
て説明する。
まず、ｐ型シリコン基板３１表面に選択酸化法
によりフイールド酸化膜３２を形成した後、この
フイールド酸化膜３２によつて囲まれた素子領域
表面にゲート酸化膜となる熱酸化膜を形成した。
次に、全面に多結晶シリコン膜を堆積した後、パ
ターニングしてゲート電極３３を形成し、更に、
このゲート電極３３をマスクとして前記熱酸化膜
をエツチングしてゲート酸化膜３４を形成した。
つづいて、このゲート電極３３をマスクとして砒
素またはリンイオンを低ドーズ量（後の工程にお
ける熱処理により、1017cm-3程度の不純物濃度の
拡散層が形成される）でイオン注入した（同図ａ
図示）。
によりフイールド酸化膜３２を形成した後、この
フイールド酸化膜３２によつて囲まれた素子領域
表面にゲート酸化膜となる熱酸化膜を形成した。
次に、全面に多結晶シリコン膜を堆積した後、パ
ターニングしてゲート電極３３を形成し、更に、
このゲート電極３３をマスクとして前記熱酸化膜
をエツチングしてゲート酸化膜３４を形成した。
つづいて、このゲート電極３３をマスクとして砒
素またはリンイオンを低ドーズ量（後の工程にお
ける熱処理により、1017cm-3程度の不純物濃度の
拡散層が形成される）でイオン注入した（同図ａ
図示）。
次いで、熱酸化を行ない露出した基板３１表面
及びゲート電極３３表面に第１の被膜として熱酸
化膜３５を形成した。つづいて、減圧CVD法に
より、全面に厚さ0.2〜0.5μｍのリンドープ多結
晶シリコン膜を堆積した。減圧CVD法により形
成された多結晶シリコン膜は、特にステツプカバ
レツジがよいので、ゲート電極３３の形状に対応
するほぼ垂直な段差形状が得られる。また、この
多結晶シリコン膜３６の膜厚は後記するソース、
ドレイン領域のn-型不純物領域の幅L〓を決定す
る重要な因子となるので、慎重な膜厚制御が要求
される。つづいて、熱酸化を行ない、前記多結晶
シリコン膜３６表面に第２の被膜として熱酸化膜
３７を形成した。この熱酸化膜３７は後の工程で
前記多結晶シリコン膜３６の異方性エツチングの
マスクとなるとともに、n-型不純物領域の幅L〓
を決定する重要な因子となる。また、この熱酸化
膜３７の膜厚は前記多結晶シリコン膜３６の膜厚
より薄く、100〜1000Åの範囲で形成される（同
図ｂ図示）。
及びゲート電極３３表面に第１の被膜として熱酸
化膜３５を形成した。つづいて、減圧CVD法に
より、全面に厚さ0.2〜0.5μｍのリンドープ多結
晶シリコン膜を堆積した。減圧CVD法により形
成された多結晶シリコン膜は、特にステツプカバ
レツジがよいので、ゲート電極３３の形状に対応
するほぼ垂直な段差形状が得られる。また、この
多結晶シリコン膜３６の膜厚は後記するソース、
ドレイン領域のn-型不純物領域の幅L〓を決定す
る重要な因子となるので、慎重な膜厚制御が要求
される。つづいて、熱酸化を行ない、前記多結晶
シリコン膜３６表面に第２の被膜として熱酸化膜
３７を形成した。この熱酸化膜３７は後の工程で
前記多結晶シリコン膜３６の異方性エツチングの
マスクとなるとともに、n-型不純物領域の幅L〓
を決定する重要な因子となる。また、この熱酸化
膜３７の膜厚は前記多結晶シリコン膜３６の膜厚
より薄く、100〜1000Åの範囲で形成される（同
図ｂ図示）。
次いで、異方性エツチングにより前記熱酸化膜
３７をエツチングした。この際、前記多結晶シリ
コン膜３６のゲート電極３３の形状に対応する段
差部の側壁にのみ残存熱酸化膜３７′，３７′が形
成された（同図ｃ図示）。
３７をエツチングした。この際、前記多結晶シリ
コン膜３６のゲート電極３３の形状に対応する段
差部の側壁にのみ残存熱酸化膜３７′，３７′が形
成された（同図ｃ図示）。
次いで、この残存酸化膜３７′，３７′をマスク
として異方性エツチングにより前記多結晶シリコ
ン膜３６をエツチングした。この結果、前記ゲー
ト電極３３の側壁に前記熱酸化膜３５を介して、
その端部に前記残存酸化膜３７′，３７′が残つた
状態で残存多結晶シリコン膜３６′，３６′が形成
された。この多結晶シリコン膜３６のエツチング
の際に、残存熱酸化膜３７′，３７′により多結晶
シリコン膜３６のサイドエツチングが防止され、
その膜厚に等しい幅の残存多結晶シリコン膜３
６′，３６′が制御性よく形成される。つづいて、
前記ゲート電極３３及び残存多結晶シリコン膜３
６′，３６′をマスクとして砒素またはリンを高ド
ーズ量でイオン注入した（同図ｄ図示）。
として異方性エツチングにより前記多結晶シリコ
ン膜３６をエツチングした。この結果、前記ゲー
ト電極３３の側壁に前記熱酸化膜３５を介して、
その端部に前記残存酸化膜３７′，３７′が残つた
状態で残存多結晶シリコン膜３６′，３６′が形成
された。この多結晶シリコン膜３６のエツチング
の際に、残存熱酸化膜３７′，３７′により多結晶
シリコン膜３６のサイドエツチングが防止され、
その膜厚に等しい幅の残存多結晶シリコン膜３
６′，３６′が制御性よく形成される。つづいて、
前記ゲート電極３３及び残存多結晶シリコン膜３
６′，３６′をマスクとして砒素またはリンを高ド
ーズ量でイオン注入した（同図ｄ図示）。
次いで、エツチヤントを用いた等方性のエツチ
ングにより前記残存多結晶シリコン膜３６′，３
６′を除去した。この際、残存多結晶シリコン膜
３６′，３６′上の残存熱酸化膜３７′，３７′がリ
フトオフされる。つづいて、熱処理を行ない前記
２回のイオン注入層を活性化してn-型不純物領
域３８ａ，３９ａとこれらの領域に隣接するn+
型不純物領域３８ｂ，３９ｂとからなるソース、
ドレイン領域３８，３９を形成した（同図ｅ図
示）。
ングにより前記残存多結晶シリコン膜３６′，３
６′を除去した。この際、残存多結晶シリコン膜
３６′，３６′上の残存熱酸化膜３７′，３７′がリ
フトオフされる。つづいて、熱処理を行ない前記
２回のイオン注入層を活性化してn-型不純物領
域３８ａ，３９ａとこれらの領域に隣接するn+
型不純物領域３８ｂ，３９ｂとからなるソース、
ドレイン領域３８，３９を形成した（同図ｅ図
示）。
次いで、全面にCVD酸化膜４０と堆積した後、
コンタクトホール４１，４１を開孔した。つづい
て、全面にAl膜を蒸着した後、パターニングし
てAl配線４２，４２を形成し、LDD構造のMOS
半導体装置を製造した（同図ｆ図示）。
コンタクトホール４１，４１を開孔した。つづい
て、全面にAl膜を蒸着した後、パターニングし
てAl配線４２，４２を形成し、LDD構造のMOS
半導体装置を製造した（同図ｆ図示）。
しかして、上記実施例の方法によれば、第４図
ｂ図示の工程で全面に堆積される多結晶シリコン
膜３６はステツプカバレツジがよいので、ゲート
電極３３の形状に対応するほぼ垂直な段差形状が
得られる。次いで、同図ｃ図示の工程において第
２の被膜である熱酸化膜３７を異方性エツチング
して残存熱酸化膜３７′を形成し、更に同図ｄ図
示の工程でこの残存熱酸化膜３７′をマスクとし
て前記多結晶シリコン膜３６を異方性エツチング
すると、残存熱酸化膜３７′が存在するため多結
晶シリコン膜３６のサイドエツチングを防止で
き、形成すべきソース、ドレイン領域のn-型不
純物領域の幅L〓に対応する幅の残存多結晶シリコ
ン膜３６′を制御性よく形成することができる。
この結果、同図ａ図示のゲート電極３３をマスク
とする低ドーズ量のイオン注入及び同図ｄ図示の
ゲート電極３３及び残存多結晶シリコン膜３６′
をマスクとする高ドーズ量のイオン注入により形
成されたイオン注入層を同図ｅ図示の工程で熱処
理により活性化すると、設計通りの幅L〓を有する
n-型不純物領域３８ａ，３９ａを構成要素とす
るソース、ドレイン領域３８，３９を形成するこ
とができる。したがつて、ゲート長がサブミクロ
ンとなつてもホツトエレクトロンの発生に伴うし
きい値電圧の変動等を有効に防止できるLDD構
造をMOS半導体装置を制御性よく形成すること
ができ、信頼性を著しく向上することができる。
ｂ図示の工程で全面に堆積される多結晶シリコン
膜３６はステツプカバレツジがよいので、ゲート
電極３３の形状に対応するほぼ垂直な段差形状が
得られる。次いで、同図ｃ図示の工程において第
２の被膜である熱酸化膜３７を異方性エツチング
して残存熱酸化膜３７′を形成し、更に同図ｄ図
示の工程でこの残存熱酸化膜３７′をマスクとし
て前記多結晶シリコン膜３６を異方性エツチング
すると、残存熱酸化膜３７′が存在するため多結
晶シリコン膜３６のサイドエツチングを防止で
き、形成すべきソース、ドレイン領域のn-型不
純物領域の幅L〓に対応する幅の残存多結晶シリコ
ン膜３６′を制御性よく形成することができる。
この結果、同図ａ図示のゲート電極３３をマスク
とする低ドーズ量のイオン注入及び同図ｄ図示の
ゲート電極３３及び残存多結晶シリコン膜３６′
をマスクとする高ドーズ量のイオン注入により形
成されたイオン注入層を同図ｅ図示の工程で熱処
理により活性化すると、設計通りの幅L〓を有する
n-型不純物領域３８ａ，３９ａを構成要素とす
るソース、ドレイン領域３８，３９を形成するこ
とができる。したがつて、ゲート長がサブミクロ
ンとなつてもホツトエレクトロンの発生に伴うし
きい値電圧の変動等を有効に防止できるLDD構
造をMOS半導体装置を制御性よく形成すること
ができ、信頼性を著しく向上することができる。
なお、同図ｅ図示の工程における残存多結晶シ
リコン膜３６′及び残存熱酸化膜３７′を除去する
方法としては、上記実施例のように多結晶シリコ
ンのエツチントを用いて等方性エツチングを行な
い両者を同時に除去する方法の他に、残存熱酸化
膜３７′を除去し、つづいて残存多結晶シリコン
膜３６′を除去する方法が考えられる。しかし、
後者の方法では残存熱酸化膜３７′のエツチング
の際に基板３１の表面の熱酸化膜３５が除去され
て基板３１が露出するのを避けなければならな
い。これは、次の残存多結晶シリコン膜３６′を
除去する際に、ソース、ドレイン領域となる基板
３１がエツチングされてしまうためである。この
結果、残存熱酸化膜３７′のエツチング工程はマ
ージンの少ないものとなる。これに対して上記実
施例の方法ではこのような欠点がなく、ソース、
ドレイン領域の基板３１面の露出、フイールド酸
化膜３２の膜厚減少の問題が生じることがなく、
充分なエツチングを行なうことができマージンが
向上するうえに工程が簡便である。
リコン膜３６′及び残存熱酸化膜３７′を除去する
方法としては、上記実施例のように多結晶シリコ
ンのエツチントを用いて等方性エツチングを行な
い両者を同時に除去する方法の他に、残存熱酸化
膜３７′を除去し、つづいて残存多結晶シリコン
膜３６′を除去する方法が考えられる。しかし、
後者の方法では残存熱酸化膜３７′のエツチング
の際に基板３１の表面の熱酸化膜３５が除去され
て基板３１が露出するのを避けなければならな
い。これは、次の残存多結晶シリコン膜３６′を
除去する際に、ソース、ドレイン領域となる基板
３１がエツチングされてしまうためである。この
結果、残存熱酸化膜３７′のエツチング工程はマ
ージンの少ないものとなる。これに対して上記実
施例の方法ではこのような欠点がなく、ソース、
ドレイン領域の基板３１面の露出、フイールド酸
化膜３２の膜厚減少の問題が生じることがなく、
充分なエツチングを行なうことができマージンが
向上するうえに工程が簡便である。
なお、上記実施例では第１の被膜として多結晶
シリコンの熱酸化膜を用いたが、これに限らず多
結晶シリコン以外の材料であればよく、例えば
CVD法もしくはスパツタ法によつて形成した酸
化膜もしくはシリコン窒化膜でもよい。
シリコンの熱酸化膜を用いたが、これに限らず多
結晶シリコン以外の材料であればよく、例えば
CVD法もしくはスパツタ法によつて形成した酸
化膜もしくはシリコン窒化膜でもよい。
また、上記実施例では第２の被膜として熱酸化
膜を用いたが、これに限らず多結晶シリコン以外
の材料であればよく、例えばCVD法、スパツタ
法もしくは蒸着法によつて形成した酸化膜、シリ
コン窒化膜もしくはAl，Mo等の金属でもよい。
膜を用いたが、これに限らず多結晶シリコン以外
の材料であればよく、例えばCVD法、スパツタ
法もしくは蒸着法によつて形成した酸化膜、シリ
コン窒化膜もしくはAl，Mo等の金属でもよい。
また、多結晶シリコンの代わりに非晶質シリコ
ンを用いてもよいことは勿論である。
ンを用いてもよいことは勿論である。
また、上記実施例では第４図ａ図示の工程で低
ドーズ量のイオン注入の際に、不純物としてｎ型
の砒素またはリンを用いたが、ｎ型不純物の代わ
りにｐ型不純物であるボロンをｎ型不純物よりも
深く打ち込んでもよい。このようにｐ型不純物を
イオン注入しても、後の熱処理工程で高ドーズ量
のイオン注入によつて形成されたn+型不純物領
域からの横方向の不純物拡散によりチヤネル領域
近傍にn-型不純物領域が形成される。このよう
にｐ型不純物をイオン注入することによりシヨー
トチヤネル効果を減少することができる。また、
この工程でｎ型不純物とｐ型不純物の両者をイオ
ン注入してもよい。
ドーズ量のイオン注入の際に、不純物としてｎ型
の砒素またはリンを用いたが、ｎ型不純物の代わ
りにｐ型不純物であるボロンをｎ型不純物よりも
深く打ち込んでもよい。このようにｐ型不純物を
イオン注入しても、後の熱処理工程で高ドーズ量
のイオン注入によつて形成されたn+型不純物領
域からの横方向の不純物拡散によりチヤネル領域
近傍にn-型不純物領域が形成される。このよう
にｐ型不純物をイオン注入することによりシヨー
トチヤネル効果を減少することができる。また、
この工程でｎ型不純物とｐ型不純物の両者をイオ
ン注入してもよい。
また、前記ゲート電極３３をマスクとする低ド
ーズ量の不純物イオン注入は第４図ａ図示の工程
に限らず、同図ｂ図示の基板３１表面及びゲート
電極３３表面に熱酸化膜３５を形成した工程の後
でもよいし、同図ｅ図示の残存多結晶シリコン膜
３６′を除去した工程の後でもよい。
ーズ量の不純物イオン注入は第４図ａ図示の工程
に限らず、同図ｂ図示の基板３１表面及びゲート
電極３３表面に熱酸化膜３５を形成した工程の後
でもよいし、同図ｅ図示の残存多結晶シリコン膜
３６′を除去した工程の後でもよい。
更に、同図ｄ図示の工程では多結晶シリコン膜
３６を異方性エツチングのみによりエツチングし
て残存多結晶シリコン膜３６′を形成したが、異
方性エツチングと等方性エツチングとを併用して
もよい。一般に、等方性エツチングの方が酸化膜
に対する多結晶シリコンの選択エツチング性が良
好であるので、このエツチング工程のマージンを
向上することができる。
３６を異方性エツチングのみによりエツチングし
て残存多結晶シリコン膜３６′を形成したが、異
方性エツチングと等方性エツチングとを併用して
もよい。一般に、等方性エツチングの方が酸化膜
に対する多結晶シリコンの選択エツチング性が良
好であるので、このエツチング工程のマージンを
向上することができる。
また、上記実施例ではｎチヤネルMOS半導体
装置について説明したが、ｐチヤネルMOS半導
体装置にも同様に適用できることは勿論である。
装置について説明したが、ｐチヤネルMOS半導
体装置にも同様に適用できることは勿論である。
以上詳述した如く、本発明によればLDD構造
のソース、ドレイン領域を制御性よく形成して信
頼性の向上を図るとともに各工程のマージンを向
上し得る半導体装置の製造方法を提供できるもの
である。
のソース、ドレイン領域を制御性よく形成して信
頼性の向上を図るとともに各工程のマージンを向
上し得る半導体装置の製造方法を提供できるもの
である。
第１図はLDD構造のMOS半導体装置の断面
図、第２図ａ〜ｄ及び第３図ａ〜ｄはLDD構造
のMOS半導体装置を得るための従来の製造方法
を示す断面図、第４図ａ〜ｆは本発明の実施例に
おけるLDD構造のMOS半導体装置の製造方法を
示す断面図である。 ３１……ｐ型シリコン基板、３２……フイール
ド酸化膜、３３……ゲート電極、３４……ゲート
酸化膜、３５……熱酸化膜、３６……多結晶シリ
コン膜、３６′……残存多結晶シリコン膜、３７
……熱酸化膜、３７′……残存熱酸化膜、３８，
３９……ソース、ドレイン領域、３８ａ，３９ａ
……n-型不純物領域、３８ｂ，３９ｂ……n+型
不純物領域、４０……CVD酸化膜、４１……コ
ンタクトホール、４２……Al配線。
図、第２図ａ〜ｄ及び第３図ａ〜ｄはLDD構造
のMOS半導体装置を得るための従来の製造方法
を示す断面図、第４図ａ〜ｆは本発明の実施例に
おけるLDD構造のMOS半導体装置の製造方法を
示す断面図である。 ３１……ｐ型シリコン基板、３２……フイール
ド酸化膜、３３……ゲート電極、３４……ゲート
酸化膜、３５……熱酸化膜、３６……多結晶シリ
コン膜、３６′……残存多結晶シリコン膜、３７
……熱酸化膜、３７′……残存熱酸化膜、３８，
３９……ソース、ドレイン領域、３８ａ，３９ａ
……n-型不純物領域、３８ｂ，３９ｂ……n+型
不純物領域、４０……CVD酸化膜、４１……コ
ンタクトホール、４２……Al配線。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体基板の素子領域表面にゲ
ート絶縁膜を介してゲート電極を形成する工程
と、前記ゲート電極をマスクとして不純物を低ド
ーズ量でイオン注入する工程と、前記基板表面及
びゲート電極表面に第１の被膜を形成する工程
と、全面に多結晶シリコン膜または非晶質シリコ
ン膜を堆積した後、該多結晶シリコン膜または非
晶質シリコン膜の表面に第２の被膜を形成する工
程と、該第２の被膜を異方性エツチングによりエ
ツチングし、前記多結晶シリコン膜または非晶質
シリコン膜の段差部の側面にのみ第２の被膜を残
存させる工程と、この残存した第２の被膜をマス
クとして異方性エツチングにより前記多結晶シリ
コン膜または非晶質シリコン膜をエツチングし、
前記ゲート電極の側面に前記第１の被膜を介して
多結晶シリコン膜または非晶質シリコン膜を残存
させる工程と、前記ゲート電極及び残存した多結
晶シリコン膜または非晶質シリコン膜をマスクと
して第２導電型の不純物を高ドース量でイオン注
入する工程と、前記残存した多結晶シリコン膜ま
たは非晶質シリコン膜を除去する工程と、熱処理
を行い前記２回のイオン注入層を活性化し、チヤ
ネル領域近傍の低濃度不純物領域とこの低濃度不
純物領域に隣接する高濃度不純物領域とからなる
第２導電型のソース、ドレイン領域を形成する工
程とを具備したことを特徴とする半導体装置の製
造方法。 ２ 第１導電型の半導体基板の素子領域表面にゲ
ート絶縁膜を介してゲート電極を形成する工程
と、前記基板表面及びゲート電極表面に第１の被
膜を形成する工程と、全面に多結晶シリコン膜ま
たは非晶質シリコン膜を堆積した後、該多結晶シ
リコン膜または非晶質シリコン膜の表面に第２の
被膜を形成する工程と、該第２の被膜を異方性エ
ツチングによりエツチングし、前記多結晶シリコ
ン膜または非晶質シリコン膜の段差部の側面にの
み第２の被膜を残存させる工程と、この残存した
第２の被膜をマスクとして異方性エツチングによ
り前記多結晶シリコン膜または非晶質シリコン膜
をエツチングし、前記ゲート電極の側面に前記第
１の被膜を介して多結晶シリコン膜または非晶質
シリコン膜を残存させる工程と、前記ゲート電極
及び残存した多結晶シリコン膜または非晶質シリ
コン膜をマスクとして第２導電型の不純物を高ド
ース量でイオン注入する工程と、前記残存した多
結晶シリコン膜または非晶質シリコン膜を除去す
る工程と、前記ゲート電極をマスクとして不純物
を低ドーズ量でイオン注入する工程と、熱処理を
行い前記２回のイオン注入層を活性化し、チヤネ
ル領域近傍の低濃度不純物領域とこの低濃度不純
物領域に隣接する高濃度不純物領域とからなる第
２導電型のソース、ドレイン領域を形成する工程
とを具備したことを特徴とする半導体装置の製造
方法。 ３ 第１の被膜が熱酸化膜またはCVD法もしく
はスパツタ法により形成された酸化膜もしくはシ
リコン窒化膜であることを特徴とする特許請求の
範囲第１項記載の半導体装置の製造方法。 ４ 第２の被膜が熱酸化膜またはCVD法、スパ
ツタ法もしくは蒸着法により形成された酸化膜、
シリコン窒化膜もしくは金属であることを特徴と
する特許請求の範囲第１項記載の半導体装置の製
造方法。 ５ ゲート電極をマスクとして低ドーズ量でイオ
ン注入される不純物が第２導電型の不純物である
ことを特徴とする特許請求の範囲第１項記載の半
導体装置の製造方法。 ６ ゲート電極をマスクとして低ドーズ量でイオ
ン注入される不純物が第１導電型の不純物である
ことを特徴とする特許請求の範囲第１項記載の半
導体装置の製造方法。 ７ ゲート電極をマスクとして低ドーズ量でイオ
ン注入される不純物が第１及び第２の両導電型の
不純物であることを特徴とする特許請求の範囲第
１項記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58011970A JPS59138379A (ja) | 1983-01-27 | 1983-01-27 | 半導体装置の製造方法 |
| US06/573,654 US4488351A (en) | 1983-01-27 | 1984-01-25 | Method for manufacturing semiconductor device |
| DE8484100874T DE3462969D1 (en) | 1983-01-27 | 1984-01-27 | Method of manufacturing a semiconductor device having lightly doped regions |
| EP84100874A EP0127725B1 (en) | 1983-01-27 | 1984-01-27 | Method of manufacturing a semiconductor device having lightly doped regions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58011970A JPS59138379A (ja) | 1983-01-27 | 1983-01-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59138379A JPS59138379A (ja) | 1984-08-08 |
| JPH0434819B2 true JPH0434819B2 (ja) | 1992-06-09 |
Family
ID=11792470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58011970A Granted JPS59138379A (ja) | 1983-01-27 | 1983-01-27 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4488351A (ja) |
| EP (1) | EP0127725B1 (ja) |
| JP (1) | JPS59138379A (ja) |
| DE (1) | DE3462969D1 (ja) |
Families Citing this family (48)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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