JPH0740604B2 - Ｍｏｓ半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 本発明MOS半導体装置の製造方法を以下の項目に従って
説明する。

A.産業上の利用分野 B.発明の概要 C.従来技術［第４図］ D.発明が解決しようとする問題点［第５図、第６図］ E.問題点を解決するための手段 F.実施例［第１図乃至第３図］ a.第１の実施例［第１図、第２図］ b.第２の実施例［第３図］ c.作用 G.発明の効果 （A.産業上の利用分野） 本発明はLDD （ライトリイドープドドレイン）構造のM
OS半導体装置、主として、少なくとも互いに一方のゲー
ト電極が他方のドレインに接続された対を成すMOSトラ
ンジスタを複数対有し、上記ゲート電極とドレインとの
接続を、ゲート電極が近接しドレインが露出する電極取
り出し開口上からゲート電極の一部分上に渡って形成さ
れた導電性膜により成したMOS半導体装置の製造方法の
製造方法に関するものである。

（B.発明の概要） 本発明は、上記MOS半導体の製造方法において、ゲート
電極側面に形成したサイドウォールを支障なく除去して
上記電極取り出し用開口を通してのドレインとゲート電
極との接続性がサイドウォールによって低下せしめられ
ないようにするため、 ゲート電極形成後半導体基板表面にエッチングストップ
用薄膜を形成し、次いで、サイドウォールを形成し、サ
イドウォールをマスクとして高濃度不純物領域を形成し
た後サイドウォールを除去し、層間絶縁膜を形成し、し
かる後、電極取り出し用開口を形成して半導体基板表面
を部分的に露出させ、ゲート電極の一部分上から上記電
極取り出し用の開口上に渡る導電性膜を形成してゲート
電極とドレインとの接続を行うものであり、そして、サ
イドウォールの形成前または除去後にゲート電極をマス
クとする低濃度の不純物領域の形成を行うものである。

（C.従来技術）［第４図］ MOSトランジスタ、MOSLSI等においてゲート長が短くな
るとドレイン近傍における電位傾度が大きくなり、流れ
るelectronが非常に強く加速される。その結果、２次電
子であるhot electronが発生する。そして、その発生し
たhot electronはゲート絶縁膜中に捕獲され、しきい値
電圧Vthがシフトする等ホットエレクトロン効果が発生
する。そこで、そのホットエレクトロン効果の発生を防
止するためソース、ドレイン領域のゲート電極側の部分
の不純物濃度を低くするLDD（ライトリイドープドドレ
イン）構造のMOS半導体装置が開発された。第４図
（Ａ）乃至（Ｅ）はLDD構造のMOS半導体装置の製造方法
を工程順に示すものである。同図に従ってその製造方法
を説明する。

（Ａ）Ｐ型半導体基板ａの表面部を選択的に加熱酸化す
ることによりフィールド絶縁膜ｂを形成し、半導体基板
ａの素子形成領域表面にゲート絶縁膜ｃを形成し、その
後ゲート電極ｄを形成し、しかる後ゲート電極ｄ表面に
酸化膜ｅを形成する。第４図（Ａ）は酸化膜ｅ形成後の
状態を示す。

（Ｂ）Ｎ型の不純物をゲート電極ｄをマスクとして半導
体基板ａの表面部にドープすることにより低不純物濃度
のソースｆ、ドレインｇを形成する。第４図（Ｂ）は低
不純物濃度のソースｆ、ドレインｇを形成した後の状態
を示す。

（Ｃ）第４図（Ｃ）に示すように半導体基板ａ上に全面
的にサイドウォール形成用の絶縁膜ｈを形成する。

（Ｄ）絶縁膜ｈに対する異方性エッチングにより第４図
（Ｄ）に示すようにサイドウォールｉをゲート電極ｄの
側面に形成する。

（Ｅ）上記サイドウォールｉをマスクとして半導体基板
ａ表面部に不純物をドープすることにより第４図（Ｅ）
に示すように高不純物濃度のソースｊ、ドレインｋを形
成する。

このようなMOS半導体装置の製造方法によれば、ドレイ
ンが高不純物濃度の領域ｋと、その内側に位置する低不
純物濃度の領域ｇとで構成され、ホットエレクトロン効
果の発生を防止することができる。

（D.発明が解決しようとする問題点）［第５図、第６
図］ ところで、第４図に示したMOS半導体装置の製造方法に
よれば次のような問題があった。

先ず、サイドウォール形成用の絶縁膜ｈの形成後その絶
縁膜ｈに対して異方性エッチングをすることによりサイ
ドウォールｉを形成する際オーバーエッチングするとフ
ィールド絶縁膜ｂが、そして、ソースｊ、ドレインｇ上
の絶縁膜ｃが一部侵蝕される。その結果、ゲート電極ｄ
の上面、ソースｆ及びドレインｇの表面が露出する惧れ
がある。勿論、オーバーエッチングが生じないようにす
ればそのような問題の生じる余地はないが、異方性エッ
チングの面内均一性、絶縁膜の膜厚の均一性は決して充
分ではないのでオーバーエッチングの完全な回避は不可
能である。従って、オーバーエッチングによるゲート電
極ｄの上面、ソースｆ及びドレインｇの表面が露出する
惧れがあるという問題は回避することができない。

また、第４図（Ｅ）に示す工程で高不純物濃度のソース
ｊ及びドレインｋを形成した後サイドウォールｉを除去
しようとすると露出しているフィールド絶縁膜ｂもサイ
ドウォールｉの高さ分は膜厚が減少するので事実上サイ
ドウォールｉを除去することはできなかった。従って、
サイドウォールｉを除去する必要のある場合には第４図
に示したMOS半導体装置の製造方法は活用することはで
きない。

というのは、第５図に示すようなMOSFETQ1〜Q4、抵抗R
1、R2からなるスターティックRAMセルは例えばFETQ2の
ゲートと抵抗R1とFETQ1のドレインとを互いに電気的に
接続する必要があり、スターティックRAMセルを上述し
た製造方法で製造した場合その接続部は第６図に示すよ
うな断面構造となり、サイドウォールｉが接続部に存在
して良好な接続に支障をきたす惧れを生じる。尚、同図
において、ｌは層間絶縁膜、ｍは第２の半導体層で、ゲ
ート電極ｄを形成し、その後、層間絶縁膜ｌを形成した
後にCVDにより形成される。

そして、この第２の半導体層ｍが抵抗R1を構成する。そ
して、FETQ2のゲートとFETQ1のドレインｋとの間の電気
的接続はその第２の半導体層ｍを介して行なわれるが、
そのゲート電極ｄの側面に形成されたサイドウォールｉ
はその第２の半導体層ｍを介してQ2のゲートとQ1のドレ
インｋとの間を接続する電気的経路を狭くする要因とな
り、寄生抵抗を生ぜしめる。これはRAMの特性を低下さ
せる。従って、ホットエレクトロン効果を防止するため
のサイドウォールｉを形成してLDD構造にした場合は高
不純物濃度領域の形成後サイドウォールを除去し、しか
る後、層間絶縁膜ｌ、第２の半導体層ｍを形成すること
が好ましい。

しかるに、上述したようにサイドウォールｉを除去する
とフィールド絶縁膜ｂがサイドウォールｉの厚さ分膜厚
が薄くなるという問題があり、事実上サイドウォールｌ
を除去すると必要性があるにも拘らず除去できなかっ
た。

本発明は上記問題点を解決すべく為されたもので、ゲー
ト電極の側面にサイドウォールｉを形成するための異方
性エッチングをする際にフィールド絶縁膜、ゲート電極
・ソース・ドレイン上の絶縁膜が侵蝕されることを防止
し、サイドウォールをフィールド絶縁膜の侵蝕を伴うこ
となく除去できるように、以て、電極取り出し用開口を
通してのドレインとゲート電極との接続性がサイドウォ
ールによって低下せしめられないようにすることを目的
とするものである。

（E.問題点を解決するための手段） 本発明MOS半導体装置の製造方法は、上記問題点を解決
するため、ゲート電極形成後半導体表面にエッチングス
トップ用薄膜を形成し、次いで、サイドウォールを形成
し、ゲート電極及びサイドウォールをマスクとして高濃
度不純物領域を形成した後サイドウォールを除去し、層
間絶縁膜を形成し、しかる後、電極取り出し用開口を形
成して半導体基板のドレイン表面を露出させ、ゲート電
極の一部分上から上記電極取り出し用の開口上に渡る導
電性膜を形成してゲート電極とドレインとの接続を行う
ものであり、そして、サイドウォールの形成前または除
去後にゲート電極をマスクとする低濃度の不純物領域の
形成を行うことを特徴とするものである。

従って、本発明MOS半導体装置の製造方法によれば、ゲ
ート電極の形成後に半導体基板表面上にエッチングスト
ップ用薄膜を形成したうえでサイドウォールを形成する
ので、そのサイドウォールを形成するための異方性エッ
チングを行う際にオーバーエッチングが生じることをそ
のエッチングストップ用薄膜によって防止することがで
きる。即ち、素子形成領域表面、ゲート電極表面、フィ
ールド絶縁膜表面等がサイドウォール形成時に侵蝕され
ることをエッチングストップ用薄膜によって防止するこ
とができる。

そして、サイドウォールがエッチングストップ用薄膜を
下地として形成されているので、そのサイドウォールを
エッチングしてもサイドウォール以外の部分、例えばフ
ィールド絶縁膜が侵蝕されるのを防止することができ
る。従って、サイドウォールを形成した形成したそのサ
イドウォールをマスクとして利用し、サイドウォールが
役割を果した後はそのサイドウォールを支障なくエッチ
ングにより除去することができる。従って、サイドウォ
ールがゲート電極に近接した位置にて為される電極の取
り出し及びゲート電極とドレインとの接続に悪影響を及
ぼすことを防止することができる。

（F.実施例）［第１図乃至第３図］ 以下に、本発明MOS半導体装置の製造方法を添附図面に
示した実施例に従って詳細に説明する。

（a.第１の実施例）［第１図、第２図］ 第１図（Ａ）乃至（Ｈ）及び第２図（Ａ）乃至（Ｄ）は
本発明MOS半導体装置の製造方法の実施の一例を示すも
のである。

（Ａ）Ｐ型半導体基板１の表面部を選択的に熱酸化する
ことによりフィールド絶縁膜２を形成し、半導体基板１
の素子形成領域表面にゲート絶縁膜３を形成し、その
後、ゲート電極４を形成し、その後、熱酸化することに
より酸化膜５を表面に形成する。第１図（Ａ）は酸化膜
５形成後の状態を示す。

（Ｂ）ゲート電極４をマスクとして半導体基板１の素子
形成領域にＮ型不純物を添加することにより第２図
（Ｂ）に示すように低濃度のＮ型のソース６及びドレイ
ン７を形成する。

（Ｃ）半導体基板１表面上に第１図（Ｃ）に示すように
多結晶シリコン膜８を形成する。該多結晶シリコン膜８
はエッチングストップ用のもので、後の工程（Ｄ）、
（Ｅ）で形成されるサイドウォールを更にその後の工程
（Ｇ）で除去するエッチングにおいてそのサイドウォー
ルと選択比を充分とることができてエッチングマスクと
して機能し得るものであれば他の材料を用いても良い。

（Ｄ）次に、第１図（Ｄ）に示すように多結晶シリコン
膜８上にサイドウォール形成用の酸化膜（SiO₂）９を形
成する。尚、この膜９は本発明においては最終的に除去
されるものであるので絶縁性を有するということは不可
欠ではなく、金属で形成しても良い。

（Ｅ）酸化膜９に対する異方性エッチングにより第１図
（Ｅ）に示すようにゲート電極４の側面にのみ酸化膜が
残存するようにすることによりサイドウォール９を形成
する。ところで、この異方性エッチング工程において異
方性エッチングされる酸化膜９がそれよりエッチング速
度が著しく遅い多結晶シリコン膜８を下地にしているの
でオーバーエッチングが生じる惧れはない。

（Ｆ）その後、第１図（Ｆ）に示すように、Ｎ型不純物
を半導体基板１表面部に添加することにより高不純物濃
度のソース10及びドレイン11を形成する。これによりLD
D構造化でき、hot electronの発生を防止することがで
きる。

（Ｇ）次に、酸化膜に対するエッチングによりサイドウ
ォール９を除去する。このエッチングにおいては除去さ
れるサイドウォール９が多結晶シリコン膜８を下地にし
ているので、サイドウォール９以外が除去される惧れは
ない。

その後、多結晶シリコン膜８を除去する。第１図（Ｇ）
は多結晶シリコン膜８除去後の状態を示す。

（Ｈ）その後、半導体基板１表面上に層間絶縁膜12をCV
Dにより形成する。

しかる後、第１図には現われないコンタクトホールを形
成し、しかる後、同じく第１図には現われない多結晶シ
リコン膜からなる抵抗層を形成する。

第２図（Ａ）乃至（Ｄ）は第１図に示した実施例の接続
部の状態の変化を示すものである。

（Ａ）第２図（Ａ）は第１図（Ｇ）に示したところのサ
イドウォールを除去する工程の終了後における接続部
（即ち、ゲート電極４とドレイン11との負荷抵抗を成す
多結晶シリコン膜とを互いに接続する部分）の状態を示
す。同図において、２点鎖線で示す９は除去されたサイ
ドウォールを示す。尚、本明細書中においてゲート電極
４とはソース・ドレイン間（チャンネル）上に位置する
実質的なゲート部分〔第１図（Ａ）乃至（Ｈ）に現われ
る部分〕のみならずその実質的ゲート部分と一体に形成
されたゲート配線部分も包含するものとする。

（Ｂ）第２図（Ｂ）は層間絶縁膜12の形成後における接
続部の状態を示す。

（Ｃ）層間絶縁膜12の形成後、第２図（Ｃ）に示すよう
に、その絶縁膜12に対するエッチングによりコンタクト
ホール13を形成する。該コンタクトホール13はドレイン
11の電極取り出し領域からゲート電極４の一部に亘る部
分上に形成される。

（Ｄ）その後、CVDにより多結晶シリコン膜14を形成
し、該多結晶シリコン膜（導電性膜）14をフォトエッチ
ングすることによりスターティックRAMセルの負荷抵抗
（R1）を形成する。

（b.第２の実施例）［第３図］ 第３図（Ａ）乃至（Ｃ）は本発明MOS半導体装置の製造
方法の別の実施例を工程順に示すものである。本実施例
は第１図及び第２図に示した実施例とはソース、ドレイ
ンを構成する低濃度不純物領域６、７と高濃度不純物領
域10、11との形成順序を変えたもので、低濃度不純物領
域６、７よりも高濃度不純物領域10、11の方を先に形成
するという点で異なっているが、それ以外の点では相違
しないので、その相違点に関する事項のみ説明する。

（Ａ）本実施例においては、ゲート電極４を形成しても
すぐに不純物の添加を行わない。そして、サイドウォー
ル９の形成後にゲート電極４と、その側面にエッチング
ストップ用の多結晶シリコン膜８を介して形成されたゲ
ート電極４とをマスクとして半導体基板１の素子形成領
域表面部にＮ型の不純物を添加することによりソース、
ドレインを構成するＮ型の高濃度不純物領域10、11を形
成する。第３図（Ａ）はその高濃度不純物領域10、11の
形成後の状態を示す。

（Ｂ）次に、第３図（Ｂ）に示すようにサイドウォール
９を除去する。その際、エッチングストップ用の多結晶
シリコン膜８がフィールド絶縁膜２等がエッチングされ
るのを防止するマスクとして機能することはいうまでも
ない。

（Ｃ）その後、サイドウォール９が除去された第３図
（Ｂ）に示す状態でゲート電極４をマスクとして半導体
基板１の素子形成領域表面部にＮ型不純物を添加するこ
とによりソース、ドレインを構成する低濃度不純物領域
６、７を形成する。

第３図（Ｃ）は低濃度不純物領域６、７形成後の状態を
示す。

（c.作用） 上記各MOS半導体装置の製造方法によれば、ゲート電極
４の形成後に半導体基板１表面上に多結晶シリコン膜８
を形成したうえでサイドウォール形成用の絶縁膜９を形
成するので、異方性エッチングすることによりサイドウ
ォールを形成する際にゲート電極４表面、素子形成領域
表面、フィールド絶縁膜２表面がエッチングされること
を防止することができる。

そして、サイドウォール９の形成後にそのサイドウォー
ル９をソース、ドレイン形成のための不純物の添加に際
してマスクとして利用した後エッチング除去する際にも
フィールド絶縁膜２がエッチングされることをその多結
晶シリコン膜８によって防止することができる。従っ
て、サイドウォール９を支障なく除去することができる
ので、上述したように第５図に示すスターティックRAM
のドレインと、負荷抵抗を成す多結晶シリコン膜14と、
ゲート電極４とを互いに接続する第６図に示すような構
造の接続部に接続性を悪くする要因となるサイドウォー
ルを存在させないようにすることができる。

（G.発明の効果） 以上に述べたところから明らかなように、本発明MOS半
導体装置の製造方法は、少なくとも互いに一方のゲート
電極が他方のドレインに接続された対を成すMOSトラン
ジスタを複数対有し、上記ゲート電極とドレインとの接
続を、ゲート電極が近接しドレインが露出する電極取り
出し開口上からゲート電極の一部分上に渡って形成され
た導電性膜により成したMOS半導体装置の製造方法にお
いて、ゲート電極が形成された半導体基板の表面上にエ
ッチングストップ用薄膜を形成する工程と、上記エッチ
ングストップ用薄膜とエッチングレートの異なる材料に
より上記ゲート電極の側面にサイドウォールを形成する
工程と、上記ゲート電極及び上記サイドウォールをマス
クとして上記半導体基板表面部に不純物をドープするこ
とにより高濃度不純物領域を形成する工程と、上記サイ
ドウォールを除去する工程と、層間絶縁膜を形成する工
程と、上記層間膜の選択的エッチングにより上記ゲート
電極に近接した位置に電極取り出し用開口を形成して半
導体基板のドレイン表面を露出させる工程と、上記ゲー
ト電極の一部分上から上記電極取り出し用開口上に渡る
導電性膜を形成する工程と、を少なくとも有し、更に、
上記サイドウォールを形成する工程の前ないしは上記サ
イドウォールを除去する工程の後に上記ゲート電極をマ
スクとして上記半導体基板表面部に不純物をドープする
ことにより低濃度不純物領域を形成する工程を有するこ
とを特徴とするものである。

従って、本発明MOS半導体装置の製造方法によれば、ゲ
ート電極の形成後に半導体基板表面上にエッチングスト
ップ用薄膜を形成したうえでサイドウォールを形成する
ので、そのサイドウォールを形成するための異方性エッ
チングスを行う際にオーバーエッチングが生じることを
そのエッチングストップ用薄膜によって防止することが
できる。即ち、素子形成領域表面、ゲート電極表面、フ
ィールド絶縁膜表面等がサイドウォール形成時に侵蝕さ
れることをエッチングストップ用薄膜によって防止する
ことができる。

そして、サイドウォールがエッチングストップ用薄膜を
下地として形成されているのでそのサイドウォールをエ
ッチングしてもサイドウォール以外の部分、例えばフィ
ールド絶縁膜が侵蝕されるのを防止することができる。
従って、サイドウォールを形成し形成したそのサイドウ
ォールをマスクとして利用してサイドウォールが本来の
役割を果した後はそのサイドウォールを支障なくエッチ
ングにより除去することができる。従って、サイドウォ
ールがゲート電極に近接した位置にて為される電極の取
り出し及びゲート電極とドレインとの接続に悪影響を及
ぼすことを防止することができる。

【図面の簡単な説明】

第１図（Ａ）乃至（Ｈ）は本発明MOS半導体装置の製造
方法の実施の一例を工程順に示す断面図、第２図（Ａ）
乃至（Ｄ）は第１図に示した実施例の不純物領域とゲー
ト電極との接続部の状態の変化を工程順に示す断面図、
第３図（Ａ）乃至（Ｃ）は本発明MOS半導体装置の製造
方法の別の実施例を工程順に示す断面図、第４図はMOS
半導体装置の製造方法の従来例の一を工程順に示す断面
図、第５図はスターティックRAMセル回路図、第６図はL
DD構造のMOS半導体装置のドレインと負荷抵抗とゲート
電極との接続部に生じる問題点を提供す断面図である。 符号の説明 １……半導体基板、４……ゲート電極、６、７……低濃
度不純物領域、８……エッチングストップ用薄膜、９…
…サイドウォール、10、11……高濃度不純物領域、11…
…ドレイン、13……電極取り出し用開口、14……導電性
膜（多結晶シリコン膜）

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8244 27/11 Ｈ０１Ｌ 21/90 Ｄ

Claims (1)

【特許請求の範囲】
1. 【請求項１】少なくとも互いに一方のゲート電極が他方
   のドレインに接続された対を成すMOSトランジスタを複
   数対有し、上記ゲート電極とドレインとの接続を、ゲー
   ト電極と近接しドレインが露出する電極取り出し開口上
   からゲート電極の一部分上に渡って形成された導電性膜
   により成したMOS半導体装置の製造方法において、 ゲート電極が形成された半導体基板の表面上にエッチン
   グストップ用薄膜を形成する工程と、 上記エッチングストップ用薄膜とエッチングレートの異
   なる材料により上記ゲート電極の側面にサイドウォール
   を形成する工程と、 上記ゲート電極及び上記サイドウォールをマスクとして
   上記半導体基板表面部に不純物をドープすることにより
   高濃度不純物領域を形成する工程と、 上記サイドウォールを除去する工程と、 層間絶縁膜を形成する工程と、 上記層間絶縁膜の選択的エッチングにより上記ゲート電
   極に近接した位置に電極取り出し用開口を形成して半導
   体基板のドレイン表面を露出させる工程と、 上記ゲート電極の一部分上から上記電極取り出し用開口
   上に渡る導電性膜を形成してゲート電極とドレインとの
   接続をする工程と、 を少なくとも有し、更に、 上記サイドウォールを形成する工程の前ないしは上記サ
   イドウォールを除去する工程の後に上記ゲート電極をマ
   スクとして上記半導体基板表面部に不純物をドープする
   ことにより低濃度不純物領域を形成する工程を有する ことを特徴とするMOS半導体装置の製造方法