JPS6229169A - Ｍｏｓ半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明ＭＯＳ半導体装置の製造方法を以下の項目に従っ
て説明する。

Ａ、産業上の利用分野 Ｂ８発明の概要 Ｃ０従来技術［第４図］ Ｄ０発明が解決しようとする問題点［第５図、第６図］ Ｅ１問題点を解決するための手段 Ｆ、実施例［第１図乃至第３図］ ａ、第１の実施例［第１図、第２図］ ｂ、第２の実施例［第３図］ Ｃ１作用 Ｇ１発明の効果 （Ａ、産業上の利用分野） 本発明は新規なＭＯＳ半導体装置の製造方法。

主としてＬＤＤ　（ライトリイドープドドレイン）構造
のＭＯＳ半導体装置の製造方法に関するものである。

（Ｂ、発明の概要） 本発明は、ＭＯＳ半導体装置の製造方法において、ゲー
ト電極側面に形成したサイドウオールを支障なく除去す
ることができるようにするためゲート電極形成後半導体
基板表面にエツチングストップ用薄膜を形成し、次いで
、サイドウオールを形成し、サイドウオールをマスクと
して高濃度不純物領域を形成した後サイドウオールを除
去し、しかる後、電極取り出し用開口を形成して半導体
基板表面を部分的に露出させるものであり、そして、サ
イドウオールの形成前または除去後にゲート電極をマス
クとする低濃度の不純物領域の形成を行うものである。

（Ｃ，従来技術）［第４図］ ＭＯＳトランジスタ、ＭＯＳＬＳＩ等においてゲート長
が短くなるとドレイン近傍における電位傾度が大きくな
り、流れるｅｌｅｃｔｒｏｎが非常に強く加速される。

その結果、２次電子であるｈｏｔｅｌｅｃｔｒｏｎが発
生する。そして、その発生したｈｏｔ　ｅｌｅｃｔｒｏ
ｎはゲート絶縁膜中に捕獲され、しきい値電圧ｖｔｈが
シフトする等ショートチャンネル効果が発生する。そこ
で、そのショートチャンネル効果の発生を防止するため
ソース、ドレイン領域のゲート電極側の部分の不純物濃
度を低くするＬＤＤ　（ライトリイドープドドレイン）
構造のＭＯＳ半導体装置が開発された。第４図（Ａ）乃
至（Ｅ）はＬＤＤ構造のＭＯＳ半導体装置の製造方法を
工程順に示すものである。同図に従ってその製造方法を
説明する。

（Ａ）Ｐ型半導体基板ａの表面部を選択的に加熱酸化す
ることによりフィールド絶縁膜すを形成し、半導体基板
ａの素子形成領域表面にゲート絶縁膜Ｃを形成し、その
後ゲート電極ｄを形成し、しかる後ゲート電極６表面に
酸化膜ｅを形成する。第４図（Ａ）は酸化ｔｌＩ　ｅ形
成後の状態を示す。

（Ｂ）Ｎ型の不純物をゲート電極ｄをマスクとして半導
体基板ａの表面部にドープすることにより低不純物濃度
のソースｆ、ドレインｇを形成する。第４図（Ｂ）は低
不純物濃度のソースｆ、ドレインｇを形成した後の状態
を示す。

（Ｃ）第４図（Ｃ）に示すように半導体基板表面に全面
的にサイドウオール形成用の絶縁膜りを形成する。

（Ｄ）絶縁膜りに対する異方性ニー、チングにより第４
図（Ｄ）に示すようにサイドウオールｉをゲート電極ｄ
の側面に形成する。

（Ｅ　）上記サイドウオールｉをマスクとして半導体基
板１表面部に不純物をドープすることにより第４図（Ｅ
）に示すように高不純物法度のソースｊ、ドレインｋを
形成する。

このようなＭＯＳ半導体装置の製造方法によれば、ドレ
インが高不純物法度の領域にと、その内側に位置する低
不純物濃度の領域ｇとで構成され、ショートチャンネル
効果の発生を防止することができる。

（Ｄ、発明が解決しようとする問題点）［第５図、第６
図］ ところで、第４図に示したＭＯＳ半導体装置の製造方法
によれば次のような問題があった。

先ず、サイドウオール形成用の絶縁膜りの形成後その絶
縁膜りに対して異方性エツチングをすることによりサイ
ドウオールｉを形成する際す一バーエツチングするとフ
ィールド絶縁膜すが、そして、ソースｊ、ドレインｇ」
二の絶縁膜Ｃが一部侵蝕される。その結果、ゲート７ｔ
ｔ極ｄの上面、ソースｆ及びドレインどの表面が露出す
る慣れがある。勿論、オーバーエツチングが生じないよ
うにすればそのような問題の生じる余地はないが、異方
性エツチングの面内均一性、絶縁膜の膜厚の均一性は決
して充分ではないのでオーバーエツチングの完全な回避
は不可能である。従って、オーバーエツチングによるゲ
ート電極ｄの上面、ソースｆ及びドレインｇの表面が露
出する惧れがあるという問題は回避することができない
。

また、第４図（Ｅ）に示す工程で高不純物濃度のソース
ｊ及びドレインｋを形成した後サイドウオールｉを除去
しようとすると露出しているフィールド絶縁膜すもサイ
ドウす−ルｉの高さ分は膜厚が減少するので事実上サイ
ドウオールｉを除去することはできなかった。従って、
サイドウオールｉを除去する必要のある場合には第４図
に示したＭＯ５半導体装置の製造方法は活用することは
できない、というのは、第５図に示すようなＭＯＳＦＥ
ＴＱＩ〜Ｑ４、抵抗Ｒ１、Ｒ２からなるスターティック
ＲＡＭセルは例えばＦＥＴＱ２のゲートと抵抗Ｒ１とＦ
ＥＴＱＩのドレインとを互いに電気的に接続する必要が
あり、スターティックＲＡＭセルを」−述した製造方法
で製造した場合その接続部は第６図に示すような断面構
造となり、サイドウオールｉが接続部に存在して良好な
接続に支障をきたす惧れを生じる。尚、同図において、
ｔは層間絶縁膜、ｍは第２の半導体層で、ゲート電極ｄ
を形成し、その後、層間絶縁膜１を形成した後にＣＶＤ
により形成される。そして、この第２の半導体層ｍが抵
抗Ｒ１を構成する。そして、ＦＥＴＱ２のゲートとＦＥ
ＴＱＩのドレインにとの間の電気的接続はその第２の半
導体層ｍを介して行なわれるが、そのゲート電極ｄの側
面に形成されたサイドウオールｉはその第２の半導体層
ｍを介してＱ２のゲートとＱｌのドレインにとの間を接
続する電気的経路を狭くする要因となり、寄生抵抗を生
ぜしめる。これはＲＡＭの特性を低下させる。従って、
ショートチャンネル効果を防止するためサイドウオール
ｉを形成してＬＤＤ構造にした場合は高不純物濃度領域
の形成後サイドウオールを除去し、しかる後層間絶縁膜
ｔ、第２の半導体層ｍを形成することが好ましい、しか
るに、上述したようにサイドウオールｉを除去するとフ
ィールド絶縁膜すがサイドウオールｉの厚さ分膜厚が薄
くなるという問題があり、事実上サイドウオールを除去
する必要性があるにも拘らず除去できなかった。

本発明は上記問題点を解決すべく為されたもので、ゲー
ト電極の側面にサイドウオールを形成するための異方性
エツチングをする際フィールド絶縁膜、ゲート電極中ソ
ース中ドレイン上の絶縁膜が優艶されることを防止し、
サイドウオールをフィールド絶縁膜の優艶を伴うことな
く除去できるようにすることを目的とするものである。

（Ｅ、問題点を解決するための手段） 本発明ＭＯＳ半導体装置の製造方法は、上記問題点を解
決するため、ゲート電極形成後半導体基板表面にエツチ
ングストップ用薄膜を形成し、次いで、サイドウオール
を形成し、ゲート電極及びサイドウオールをマスクとし
て高濃度不純物領域を形成した後サイドウオールを除去
し、しかる後、電極取り出し用開口を形成して半導体基
板表面を部分的に露出させるものであり、そして、サイ
ドウオールの形成前または除去後にゲート電極をマスク
とする低濃度の不純物領域の形成を行うことを特徴とす
るものである。

従って、本発明ＭＯＳ半導体装置の製造方法によれば、
ゲート電極の形成後に半導体基板表面上にエツチングス
トップ用薄膜を形成したうえでサイドウオールを形成す
るので、そのサイドウオールを形成するための異方性エ
ツチングを行う際にオーバーエツチングが生じることを
そのエツチングスト−／ブ用薄膜によって防止すること
ができる。即ち、素子形成領域表面、ゲート電極表面、
フィールド絶縁膜表面等がサイドウオール形成時に優艶
されることをエツチングスト−／プ用薄膜によって防止
することができる。

そして、サイドウオールがエツチングスト”／ブ用薄膜
を下地として形成されているのでそのサイドウオールを
エツチングしてもサイドウオール以外の部分、例えばフ
ィールド絶縁膜が侵蝕されるのを防止することができる
。従って、サイドウオールを形成し形成したそのサイド
ウオールをマスクとして利用してサイドウオールが役割
を果した後はそのサイドウオールを支障なくエツチング
により除去することができる。従って、サイドウオール
がゲート電極に近接した位置にて為される一ｒｒＬ極の
取り出しに悪影響を及ぼすことを防止することができる
。

（Ｆ、実施例）［第１図乃至第３図〕 以下に、本発明ＭＯＳ半導体装置の製造方法を添附図面
に示した実施例に従って詳細に説明する。

（ａ、第１の実施例）〔第１図、第２図〕第１図（Ａ）
乃至（Ｈ）及び第２図（Ａ）乃至（Ｄ）は本発明ＭＯ５
半導体装置の製造方法の実施の一例を示すものである。

（Ａ）Ｐ型半導体基板ｌの表面部を選択的に熱酸化する
ことによりフィールド絶縁膜２を形成し、半導体基板ｌ
の素子形成領域表面にゲート絶縁膜３を形成し、その後
、ゲート電極４を形成し、その後熱酸化することにより
酸化膜５を表面に形成する。第１図（Ａ）は酸化膜５形
成後の状態を示す。

（Ｂ）ゲート電極４をマスクとして半導体基板ｌの素子
形成領域にＮ型不純物を添加することにより第２図（Ｂ
）に示すように低濃度のＮ型のソース６及びドレイン７
を形成する。

（Ｃ）半導体基板１表面上に第１図（Ｃ）に示すように
多結晶シリコン膜８を形成する。該多結晶シリコン膜８
はエツチングストップ用のもので、後の工程（Ｄ）、（
Ｅ）で形成されるサイドウオールを更にその後の工程（
Ｇ）で除去するエツチングにおいてそのサイドウオール
と選択比が充分に具なりエツチングマスクとして機能し
得るものであれば他の材料を用いても良い。

（Ｄ）次に、第１図（Ｄ）に示すように多結晶シリコン
膜８上にサイドウオール形成用の酸化膜（Ｓｉ０２）９
を形成する。尚、この膜９は本発明においては最終的に
除去されるものであるので絶縁性を有するということは
不可欠ではなく、金属で形成しても良い。

（Ｅ）酸化膜９に対する異方性エツチングにより第１図
（Ｅ）に示すようにゲート電極４の側面にのみ酸化膜が
残存するようにすることによりサイドウオール９を形成
する。ところで、この異方性エツチングマスクにおいて
異方性エツチングされる酸化膜９がそれよりエツチング
速度が著しく遅い多結晶シリコン膜８を下地にしている
のでオーバーエツチングが生じる惧れはない。

（Ｆ）その後、第１図（Ｆ）に示すように、Ｎ型不純物
を半導体基板１表面部に添加するこ゛とにより高不純物
濃度のソース１０及びドレイン１１を形成する。これに
よりＬＤＤ構造化でき、ｈｏｔｅｌｅｃｔｒｏｎの発生
を防止することができる。

（Ｇ）次に、酸化膜に対するエツチングによりサイドウ
オール９を除去する。

このエツチングにおいては除去されるサイドウオール９
が多結晶シリコン膜８を下地にしているので、サイドウ
オール９以外が酸化される惧れはない。

その後、多結晶シリコン膜８を除去する。第１図（Ｇ）
は多結晶シリコン膜８除去後の状態を示す・ （Ｈ）その後、半導体基板１表面上に層間絶縁膜１２を
ＣＶＤにより形成する。しかる後、第１図には現われな
いコンタクトホールを形成し、しかる後、同じく第１図
には現われない多結晶シリコン膜からなる抵抗層を形成
する。

第２図（Ａ）乃至（Ｄ）は第１図に示した実施例の接続
部の状態の変化を示すものである。

（Ａ）第２図（Ａ）は第１図（Ｇ）に示したところのサ
イドウオールを除去する工程の終了後における接続部（
即ち、ゲート電極４とドレイン１１と負荷抵抗を成す多
結晶シリコン膜とを互いに接続する部分）の状態を示す
、同図において、２点鎖線で示す９は除去されたサイド
ウオールを示す、尚、本明細書中においてゲート電極４
とはソース・ドレイン間（チャンネル）上に位置する実
質的なゲート部分〔第１図（Ａ）乃至（Ｈ）に現われる
部分〕のみならずその実質的ゲート部分と一体に形成さ
れゲート配線部分も包含するものとする。

（Ｂ）第２図（Ｂ）は層間絶縁膜１２の形成後における
接続部の状態を示す。

（Ｃ）層間絶縁膜１２の形成後第２図（Ｃ）に示すよう
にその絶縁膜１２に対するエツチングによりコンタクト
ホール１３を形成する。該コンタクトホール１３はドレ
イン１１の電極取り出し領域からゲート電極４の一部に
亘る部分上に形成される。

（Ｄ）その後、ＣＶＤにより多結晶シリコン膜１４を形
成し、該多結晶シリコン膜１４をフォトエツチングする
ことによりスターティックＲＡＭセルの負荷抵抗（Ｒ１
）を形成する。　゛（ｂ、第２の実施例）［第３図］ 第３図（Ａ）乃至（Ｃ）は本発明ＭＯＳ半導体装置の製
造方法の別の実施例を工程順に示すものである０本実施
例は第１図及び第２図に示した実施例とはソース、ドレ
インを構成する低濠度不純物領域６．７と高濃度不純物
領域１０．１１との形成順序を変えたもので、低濃度不
純物領域６．７よりも高濃度不純物領域１０．１１の方
を先に形成するという点で異なっているが、それ以外の
点では相違しないので、その相違点に関する事項のみ説
明する。

（Ａ）本実施例においては、ゲート電極４を形成しても
すぐには不純物の添加を行わない、そして、サイドウオ
ール９の形成後にゲート電極４と、その側面にエツチン
グストップ用の多結晶シリコン膜８を介して形成された
ゲート電極４とをマスクとして半導体基板１の素子形成
領域表面部にＮ型の不純物を添加することによりソース
、ドレインを構成するＮ型の高濃度不純物領域１０．１
１を形成する。第３図（Ａ）はその高濃度不純物領域１
０．１１の形成後の状態を示す。

（Ｂ）次に、第３図（Ｂ）に示すようにサイドウオール
９を除去する。その際、エツチングストップ用の多結晶
シリコン膜８がフィールド絶縁膜２等がエツチングされ
るのを防止するマスクとして機能することはいうまでも
ない。

（Ｃ）その後、サイドウオール９が除去された第３図（
Ｂ）に示す状態でゲート電極４をマスクとして半導体基
板ｌの素子形成領域表面部にＮ型不純物を添加すること
によりソース、ドレインを構成する低濠度不細物望域６
．７を形成する。第３図（Ｃ）は低濤度不純物領域６．
７形成後の状態を示す。

（ｃ、作用） 上記各ＭＯ５半導体装置の製造方法によれば、ゲート電
極４の形成後に半導体基板１表面上に多結晶シリコン膜
８を形成したうえでサイドウオール形成用の絶縁膜９を
形成するので、異方性エツチングすることによりサイド
ウオールを形成する際にゲート電極４表面、素子形成領
域表面、フィールド絶縁膜２表面がエツチングされるこ
とを防止することができる。

そして、サイドウオール９の形成後にそのサイドウオー
ル９をソース、ドレイン形成のための不純物の添加に際
してマスクとして利用した後エツチング除去する際にも
フィールド絶縁膜２がエツチングされることをその多結
晶シリコンｌ］ｌ！８によって防止することができる。

従って、サイドウオール９を支障なく除去することがで
きるので、上述したように第５図に示すスターティック
ＲＡＭのドレインと、負荷抵抗を成す多結晶シリコン膜
１４と、ゲート電極４とを互いに接続する第６図に示す
ような構造の接続部に接続性を悪くする要因となるサイ
ドウオールを存在させないようにすることができる。

（Ｇ、発明の効果） 以上に述べたところから明らかなように、本発明ＭＯＳ
半導体装置の製造方法は、ゲート電極が形成された後上
記半導体基板表面上にエツチングストップ用薄膜を形成
する工程と、上記エツチングストップ用薄膜とエツチン
グレートの異なる材料により上記ゲート電極の側面にサ
イドウオールを形成する工程と、上記ゲート電極及びサ
イドウオールをマスクとして上記半導体基板表面部に不
純物をドープすることにより高濃度不純物領域先形成す
る工程と、上記サイドウオールを除去する工程と、上記
ゲート電極に近接した位置に電極取り出し用開口を形成
して半導体基板表面を部分的に露出させる工程と、を少
なくも有し、更に、上記サイドウオールを形成する工程
の前ないしは上記サイドウオールを除去する工程の後に
上記ゲート電極をマスクとして上記半導体表面部に不純
物をドープすることにより低濃度不純物領域を形成する
工程を有することを特徴とするものである。

従って、本発明ＭＯＳ半導体装置の製造方法によれば、
ゲート電極の形成後に半導体基板表面上にエツチングス
トップ用薄膜を形成したうえでサイドウオールを形成す
るので、そのサイドウオールを形成するための異方性エ
ツチングを行う際にオーバーエツチングが生じることを
そのエツチングストップ用薄膜によって防止することが
できる。即ち、素子形成領域表面、ゲート電極表面、フ
ィールド絶縁膜表面等がサイドウオール形成時に優艶さ
れることをエツチングストップ用薄膜によって防ｎ二す
ることができる。

そして、サイドウオールがエツチングストップ用薄膜を
下地として形成されているのでそのサイドウオールをエ
ツチングしてもサイドウオール以外の部分１例えばフィ
ールド絶縁膜が優艶されるのを防止することができる。

従って、サイドウオールを形成し形成したそのサイドウ
オールをマスクとして利用してサイドウオールが本来の
役割を果した後はそのサイドウオールを支障なくエツチ
ングにより除去することができる。従って、サイドウオ
ールがゲート電極に近接した位置にて為される電極の取
り出しに悪影響を及ぼすことを防止することができる。

【図面の簡単な説明】

第１図（Ａ）乃至（Ｈ）は本発明ＭＯＳ半導体装置の製
造方法の実施の一例を工程順に示す断面図、第２図（Ａ
）乃至（Ｄ）は第１図に示した実施例の不純物領域とゲ
ート電極との接続部の状態の変化を工程順に示す断面図
、ｐ！４３図（Ａ）乃至（Ｃ）は本発明ＭＯＳ半導体装
置の製造方法の別の実施例を工程順に示す断面図、第４
図はＭＯＳ半導体装４の製造方法の従来例の−を工程順
に示す断面図、第５図はスターティックＲＡＭセルの回
路図、第６図はＬＤＤ構造のＭＯＳ半導体装置のドレイ
ンと負荷抵抗とゲート電極との接続部に生じる問題点を
示す断面図である。 符号の説明 ｌ會参会半導体基板、　４・・・ゲート電極、６．７・
・・低濃度不純物領域、 ８・・・エツチングストップ用＠膜、 ９φ・・サイドウオール、 ｉｏ、ｉｔ・拳・高濃度不純物領域、 １３拳φ・電極取り出し用開口

Claims (1)

【特許請求の範囲】
1. （１）ゲート電極が形成された半導体基板の表面上にエ
   ッチングストップ用薄膜を形成する工程と、 上記エッチングストップ用薄膜とエッチングレートの異
   なる材料により上記ゲート電極の側面にサイドウォール
   を形成する工程と、 上記ゲート電極及び上記サイドウォールをマスクとして
   上記半導体基板表面部に不純物をドープすることにより
   高濃度不純物領域を形成する工程と、 上記サイドウォールを除去する工程と、 上記ゲート電極に近接した位置に電極取り出し用開口を
   形成して半導体基板表面を部分的に露出させる工程と、 を少なくとも有し、更に、 上記サイドウォールを形成する工程の前ないしは上記サ
   イドウォールを除去する工程の後に上記ゲート電極をマ
   スクとして上記半導体基板表面部に不純物をドープする
   ことにより低濃度不純物領域を形成する工程を有する ことを特徴とするＭＯＳ半導体装置の製造方法