JPH02271674A - 半導体装置 - Google Patents
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- JPH02271674A JPH02271674A JP1094103A JP9410389A JPH02271674A JP H02271674 A JPH02271674 A JP H02271674A JP 1094103 A JP1094103 A JP 1094103A JP 9410389 A JP9410389 A JP 9410389A JP H02271674 A JPH02271674 A JP H02271674A
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置、詳しくはサリサイドＴｒを多数具
備した集積回路の出力部の構造に関する。
備した集積回路の出力部の構造に関する。
近年、半導体素子の微細化に伴い、ソース・ドレイン領
域を形成する不純物拡散層を極めて浅くつくりこむ必要
が出てきた。ところが不純物拡散層を浅くすることは、
ソース・ドレイン領域の高抵抗化につながり、Ｔｒの電
流駆動能力を著しく劣化させる原因となる。このような
問題を解決するために、ソース・ドレイン及びゲート電
極上に選択的にシリサイドを形成し、前述したソース・
ドレイン領域の抵抗を極めて低くした、いわゆるサリサ
イド構造のＴｒが提案された。
域を形成する不純物拡散層を極めて浅くつくりこむ必要
が出てきた。ところが不純物拡散層を浅くすることは、
ソース・ドレイン領域の高抵抗化につながり、Ｔｒの電
流駆動能力を著しく劣化させる原因となる。このような
問題を解決するために、ソース・ドレイン及びゲート電
極上に選択的にシリサイドを形成し、前述したソース・
ドレイン領域の抵抗を極めて低くした、いわゆるサリサ
イド構造のＴｒが提案された。
しかし、前述の従来技術、つまりサリサイドＴｒは、静
電気に対して極めて弱いという課題を有する。
電気に対して極めて弱いという課題を有する。
一般に、集積回路の静電気耐性は、入出力部の静電気に
対する強さで決定される。人力部は保護抵抗等の手段に
より静電保護が行われるが、出力部は通常、静電保護は
行われない。
対する強さで決定される。人力部は保護抵抗等の手段に
より静電保護が行われるが、出力部は通常、静電保護は
行われない。
出力Ｔ「の静電気に対する強さは、配線材からら、ドレ
イン端（ゲート電極側）までの抵抗により決定される。
イン端（ゲート電極側）までの抵抗により決定される。
（この抵抗が小さいと、静電破壊を起こし易い。）
サリサイドＴｒはソース・ドレイン抵抗を極端に下げる
ために、静電気には弱くなる。
ために、静電気には弱くなる。
本発明は、このような課題を解決するもので、その目的
は、サリサイドＴｒを具備した集積回路の静電気耐性を
改善し、高品質な集積回路を提供することにある。
は、サリサイドＴｒを具備した集積回路の静電気耐性を
改善し、高品質な集積回路を提供することにある。
本発明の半導体装置は、サリサイドＴｒを多数具備した
集積回路において、前記集積回路の出力Ｔｒのドレイン
部のみにシリサイドを形成しない領域を設けることを特
徴とする。
集積回路において、前記集積回路の出力Ｔｒのドレイン
部のみにシリサイドを形成しない領域を設けることを特
徴とする。
以下図面に基づき、本発明の実施例を詳細に説明する。
第１図（ａ）と（ｂ）及び（ｃ）は、それぞれ本発明に
よる半導体装置を表わす断面図、平面図であって、１０
１はＰ型Ｓｉ基板、１０２は素子分離用酸化膜、１０３
はゲート酸化膜、１０４は高濃度リンがドープされた多
結晶Ｓｔからなるゲート電極、１０５は低濃度ｎ型不純
物拡散層、１０６はサイドウオールスペーサー、１０７
は高濃度不純物拡散層（ソース１０７；ドレイン１０７
’）、１０８はＴｉシリサイド、１０９は層間絶縁用酸
化膜、１１０は配線材料用Ａρである。
よる半導体装置を表わす断面図、平面図であって、１０
１はＰ型Ｓｉ基板、１０２は素子分離用酸化膜、１０３
はゲート酸化膜、１０４は高濃度リンがドープされた多
結晶Ｓｔからなるゲート電極、１０５は低濃度ｎ型不純
物拡散層、１０６はサイドウオールスペーサー、１０７
は高濃度不純物拡散層（ソース１０７；ドレイン１０７
’）、１０８はＴｉシリサイド、１０９は層間絶縁用酸
化膜、１１０は配線材料用Ａρである。
尚、第１図は破線で示したように領域（１）と領域（ｎ
）に分離される。領域（ＩＩ）は内部のＴｒを表わし、
領域（１）は出力部のＴｒを表わす。
）に分離される。領域（ＩＩ）は内部のＴｒを表わし、
領域（１）は出力部のＴｒを表わす。
図で明らかなように領域（ＩＩ）においてはソース・ド
レイン領域１０７上はすべてＴｉシリサイド１０８によ
りおおわれている。
レイン領域１０７上はすべてＴｉシリサイド１０８によ
りおおわれている。
一方、領域（１）においては、ソース１０７′、上はす
べてＴｉシリサイドにおおわれているがドレイン１０７
′上にはＴｉシリサイド１０８が設けられていない領域
を有する。
べてＴｉシリサイドにおおわれているがドレイン１０７
′上にはＴｉシリサイド１０８が設けられていない領域
を有する。
第１図（ｂ）、（ｃ）は本発明の半導体装置の平面図を
表わすものであり、（ｂ）のようにドレイン部の一部に
スリット状にシリサイドを形成しない領域を設けてもよ
いし、（ｃ）のように、正方形状にシリサイド領域を形
成し、他のドレイン領域にはシリサイドを形成しないよ
うにしてもかまわない。
表わすものであり、（ｂ）のようにドレイン部の一部に
スリット状にシリサイドを形成しない領域を設けてもよ
いし、（ｃ）のように、正方形状にシリサイド領域を形
成し、他のドレイン領域にはシリサイドを形成しないよ
うにしてもかまわない。
ただ、このシリサイド領域は、Ａｇあるいはバリアメタ
ル等の配線材との接触には不可欠である。
ル等の配線材との接触には不可欠である。
次に本発明の半導体装置の製造方法について、簡単に示
す。
す。
１）１０１〜１０６は公知の技術を用いて形成した後に
、全面に１００〜３００人の酸化膜を化学的気相成長法
で形成する。
、全面に１００〜３００人の酸化膜を化学的気相成長法
で形成する。
２）ＡｓあるいはＰ等の高濃度Ｎ型不純物をイオン注入
し、電気炉あるいはハロゲンランプにてアニールを行い
、ソース・ドレイン領域１０７（ソース１０７′ ド
レイン１０７’）を形成する。
し、電気炉あるいはハロゲンランプにてアニールを行い
、ソース・ドレイン領域１０７（ソース１０７′ ド
レイン１０７’）を形成する。
３）フォトレジストパターンを用い、前記領域（Ｉ）の
ドレイン１０７′領域の一部を残して前記１００〜３０
０への酸化膜を希ＨＦでエツチング除去する。
ドレイン１０７′領域の一部を残して前記１００〜３０
０への酸化膜を希ＨＦでエツチング除去する。
４）全面にＴｉを４００〜６００人スパッタ法で形成し
た後に、ハロゲンランプを用い７００℃前後でアニール
を行う。この時、ゲート電極１０４上、及びソース・ド
レイン領域１０７上にはＴ１シリサイドが形成されるが
、領域（１）では、ドレイン領域１０７′の一部に１０
０〜３００人の酸化膜を残した部分にはＴｉシリサイド
は形成されない。
た後に、ハロゲンランプを用い７００℃前後でアニール
を行う。この時、ゲート電極１０４上、及びソース・ド
レイン領域１０７上にはＴ１シリサイドが形成されるが
、領域（１）では、ドレイン領域１０７′の一部に１０
０〜３００人の酸化膜を残した部分にはＴｉシリサイド
は形成されない。
また、前記素子分離用酸化膜１０２上、サイドウオール
スペーサー１０６上にもＴｉシリサイドは形成されない
。
スペーサー１０６上にもＴｉシリサイドは形成されない
。
５）過酸化水素・アンモニアの水溶液を用い前記未反応
のＴｉを選択除去する。
のＴｉを選択除去する。
６）再びハロゲンランプを用い、８００℃前後の温度で
アニールを行った後に、化学的気相成長法で層間絶縁用
酸化膜１０９を形成し、コンタクトホール形成後、配線
材料用ＡΩ１１０をスパッタ法で形成しパターニングを
行うことで本発明の半導体装置は完成する。
アニールを行った後に、化学的気相成長法で層間絶縁用
酸化膜１０９を形成し、コンタクトホール形成後、配線
材料用ＡΩ１１０をスパッタ法で形成しパターニングを
行うことで本発明の半導体装置は完成する。
以上述べたように、本発明によれば、配線材料とドレイ
ン端部間に十分な抵抗が得られるため、静電気に対して
は極めて強い構造を提供できるという効果を有する。
ン端部間に十分な抵抗が得られるため、静電気に対して
は極めて強い構造を提供できるという効果を有する。
第１図（ａ）は本発明の半導体装置の実施例の断面図を
示し、第１図（ｂ）及び（Ｃ）は本発明の半導体装置の
実施例の平面図を示す。 １０１ ・ １０２ ・ １０３ ・ １０４ φ １０５ ・ １０６・ １０７・ １０８・ １０９ ・ １１０ ・ ・Ｐ型Ｓｉ基板 ・素子分離用酸化膜 ・ゲート酸化膜 ・ゲート電極 ・低濃度不純物拡散層 ・サイドウオールスペーサー ・高濃度不純物拡散層 （１０７’ ・・・ソース、１０７′ ・・・ドレイン） ・・Ｔｉシリサイド ・・層間絶縁用酸化膜 ・・配線材料用Ａｎ） ）蓼１配（へン
示し、第１図（ｂ）及び（Ｃ）は本発明の半導体装置の
実施例の平面図を示す。 １０１ ・ １０２ ・ １０３ ・ １０４ φ １０５ ・ １０６・ １０７・ １０８・ １０９ ・ １１０ ・ ・Ｐ型Ｓｉ基板 ・素子分離用酸化膜 ・ゲート酸化膜 ・ゲート電極 ・低濃度不純物拡散層 ・サイドウオールスペーサー ・高濃度不純物拡散層 （１０７’ ・・・ソース、１０７′ ・・・ドレイン） ・・Ｔｉシリサイド ・・層間絶縁用酸化膜 ・・配線材料用Ａｎ） ）蓼１配（へン
Claims (1)
- ゲート電極及びソース・ドレイン領域に選択的にシリサ
イドを形成したＴｒを多数具備した集積回路において、
前記集積回路の出力Ｔｒのドレイン部のみにシリサイド
を形成しない領域を設けることを特徴とする半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1094103A JP2773221B2 (ja) | 1989-04-13 | 1989-04-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1094103A JP2773221B2 (ja) | 1989-04-13 | 1989-04-13 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02271674A true JPH02271674A (ja) | 1990-11-06 |
| JP2773221B2 JP2773221B2 (ja) | 1998-07-09 |
Family
ID=14101108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1094103A Expired - Lifetime JP2773221B2 (ja) | 1989-04-13 | 1989-04-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2773221B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0864689A (ja) * | 1994-08-18 | 1996-03-08 | Nec Corp | 半導体集積回路装置 |
| US5985722A (en) * | 1996-08-26 | 1999-11-16 | Nec Corporation | Method of fabricating electrostatic discharge device |
| US6459139B2 (en) | 1999-12-03 | 2002-10-01 | Seiko Epson Corporation | Semiconductor device and method of fabricating the same |
| US6537884B1 (en) | 1998-09-07 | 2003-03-25 | Denso Corporation | Semiconductor device and method of manufacturing the same including an offset-gate structure |
| US6861705B2 (en) | 2000-03-07 | 2005-03-01 | Seiko Epson Corporation | Driver circuits and methods for manufacturing driver circuits |
| US7045863B2 (en) | 2004-01-21 | 2006-05-16 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| US7183612B2 (en) | 2003-12-19 | 2007-02-27 | Nec Electronics Corporation | Semiconductor device having an electrostatic discharge protecting element |
| US7196377B2 (en) | 2004-04-22 | 2007-03-27 | Nec Electronics Corporation | MOS type semiconductor device having electrostatic discharge protection arrangement |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5565470A (en) * | 1978-11-13 | 1980-05-16 | Toshiba Corp | Mos integrated circuit |
| JPS6143464A (ja) * | 1984-08-08 | 1986-03-03 | Hitachi Ltd | 半導体装置 |
| JPH02273971A (ja) * | 1989-03-13 | 1990-11-08 | Philips Gloeilampenfab:Nv | 保護回路をそなえた半導体デバイス |
-
1989
- 1989-04-13 JP JP1094103A patent/JP2773221B2/ja not_active Expired - Lifetime
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| US7196377B2 (en) | 2004-04-22 | 2007-03-27 | Nec Electronics Corporation | MOS type semiconductor device having electrostatic discharge protection arrangement |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2773221B2 (ja) | 1998-07-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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