JP2773220B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2773220B2 JP2773220B2 JP1094102A JP9410289A JP2773220B2 JP 2773220 B2 JP2773220 B2 JP 2773220B2 JP 1094102 A JP1094102 A JP 1094102A JP 9410289 A JP9410289 A JP 9410289A JP 2773220 B2 JP2773220 B2 JP 2773220B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置、詳しくはサリサイドTrを多数具
備した集積回路の出力部の構造に関する。
備した集積回路の出力部の構造に関する。
近年、半導体素子の微細化に伴い、ソース・ドレイン
領域を形成する不純物拡散層を極めて浅くつくりこむ必
要が出きた。ところが不純物拡散層を浅くすることは、
ソース・ドレイン領域の高抵抗化につながり、Trの電流
駆動能力を著しく劣化させる原因となる。このような問
題を解決するために、ソース・ドレイン及びゲート電極
上に選択的にシリサイドを形成し、前述したソース・ド
レイン領域の抵抗を極めて低くした、いわゆるサリサイ
ド構造のTrが提案された。
領域を形成する不純物拡散層を極めて浅くつくりこむ必
要が出きた。ところが不純物拡散層を浅くすることは、
ソース・ドレイン領域の高抵抗化につながり、Trの電流
駆動能力を著しく劣化させる原因となる。このような問
題を解決するために、ソース・ドレイン及びゲート電極
上に選択的にシリサイドを形成し、前述したソース・ド
レイン領域の抵抗を極めて低くした、いわゆるサリサイ
ド構造のTrが提案された。
しかし、前述の従来技術、つまりサリサイドTrは、静
電気に対して極めて弱いという課題を有する。
電気に対して極めて弱いという課題を有する。
一般に、集積回路の静電気耐性は、入出力部の静電気
に対する強さで決定される。入力部は保護抵抗等の手段
により静電保護が行われるが、出力部は通常、静電保護
は行われない。
に対する強さで決定される。入力部は保護抵抗等の手段
により静電保護が行われるが、出力部は通常、静電保護
は行われない。
出力Trの静電気に対する強さは、配線材からソース、
ドレイン端（ゲート電極側）までの抵抗により決定され
る。（この抵抗が小さいと、静電破壊を起こし易い。） サリサイドTrはソース・ドレイン抵抗を極端に下げる
ために、静電気には弱くなる。
ドレイン端（ゲート電極側）までの抵抗により決定され
る。（この抵抗が小さいと、静電破壊を起こし易い。） サリサイドTrはソース・ドレイン抵抗を極端に下げる
ために、静電気には弱くなる。
本発明は、このような課題を解決するもので、その目
的は、サリサイドTrを具備した集積回路の静電気耐性を
改善し、高品質な集積回路を提供することにある。
的は、サリサイドTrを具備した集積回路の静電気耐性を
改善し、高品質な集積回路を提供することにある。
本発明の半導体装置は、ソース層およびドレイン層の
表面にシリサイドが設置されたトランジスタを複数有す
る半導体装置であって、前記複数のトランジスタ７のう
ち出力トランジスタは、ソース層およびドレイン層と、
前記ソース層に接続される配線材と、前記トレイン層に
接続される配線材と、を有し、前記ソース層に接続され
る配線材および前記ドレイン層に接続される配線材は、
それぞれ前記シリサイドを介して前記ソース層およびド
レイン層に接続され、前記ソース層に接続される配線材
と前記ゲート電極側の前記ソース層端の間および前記ド
レイン層に接続される配線材と前記ゲート電極側の前記
ドレイン層端の間の前記ソース層および前記ドレイン層
表面には、チャネル幅方向全面にわたってシリサイドが
設置されない領域があることを特徴とする。
表面にシリサイドが設置されたトランジスタを複数有す
る半導体装置であって、前記複数のトランジスタ７のう
ち出力トランジスタは、ソース層およびドレイン層と、
前記ソース層に接続される配線材と、前記トレイン層に
接続される配線材と、を有し、前記ソース層に接続され
る配線材および前記ドレイン層に接続される配線材は、
それぞれ前記シリサイドを介して前記ソース層およびド
レイン層に接続され、前記ソース層に接続される配線材
と前記ゲート電極側の前記ソース層端の間および前記ド
レイン層に接続される配線材と前記ゲート電極側の前記
ドレイン層端の間の前記ソース層および前記ドレイン層
表面には、チャネル幅方向全面にわたってシリサイドが
設置されない領域があることを特徴とする。
以下図面に基づき、本発明の実施例を詳細に説明す
る。
る。
第１図（ａ）は、本発明による半導体装置を表わす断
面図、第１図（ｂ）は平面図であって、101はＰ型Si基
板、102は素子分離用酸化膜、103はゲート酸化膜、104
は高濃度リンがドープされた多結晶Siからなるゲート電
極、105は低濃度ｎ型不純物拡散層、106はサイドウォー
ルスペーサー、107は高濃度不純物拡散層（ソース・ド
レイン）、108はTiシリサイド、109は層間絶縁用酸化
膜、110は配線材料用Alである。
面図、第１図（ｂ）は平面図であって、101はＰ型Si基
板、102は素子分離用酸化膜、103はゲート酸化膜、104
は高濃度リンがドープされた多結晶Siからなるゲート電
極、105は低濃度ｎ型不純物拡散層、106はサイドウォー
ルスペーサー、107は高濃度不純物拡散層（ソース・ド
レイン）、108はTiシリサイド、109は層間絶縁用酸化
膜、110は配線材料用Alである。
尚、第１図は破線で示したように領域（Ｉ）と領域
（II）に分離される。領域（II）は内部のTrを表わし、
領域（Ｉ）は出力部のTrを表わす。図で明らかなように
領域（II）はソース・ドレイン領域107上はすべてTiシ
リサイド108によりおおわれているが、領域（Ｉ）には
ソース・ドレイン領域107上にTiシリサイド108が設けら
れていない領域を有する。
（II）に分離される。領域（II）は内部のTrを表わし、
領域（Ｉ）は出力部のTrを表わす。図で明らかなように
領域（II）はソース・ドレイン領域107上はすべてTiシ
リサイド108によりおおわれているが、領域（Ｉ）には
ソース・ドレイン領域107上にTiシリサイド108が設けら
れていない領域を有する。
次に本発明の半導体装置の製造方法について、簡単に
示す。
示す。
１）101〜106は公知の技術を用いて、容易に形成され
る。106を形成した後に、全面に100〜300Åの酸化膜を
化学的気相成長法で形成する。
る。106を形成した後に、全面に100〜300Åの酸化膜を
化学的気相成長法で形成する。
２）AsあるいはＰ等の高濃度Ｎ型不純物をイオン注入
し、電気炉あるいはハロゲンランプにてアニールを行
い、ソース・ドレイン領域107を形成する。
し、電気炉あるいはハロゲンランプにてアニールを行
い、ソース・ドレイン領域107を形成する。
３）フォトレジストパターンを用い、前記領域（Ｉ）の
ソース・ドレイン領域の一部を残して前記100〜300Aの
酸化膜を希HFでエッチング除去する。
ソース・ドレイン領域の一部を残して前記100〜300Aの
酸化膜を希HFでエッチング除去する。
４）全面にTiを400〜600Åスパッタ法で形成した後に、
ハロゲンランプを用い700℃前後でアニールを行う。こ
の時、ゲート電極104上、及びソース・ドレイン領域107
上にはTiシリサイドが形成されるが、領域（Ｉ）では、
ソース・ドレイン領域の一部に100〜300Åの酸化膜を残
した部分にはTiシリサイドは形成されない。
ハロゲンランプを用い700℃前後でアニールを行う。こ
の時、ゲート電極104上、及びソース・ドレイン領域107
上にはTiシリサイドが形成されるが、領域（Ｉ）では、
ソース・ドレイン領域の一部に100〜300Åの酸化膜を残
した部分にはTiシリサイドは形成されない。
また、前記素子分離用酸化膜102上、サイドウォール
スペーサー106上にもTiシリサイドは形成されない。
スペーサー106上にもTiシリサイドは形成されない。
５）過酸化水素・アンモニアの水溶液を用いて前記未反
応のTiを選択除去する。
応のTiを選択除去する。
６）再びハロゲンランプを用い、800℃前後の温度でア
ニールを行った後に、化学的気相成長法で層間絶縁用酸
化膜109を形成し、コンタクトホール形成後、配線材料
用Al110をスパッタ法で形成しパターニングを行うこと
で本発明の半導体装置は完成する。
ニールを行った後に、化学的気相成長法で層間絶縁用酸
化膜109を形成し、コンタクトホール形成後、配線材料
用Al110をスパッタ法で形成しパターニングを行うこと
で本発明の半導体装置は完成する。
以上述べたように、本発明によれば、配線材とゲート
電極側のソース・ドレイン端部との間に、チャネル幅方
向全面にわたってシリサイドを設置しない領域を設ける
ことにより、配線材からゲート電極側のソース・ドレイ
ン端の間に、一様な抵抗を得られ、静電気に対して極め
て強い半導体装置を提供できるという効果を有する。
電極側のソース・ドレイン端部との間に、チャネル幅方
向全面にわたってシリサイドを設置しない領域を設ける
ことにより、配線材からゲート電極側のソース・ドレイ
ン端の間に、一様な抵抗を得られ、静電気に対して極め
て強い半導体装置を提供できるという効果を有する。
第１図（ａ）は本発明の半導体装置の断面図を示し、第
１図（ｂ）は本発明の半導体装置の平面図を示す。 101……Ｐ型Si基板 102……素子分離用酸化膜 103……ゲート酸化膜 104……ゲート電極 105……低濃度不純物拡散層 106……サイドウォールスペーサー 107……高濃度不純物拡散層 108……Tiシリサイド 109……層間絶縁用酸化膜 110……配線材料用Al
１図（ｂ）は本発明の半導体装置の平面図を示す。 101……Ｐ型Si基板 102……素子分離用酸化膜 103……ゲート酸化膜 104……ゲート電極 105……低濃度不純物拡散層 106……サイドウォールスペーサー 107……高濃度不純物拡散層 108……Tiシリサイド 109……層間絶縁用酸化膜 110……配線材料用Al
Claims (1)
- 【請求項１】ソース層およびドレイン層の表面にシリサ
イドが設置されたトランジスタを複数有する半導体装置
であって、 前記複数のトランジスタのうち出力トランジスタは、 ソース層およびドレイン層と、前記ソース層に接続され
る配線材と、前記ドレイン層に接続される配線材と、を
有し、 前記ソース層に接続される配線材および前記ドレイン層
に接続される配線材は、それぞれ前記シリサイドを介し
て前記ソース層およびドレイン層に接続され、 前記ソース層に接続される配線材と前記ゲート電極側の
前記ソース層端の間および前記ドレイン層に接続される
配線材と前記ゲート電極側の前記ドレイン層端の間の前
記ソース層および前記ドレイン層表面には、チャネル幅
方向全面にわたってシリサイドが設置されない領域があ
ることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1094102A JP2773220B2 (ja) | 1989-04-13 | 1989-04-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1094102A JP2773220B2 (ja) | 1989-04-13 | 1989-04-13 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02271673A JPH02271673A (ja) | 1990-11-06 |
| JP2773220B2 true JP2773220B2 (ja) | 1998-07-09 |
Family
ID=14101079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1094102A Expired - Lifetime JP2773220B2 (ja) | 1989-04-13 | 1989-04-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2773220B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7045863B2 (en) | 2004-01-21 | 2006-05-16 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| US7087999B2 (en) | 2003-03-12 | 2006-08-08 | Nec Electronics Corporation | Semiconductor protection element, semiconductor device and method for manufacturing same |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07142589A (ja) * | 1993-11-22 | 1995-06-02 | Nec Corp | 半導体集積回路装置およびその製造方法 |
| JP2000091574A (ja) | 1998-09-07 | 2000-03-31 | Denso Corp | 半導体装置および半導体装置の製造方法 |
| JP3430080B2 (ja) | 1999-10-08 | 2003-07-28 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| JP3348711B2 (ja) | 1999-12-03 | 2002-11-20 | セイコーエプソン株式会社 | 半導体装置およびその製造方法 |
| JP2001326285A (ja) | 2000-03-07 | 2001-11-22 | Seiko Epson Corp | ドライバ回路及びドライバ回路の製造方法 |
| JP3467689B2 (ja) | 2000-05-31 | 2003-11-17 | セイコーエプソン株式会社 | 静電気保護回路が内蔵された半導体装置 |
| JP3675303B2 (ja) | 2000-05-31 | 2005-07-27 | セイコーエプソン株式会社 | 静電気保護回路が内蔵された半導体装置及びその製造方法 |
| JP3607262B2 (ja) | 2002-05-28 | 2005-01-05 | 沖電気工業株式会社 | 半導体装置の静電破壊防止保護回路 |
| JP2008218564A (ja) | 2007-03-01 | 2008-09-18 | Matsushita Electric Ind Co Ltd | 半導体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5565470A (en) * | 1978-11-13 | 1980-05-16 | Toshiba Corp | Mos integrated circuit |
| JPS6143464A (ja) * | 1984-08-08 | 1986-03-03 | Hitachi Ltd | 半導体装置 |
| NL8900593A (nl) * | 1989-03-13 | 1990-10-01 | Philips Nv | Halfgeleiderinrichting met een beveiligingsschakeling. |
-
1989
- 1989-04-13 JP JP1094102A patent/JP2773220B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7087999B2 (en) | 2003-03-12 | 2006-08-08 | Nec Electronics Corporation | Semiconductor protection element, semiconductor device and method for manufacturing same |
| US7271097B2 (en) | 2003-03-12 | 2007-09-18 | Nec Electronics Corporation | Method for manufacturing a semiconductor protection element and a semiconductor device |
| US7045863B2 (en) | 2004-01-21 | 2006-05-16 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02271673A (ja) | 1990-11-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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