JPH08130304A - Mos型半導体装置とその製造方法 - Google Patents
Mos型半導体装置とその製造方法Info
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- JPH08130304A JPH08130304A JP29231594A JP29231594A JPH08130304A JP H08130304 A JPH08130304 A JP H08130304A JP 29231594 A JP29231594 A JP 29231594A JP 29231594 A JP29231594 A JP 29231594A JP H08130304 A JPH08130304 A JP H08130304A
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Abstract
合容量を低減する。 【構成】 ソース・ドレイン用の両拡散領域5には多結
晶シリコンゲート電極4に沿って3個ずつのコンタクト
ホール11aが配列されている。各コンタクトホール1
1aは拡散領域5とその外側の分離用絶縁膜であるフィ
ールド酸化膜領域とにまたがって形成されている。コン
タクトホール11aの底部のうち、拡散領域5からはみ
出したフィールド酸化膜領域ではフィールド酸化膜が選
択的に除去されている。コンタクトホール11aの底部
にはコンタクトホール11aを通してイオン注入により
不純物が導入されたN型拡散層10が形成されている。
Description
の製造方法に関し、特に、電極配線とのコンタクトに特
徴をもつ半導体装置とその製造方法に関するものであ
る。
るMOSトランジスタの微細化が進み、いわゆるディー
プサブミクロンと称される世代に入りつつあり、それに
伴って集積回路の高集積化と高性能化がますます推し進
められている。このようにMOSトランジスタが微細化
されるに伴って、写真製版工程におけるアライメントず
れや、選択酸化法(LOCOS法)に代表される通常よ
く用いられる熱酸化を利用した活性領域分離法における
バーズビークと称される分離用の厚い熱酸化膜両端のく
ちばし形状の酸化膜の存在が微細化の大きな障害となっ
てきている。
スタの寄生容量及び寄生抵抗が回路動作向上を妨げる大
きな要因となってきている。特に、ドレイン拡散層の接
合容量は回路動作に重大な影響を及ぼす(電子情報通信
学会技術研究報告SDM92−137参照)。
コンタクトホールを通してソース領域及びドレイン領域
の下方に同領域と同じ導電型の不純物又は反対導電型の
不純物をイオン注入し、ソース領域及びドレイン領域と
基板半導体との中間的な不純物濃度の半導体層を設ける
ことにより、コンタクトホールの下方に限ってソース領
域とドレイン領域の接合容量を低減させることが提案さ
れている(特公平4−57097号公報参照)。
097号公報に提案されている方法で形成されたMOS
トランジスタでは、ソース領域とドレイン領域のうちコ
ンタクトホール下部の接合容量が低減されるだけであ
り、大きな効果は期待できない。それどころか、ソース
領域とドレイン領域の下部に反対導電型の中間的な濃度
の拡散層を形成した場合には、そのような中間的な濃度
の拡散層がない場合に比べて接合面積が増大し、かえっ
て接合容量を増大させるおそれがある。本発明はソース
領域とドレイン領域の面積を縮小させることにより効果
的に拡散層接合容量を低減させ、回路動作及び集積度の
向上を可能にするMOSトランジスタとその製造方法を
提供することを目的とするものである。
領域とドレイン拡散領域には複数個ずつのコンタクトホ
ールを介して電極配線が接続され、両拡散領域において
それぞれのコンタクトホールの少なくとも1つはその拡
散領域と分離絶縁膜領域にわたって形成され、かつその
コンタクトホール内では分離絶縁膜が除去されていると
ともに、コンタクトホール底部にはソース・ドレイン領
域と同じ導電型の不純物拡散層が形成されている。その
際、ゲート電極が活性領域上で曲部を有していることが
好ましい。
レイン領域のそれぞれにおいて、コンタクトホールがゲ
ート電極に沿って2列に配列され、かつ、一方の列は活
性領域内に位置し、他方の列は活性領域と分離絶縁膜領
域との境界に位置しており、ソース領域及びドレイン領
域のそれぞれにおいて一方の列の1個のコンタクトホー
ルと他方の列でそのコンタクトホールに隣接する2個の
コンタクトホールはそれぞれの中心を結ぶと一方の列の
1個のコンタクトホールを頂点とする二等辺三角形を構
成する位置に配置されている。
クトを形成するために次の工程を含んでいる。(A)ゲ
ート電極上から基板全面に層間絶縁膜を堆積する工程、
(B)ソース領域とドレイン領域の両拡散領域にはそれ
ぞれ複数個ずつのコンタクトホールが形成されるよう
に、かつ両拡散領域においてそれぞれのコンタクトホー
ルの少なくとも1つはその拡散領域と分離絶縁膜領域に
またがるようにコンタクトホール領域を設定し、そのコ
ンタクトホール領域で層間絶縁膜をソース領域及びドレ
イン領域の基板と分離絶縁膜の下部の基板が露出するま
でエッチングしてコンタクトホールを形成する工程、
(C)前記コンタクトホールを通して基板に第2導電型
不純物をイオン注入する工程、及び(D)その後、前記
コンタクトホールを介してソース領域又はドレイン領域
と接続される電極配線を形成する工程。
(A)は平面図、(B)は(A)のX−X’線位置での
断面図である。図1(A)に示されるように、ソース領
域とドレイン領域の両拡散領域5にはそれぞれ多結晶シ
リコンゲート電極4に沿って3個ずつのコンタクトホー
ル11aが配列されている。各コンタクトホール11a
は拡散領域5とその外側の分離用絶縁膜であるフィール
ド酸化膜領域とにまたがって形成されている。コンタク
トホール11aとゲート電極4との距離は写真製版工程
でのアライメントずれを考慮して設定されている。従来
は破線で示される領域まで拡散領域5’が形成されてい
たのに対し、この実施例ではコンタクトホール11aの
位置を従来のものと同じ位置とし、拡散領域と分離絶縁
膜との境界がコンタクトホール11aにかかるところま
で拡散領域5を縮小している。
OSトランジスタの構造を説明すると、1はP型シリコ
ン基板、2はP型ウエルであり、分離用絶縁膜のフィー
ルド酸化膜6で分離された活性領域にはチャネル領域9
上にゲート酸化膜3を介してゲート電極4が形成されて
おり、チャネル領域9を挾んでソース領域とドレイン領
域の拡散領域5が形成されている。ゲート電極4上から
形成されている層間絶縁膜7にはコンタクトホール11
aがあけられ、コンタクトホール11aは拡散領域5と
フィールド酸化膜6の領域にまたがる位置に形成されて
いる。コンタクトホール11aの底部のうち、拡散領域
5からはみ出したフィールド酸化膜領域ではフィールド
酸化膜が選択的に除去されている。コンタクトホール1
1aの底部にはコンタクトホール11aを通してイオン
注入により不純物が導入されたN型拡散層10が形成さ
れている。8はそのコンタクトホール11aを介して拡
散領域5と接続するための電極配線であり、電極配線8
がフィールド酸化膜領域でN型ウエル2と接触する位置
には、そのN型拡散層10が形成されているため、電極
配線8がウエル2と直接接触することはない。
た領域まで必要であったソース・ドレインのための拡散
領域5’が実線で示された領域5まで縮小されている。
このように、拡散領域面積は従来の場合と比較して数十
%程度低減でき、したがって、その分拡散領域5の接合
容量も低減できて、回路動作及び集積度の向上を同時に
図ることができる。
散領域5の面積は従来のものと比較して小さくはしてい
ないが、ゲート幅を長くすることによって電流駆動能力
の増大、すなわち回路動作の向上を図ったものである。
図2の実施例ではソース領域とドレイン領域はそれぞれ
3個ずつのコンタクトホールを備えているが、各領域で
3個のコンタクトホールのうちの1個のコンタクトホー
ル11aを拡散領域5とフィールド酸化膜にまたがるよ
うに配置することによって、活性領域上でゲート電極が
利用できる面積を増やしている。ゲート電極4aはクラ
ンク状に折れ曲がった曲部を有し、実効的にゲート幅を
増大させている。コンタクトホール11aは図1(B)
で示されたものと同じく、底部が拡散領域5とフィール
ド酸化膜領域にまたがり、そのコンタクトホール底部に
は拡散領域5と同じ導電型の拡散層10が形成されてい
る。他のコンタクトホール11は拡散領域5内にのみ存
在するものであり、それらは従来のコンタクトホールと
同じものである。
果的でかつ簡便な方法はゲート幅を大きくすることであ
るが、従来のように直線状のゲート電極を備えたMOS
トランジスタでゲート幅を増大させれば、同時に拡散領
域の面積も増大し、拡散領域の接合容量も増大させてし
まい、回路負荷が小さな場合にはさほど有効ではない。
しかし、図2の実施例では拡散領域5の面積を増大させ
ないので接合容量を増大させることなく、ゲート電極4
aに曲部を設けることによりゲート幅のみを大きくでき
るため、回路動作向上に効力を発揮する。例えば、図2
の実施例は図1の破線で示される拡散領域5’と同じ面
積であるが、ゲート電極4aに2箇所の曲部を設けてい
ることにより50%程度のゲート幅増大が可能である。
り、コンタクトホールの数を増すことによってコンタク
ト抵抗を低減させたものである。図3(A)に示される
ように、ソース領域とドレイン領域にはそれぞれゲート
電極4に沿って2列に配列されたコンタクトホールが配
置されている。各領域5で一方の列のコンタクトホール
11は拡散領域5内にあり、他方の列のコンタクトホー
ル11aは拡散領域5とフィールド酸化膜領域とにまた
がって配置されている。
幅が小さい場合を除けば、コンタクトホールの列を2列
又はそれ以上にするとコンタクト抵抗は殆どトランジス
タ特性に影響を与えなくなる。従来は拡散領域の面積を
増大させることなくコンタクト抵抗を低減させることは
困難であった。図3(A)のように、一方の列のコンタ
クトホール11を拡散領域5内に配置し、他方の列のコ
ンタクトホール11aを拡散領域5とフィールド酸化膜
領域とにまたがって配置することにより、配置しうるコ
ンタクトホールの数を増やし、しかも拡散領域の面積増
大を抑えている。
図3(B)に破線で示されるように正方形になるように
設計したとしても、角がまるまって円形に近くなるた
め、コンタクトホール間距離が設計値よりも大きくな
る。単位面積当りのコンタクトホール数を多くできるよ
うに、各拡散領域5において一方の列の1個のコンタク
トホール11(又は11a)と他方の列でそのコンタク
トホールに隣接する2個のコンタクトホール11a(又
は11)は、それぞれの中心を結ぶと一方の列の1個の
コンタクトホールを頂点とする二等辺三角形を構成する
位置に配置する。
ものであり、コンタクトホール配列が図1に示されたも
のである場合を例にしている。しかし、図2、図3のコ
ンタクトホール配列の場合も同じである。 (A)活性領域にNチャネルMOSトランジスタが形成
された状態を示している。シリコン基板1の表面にP型
ウエル2が形成され、ウエル2内でフィールド酸化膜6
で分離された活性領域には、チャネル領域上にゲート酸
化膜3を介してリンドープされた多結晶シリコンにてな
るゲート電極4が形成されている。ウエル2の表面では
チャネル領域を挾んでN+拡散層によるソース領域及び
ドレイン領域5が形成されている。
には、既知の技術により、P型シリコン基板1の表面に
P型ウエル2を形成し、選択酸化法(LOCOS法)に
よって形成した4500〜6000Åの厚い熱酸化膜
(フィールド酸化膜)6によって活性領域を分離する。
活性領域上に厚さ100〜150Åのゲート酸化膜とな
る熱酸化膜3と、さらにその上に厚さが約3500Åの
多結晶シリコン膜4を形成する。多結晶シリコン膜4は
最終的にリンがドープされた状態ものである。このよう
な多結晶シリコン膜4は、不純物がドープされていない
多結晶シリコン膜を形成した後、拡散法又はイオン注入
法によりリンを導入したものであってもよく、CVD法
により多結晶シリコン膜を堆積する際に反応ガス中にリ
ンを導入しておき、堆積した状態でリンがドープされた
多結晶シリコン膜となったものであってもよい。最終的
にリンドープされた多結晶シリコン膜4を、リソグラフ
ィーとエッチングによりゲート電極形状にパターン化す
る。
してN型不純物を注入することにより、チャネル領域9
を挾んで形成されたソース領域及びドレイン領域のN+
型層5を形成する。N+型層5に関しては、例えば砒素
イオンをドーズ量6×1015/cm2、注入エネルギー
50KeVの条件で注入し、850℃で20分間の熱処
理を加えることによって形成することができ、これによ
り約0.15μmの深さの拡散層が得られる。
D法によって3000Å程度のNSG膜(不純物がドー
プされていないシリコン酸化膜)、さらにその上に50
00Å程度のBPSG膜(ボロンリンシリコンガラス
膜)などを堆積させることによって層間絶縁膜7を形成
する。層間絶縁膜7にはソース領域上とドレイン領域上
にコンタクトホール11aを写真製版とエッチングによ
り開口する。
面図(b)に示されているように、コンタクトホール1
1aを開口する領域がソース・ドレインの拡散領域5と
フィールド酸化膜6の端部にまたがるように設定する点
と、数十%のオーバーエッチをかけてコンタクトホール
底部に存在する熱酸化膜6’を除去し、その下のシリコ
ン基板表面を露出させる点に特徴がある。オーバーエッ
チ量はコンタクトホールを形成するための層間絶縁膜の
ジャストエッチ量を基準とし、その何%がオーバーエッ
チであるかを数値で表示している。オーバーエッチ量と
しては、例えばコンタクトホール径が0.4μmで、そ
のコンタクトホールのアスペクト比(コンタクトホール
の深さ/径)が2程度の場合は50%程度に設定するの
が適当である。
にする場合は、拡散領域5とフィールド酸化膜6の領域
にまたがるコンタクトホール11aだけでなく、拡散領
域5内のみに配置されるコンタクトホール11も存在す
る。しかし、どの実施例も写真製版やエッチングの処理
は同じもので、問題はない。
は砒素をイオン注入する。これによって、コンタクトホ
ール11a(図2、図3の実施例ではコンタクトホール
11も含まれる)を通って、コンタクトホール11a下
方にN型層10が形成される。注入不純物としては、後
工程であまり熱をかけたくない場合は、砒素よりも低温
で活性化できるリンを選択するとよいが、同一注入エネ
ルギー下ではリンの方が砒素に比べ投影飛程が大きくな
るために注入エネルギーを調節する必要がある。例え
ば、N型層10の不純物分布をN+型層5と同じくらい
にしたい場合は、リンの注入エネルギーを30KeV程
度にすればよい。コンタクトホール11a下方のN型層
10における接合容量を抑えるために、不純物分布を深
くなだらかになるように制御するのが好ましいが、他の
要請とも合わせて注入及び活性化の条件を設定すればよ
い。その後、既知の技術により電極配線8を形成する。
OSトランジスタにおいては、コンタクトホール底面に
おいて、コンタクトホール内のフィールド酸化膜は完全
に除去されてその下側のウエル2の表面が露出してお
り、またソース・ドレイン領域においてもその表面の高
さはもとの基板表面(この実施例の場合はウエル2の表
面)の高さよりも低くなっている。またフィールド酸化
膜が除去されたことによりコンタクトホール底面内に段
差が存在し、そのためコンタクトホールを従来のように
拡散領域上にのみ形成した場合と比べてコンタクト面積
が増大し、コンタクトホール1個当りのコンタクト抵抗
が低減されている。
クトホールを経て注入された不純物によるN型層10が
存在するため、電極配線8からウエル2、基板1へのリ
ークを防ぐことができ、アライメントずれにもある程度
のマージンを与えることができる。
Nチャネル型MOSトランジスタを例にして説明してい
るが、本発明はPチャネル型MOSトランジスタは勿論
のこと、LDD構造又はゲートオーバーラップ構造を有
するMOSトランジスタや、さらには他の絶縁ゲート型
トランジスタにも適用することができ、それらの場合に
も上記の実施例の場合と同様の効果が得られる。
領域にそれぞれ複数個ずつのコンタクトホールを設け、
それぞれのコンタクトホールの少なくとも1つはその拡
散領域と分離絶縁膜領域にわたって形成し、そのコンタ
クトホール内では分離絶縁膜を除去し、コンタクトホー
ル底部にはソース・ドレイン領域と同じ導電型の不純物
拡散層を形成したので、回路動作に多大な影響を及ぼす
拡散層の接合容量を低減させ、拡散領域の面積を増大さ
せることなく電流駆動力を向上させたり、コンタクト部
の寄生抵抗を低減させることにより、回路動作の向上を
図ることができる。 しかも、コンタクトホール底部に
はコンタクトホールを経て注入された不純物による拡散
層が存在するため、電極配線からウエルや基板へのリー
クを防ぐことができ、アライメントずれにもある程度の
マージンを与えることができる。
うに形成すれば、拡散層の接合容量を増大させることな
くゲート幅を大きくすることができ、その結果、集積度
を下げることなく回路動作の向上を図ることができる。
ソース・ドレイン領域においてコンタクトホールをゲー
ト電極に沿って2列に配列し、一方の列は活性領域内に
位置させ、他方の列は活性領域と分離絶縁膜領域との境
界に位置させるとともに、一方の列の1個のコンタクト
ホールと他方の列でそのコンタクトホールに隣接する2
個のコンタクトホールはそれぞれの中心を結ぶと一方の
列の1個のコンタクトホールを頂点とする二等辺三角形
を構成する位置に配置すれば、ソース・ドレイン領域で
のコンタクトホール密度を高めることができるので、拡
散層の接合容量を増大させることなくコンタクト部の寄
生抵抗を低減することができ、集積度を下げることなく
回路動作の向上を図ることができる。
(A)は平面図、(B)はそのX−X’線位置での断面
図である。
る。
(A)は平面図、(B)はコンタクトホールの配置を示
す平面図である。
である。
Claims (4)
- 【請求項1】 分離絶縁膜で分離された半導体基板の活
性領域のチャネル領域上に、ゲート絶縁膜を介して多結
晶シリコンゲート電極が形成され、活性領域の基板表面
にはチャネル領域を挾んでソース領域とドレイン領域の
拡散領域が形成されているMOS型半導体装置におい
て、 前記両拡散領域にはそれぞれ複数個ずつのコンタクトホ
ールを介して電極配線が接続され、 両拡散領域においてそれぞれのコンタクトホールの少な
くとも1つはその拡散領域と分離絶縁膜領域にわたって
形成され、かつそのコンタクトホール内では分離絶縁膜
が除去されているとともに、コンタクトホール底部には
ソース・ドレイン領域と同じ導電型の不純物拡散層が形
成されていることを特徴とするMOS型半導体装置。 - 【請求項2】 ゲート電極が活性領域上で曲部を有する
請求項1に記載のMOS型半導体装置。 - 【請求項3】 ソース領域及びドレイン領域のそれぞれ
において、コンタクトホールがゲート電極に沿って2列
に配列され、かつ、一方の列は活性領域内に位置し、他
方の列は活性領域と分離絶縁膜領域との境界に位置して
おり、 ソース領域及びドレイン領域のそれぞれにおいて一方の
列の1個のコンタクトホールと他方の列でそのコンタク
トホールに隣接する2個のコンタクトホールはそれぞれ
の中心を結ぶと一方の列の1個のコンタクトホールを頂
点とする二等辺三角形を構成する位置に配置されている
請求項1に記載のMOS型半導体装置。 - 【請求項4】 第1導電型半導体基板の表面に活性領域
を分離するための分離絶縁膜を形成し、活性領域の基板
上にはチャネル領域とする部分の上にゲート絶縁膜を介
してゲート電極を形成し、活性領域の基板表面にはチャ
ネル領域を挾んで第2導電型のソース領域とドレイン領
域を形成した後、以下の工程を含んで電極配線とのコン
タクトを形成することを特徴とする半導体装置の製造方
法。 (A)ゲート電極上から基板全面に層間絶縁膜を堆積す
る工程、(B)ソース領域とドレイン領域の両拡散領域
にはそれぞれ複数個ずつのコンタクトホールが形成され
るように、かつ両拡散領域においてそれぞれのコンタク
トホールの少なくとも1つはその拡散領域と分離絶縁膜
領域にまたがるようにコンタクトホール領域を設定し、
そのコンタクトホール領域で層間絶縁膜をソース領域及
びドレイン領域の基板と分離絶縁膜の下部の基板が露出
するまでエッチングしてコンタクトホールを形成する工
程、(C)前記コンタクトホールを通して基板に第2導
電型不純物をイオン注入する工程、(D)その後、前記
コンタクトホールを介してソース領域又はドレイン領域
と接続される電極配線を形成する工程。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6292315A JP2681756B2 (ja) | 1994-10-31 | 1994-10-31 | Mos型半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6292315A JP2681756B2 (ja) | 1994-10-31 | 1994-10-31 | Mos型半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08130304A true JPH08130304A (ja) | 1996-05-21 |
JP2681756B2 JP2681756B2 (ja) | 1997-11-26 |
Family
ID=17780188
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6292315A Expired - Fee Related JP2681756B2 (ja) | 1994-10-31 | 1994-10-31 | Mos型半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2681756B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6787855B2 (en) | 2000-08-04 | 2004-09-07 | Renesas Technology Corp. | Semiconductor device and method of manufacturing same |
JP2008103750A (ja) * | 2007-11-22 | 2008-05-01 | Matsushita Electric Ind Co Ltd | 半導体装置および半導体マスクレイアウト方法 |
US7372164B2 (en) | 2001-02-16 | 2008-05-13 | Sanyo Electric Co., Ltd. | Semiconductor device with parallel interconnects |
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-
1994
- 1994-10-31 JP JP6292315A patent/JP2681756B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
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JP2681756B2 (ja) | 1997-11-26 |
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