JPH08321589A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH08321589A JPH08321589A JP7125175A JP12517595A JPH08321589A JP H08321589 A JPH08321589 A JP H08321589A JP 7125175 A JP7125175 A JP 7125175A JP 12517595 A JP12517595 A JP 12517595A JP H08321589 A JPH08321589 A JP H08321589A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/60—Peripheral circuit regions
Abstract
(57)【要約】
【構成】 基板１が第１導電型又は第２導電型ウェル７
を有し、ウェル７は、ウェル７上のゲート絶縁膜８、1
1、その上に形成されたゲート電極１２及びウェル７内
の拡散層１５から構成される複数のトランジスタと、ウ
ェル７内であって拡散層１５の外周部に、拡散層１５に
対して自己整合的に形成されたウェル７と同じ導電型、
所望の接合耐圧を得るに足りる不純物濃度を有し、かつ
動作電圧で形成される空乏層の幅と実質的に同程度の幅
を有する低濃度層１６とを具備し、ウェル７の不純物濃
度が、トランジスタ間を接続するゲート電極１２下に発
生する寄生トランジスタのしきい値電圧が電源電圧以上
になるように設定されていることにより、互いに隣接す
るトランジスタが分離されている半導体装置。 【効果】 ロコス膜を形成することなく素子分離を実現
できる。
を有し、ウェル７は、ウェル７上のゲート絶縁膜８、1
1、その上に形成されたゲート電極１２及びウェル７内
の拡散層１５から構成される複数のトランジスタと、ウ
ェル７内であって拡散層１５の外周部に、拡散層１５に
対して自己整合的に形成されたウェル７と同じ導電型、
所望の接合耐圧を得るに足りる不純物濃度を有し、かつ
動作電圧で形成される空乏層の幅と実質的に同程度の幅
を有する低濃度層１６とを具備し、ウェル７の不純物濃
度が、トランジスタ間を接続するゲート電極１２下に発
生する寄生トランジスタのしきい値電圧が電源電圧以上
になるように設定されていることにより、互いに隣接す
るトランジスタが分離されている半導体装置。 【効果】 ロコス膜を形成することなく素子分離を実現
できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関し、より詳細には、ＬＯＣＯＳ膜を用いること
なく素子分離されている半導体装置、この半導体装置を
周辺回路に有するマスクＲＯＭ及びそれらの製造方法に
関する。
方法に関し、より詳細には、ＬＯＣＯＳ膜を用いること
なく素子分離されている半導体装置、この半導体装置を
周辺回路に有するマスクＲＯＭ及びそれらの製造方法に
関する。
【０００２】
【従来の技術】ＭＯＳデバイスにおいては、ＰＮ接合、
低誘電体膜又はそれらの両方を利用することにより素子
分離がなされており、これら素子分離技術は、パンチス
ルーによる素子耐圧の低下、ゲート配線やメタル配線に
よる寄生トランジスタのチャネルの形成を防止するため
に行われている。
低誘電体膜又はそれらの両方を利用することにより素子
分離がなされており、これら素子分離技術は、パンチス
ルーによる素子耐圧の低下、ゲート配線やメタル配線に
よる寄生トランジスタのチャネルの形成を防止するため
に行われている。
【０００３】従来のマスクＲＯＭは、図１７に示したよ
うに、ＰＮ接合分離を用いたメモリセルアレイ部（以後
フラットセルと称する）Ｍとロコス分離４７を用いた周
辺回路部Ｃで構成されていた。その製造方法を図面に基
づいて説明する。シリコン基板４０に、表面濃度が１×
１０17／ｃｍ3 程度のＮウェル４１及びＰウェル４２を
形成する。次いで、シリコン基板４０上全面に酸化膜及
びシリコン窒化膜を形成し、通常のフォトリソグラフィ
とエッチング技術により、ロコス膜を形成する領域に窓
を有するレジストパターンを形成する。このレジストパ
ターンをマスクとしてシリコン窒化膜をパターニングす
る。
うに、ＰＮ接合分離を用いたメモリセルアレイ部（以後
フラットセルと称する）Ｍとロコス分離４７を用いた周
辺回路部Ｃで構成されていた。その製造方法を図面に基
づいて説明する。シリコン基板４０に、表面濃度が１×
１０17／ｃｍ3 程度のＮウェル４１及びＰウェル４２を
形成する。次いで、シリコン基板４０上全面に酸化膜及
びシリコン窒化膜を形成し、通常のフォトリソグラフィ
とエッチング技術により、ロコス膜を形成する領域に窓
を有するレジストパターンを形成する。このレジストパ
ターンをマスクとしてシリコン窒化膜をパターニングす
る。
【０００４】その後、レジストパターンを除去し、Ｎウ
ェル４１のみを覆うレジストパターンを形成し、このレ
ジストパターンとシリコン窒化膜とをマスクとして、ロ
コス膜が形成される領域の直下にチャネルストップを形
成するため、Ｐウェル４２にボロンを、１５ＫｅＶ、７
×１０13／ｃｍ2 のドーズで注入する。続いて、レジス
トパターンを除去し、シリコン窒化膜をマスクとして９
５０℃でパイロ酸化を行い、ロコス膜４７を６００ｎｍ
の膜厚で形成する。この際、Ｐウェル内のロコス膜４７
直下にはチャネルストッパー４８が形成される。
ェル４１のみを覆うレジストパターンを形成し、このレ
ジストパターンとシリコン窒化膜とをマスクとして、ロ
コス膜が形成される領域の直下にチャネルストップを形
成するため、Ｐウェル４２にボロンを、１５ＫｅＶ、７
×１０13／ｃｍ2 のドーズで注入する。続いて、レジス
トパターンを除去し、シリコン窒化膜をマスクとして９
５０℃でパイロ酸化を行い、ロコス膜４７を６００ｎｍ
の膜厚で形成する。この際、Ｐウェル内のロコス膜４７
直下にはチャネルストッパー４８が形成される。
【０００５】その後、熱リン酸を用いてシリコン窒化膜
を除去する。次に、Ｎウェル４１を覆うレジストパター
ンを形成し、このレジストパターンをマスクとして、Ｐ
ウェル４２に形成するＮチャネルトランジスタのしきい
値を調整するためにボロンを２０ＫｅＶ、２．５×１０
12／ｃｍ2 のドーズで注入する。次いで、レジストパタ
ーンを除去し、さらにＰウェル４２を覆うレジストパタ
ーンを形成して、Ｎウェル４１に形成するＰチャネルト
ランジスタのしきい値を調整するためにボロンを２０Ｋ
ｅＶ、３×１０12／ｃｍ2 のドーズで注入する。続い
て、レジストパターンを除去し、さらに別のレジストパ
ターンをマスクとして用いて、砒素を４０ＫｅＶ、２×
１０15／ｃｍ2 のドーズで注入する。このレジストパタ
ーンを除去し、次いで９００℃で３０分間アニールし、
メモリセルアレイ部にビットライン拡散配線５１を形成
する。
を除去する。次に、Ｎウェル４１を覆うレジストパター
ンを形成し、このレジストパターンをマスクとして、Ｐ
ウェル４２に形成するＮチャネルトランジスタのしきい
値を調整するためにボロンを２０ＫｅＶ、２．５×１０
12／ｃｍ2 のドーズで注入する。次いで、レジストパタ
ーンを除去し、さらにＰウェル４２を覆うレジストパタ
ーンを形成して、Ｎウェル４１に形成するＰチャネルト
ランジスタのしきい値を調整するためにボロンを２０Ｋ
ｅＶ、３×１０12／ｃｍ2 のドーズで注入する。続い
て、レジストパターンを除去し、さらに別のレジストパ
ターンをマスクとして用いて、砒素を４０ＫｅＶ、２×
１０15／ｃｍ2 のドーズで注入する。このレジストパタ
ーンを除去し、次いで９００℃で３０分間アニールし、
メモリセルアレイ部にビットライン拡散配線５１を形成
する。
【０００６】次に、通常の方法によりゲート電極５２を
形成する。周辺回路部においてはフォトレジスト、メモ
リセルアレイ部においてはゲート電極５２をマスクとし
て、ボロンを２０ＫｅＶ、３×１０13／ｃｍ2 のドーズ
で注入し、ビットライン拡散配線５１間を分離する接合
分離５４を形成する。フォトレジストを除去し、その
後、酸化膜を２５０ｎｍ堆積し、エッチバックしてゲー
ト電極５２側壁にスペーサ５５を形成する。Ｎウェル４
１、Ｐウェル４２をそれぞれマスクするためのフォトレ
ジストを用いて周辺回路部におのおのＰ + 拡散層５６、
Ｎ+ 拡散層５７を形成する。
形成する。周辺回路部においてはフォトレジスト、メモ
リセルアレイ部においてはゲート電極５２をマスクとし
て、ボロンを２０ＫｅＶ、３×１０13／ｃｍ2 のドーズ
で注入し、ビットライン拡散配線５１間を分離する接合
分離５４を形成する。フォトレジストを除去し、その
後、酸化膜を２５０ｎｍ堆積し、エッチバックしてゲー
ト電極５２側壁にスペーサ５５を形成する。Ｎウェル４
１、Ｐウェル４２をそれぞれマスクするためのフォトレ
ジストを用いて周辺回路部におのおのＰ + 拡散層５６、
Ｎ+ 拡散層５７を形成する。
【０００７】次に、フォトレジストを用いて、メモリセ
ルアレイ部に、ＲＯＭのプログラミングのために所望の
チャネル領域５９にボロンを１８０ＫｅＶ、２×１０14
／ｃｍ2 のドーズで注入し、しきい値電圧の高いトラン
ジスタを形成する。フォトレジストを除去し、通常の方
法を用いて層間絶縁膜６０、６１、コンタクトホール、
メタル配線６２を形成し、マスクＲＯＭを完成する。
ルアレイ部に、ＲＯＭのプログラミングのために所望の
チャネル領域５９にボロンを１８０ＫｅＶ、２×１０14
／ｃｍ2 のドーズで注入し、しきい値電圧の高いトラン
ジスタを形成する。フォトレジストを除去し、通常の方
法を用いて層間絶縁膜６０、６１、コンタクトホール、
メタル配線６２を形成し、マスクＲＯＭを完成する。
【０００８】次に、特開昭５７−５６９６３号公報に示
されているような従来の接合分離方法を説明する。ま
ず、図１８に示したように、Ｐ型シリコン基板７０にＮ
+ 拡散層７１を形成する。次いで、図１９に示したよう
に、フォトレジスト７２を形成し、このフォトレジスト
７２をマスクとしてボロンを２×１０14／ｃｍ2 で注入
し、Ｐ+ 拡散層７３を形成する。
されているような従来の接合分離方法を説明する。ま
ず、図１８に示したように、Ｐ型シリコン基板７０にＮ
+ 拡散層７１を形成する。次いで、図１９に示したよう
に、フォトレジスト７２を形成し、このフォトレジスト
７２をマスクとしてボロンを２×１０14／ｃｍ2 で注入
し、Ｐ+ 拡散層７３を形成する。
【０００９】続いて、図２０に示したように、フォトレ
ジスト７２を除去し、不純物の活性化と結晶の回復のた
めの熱処理を行って接合分離を完成する。
ジスト７２を除去し、不純物の活性化と結晶の回復のた
めの熱処理を行って接合分離を完成する。
【００１０】
【発明が解決しようとする課題】上記のようなマスクＲ
ＯＭの周辺回路部でのロコス分離工程は、マスクＲＯＭ
製造工程の１０〜１５％を占め、３〜４日を必要とする
ため、製造日数及び製造コストの増加を招く。また、ロ
コス分離は、基板表面の凹凸を大きくするため、微細加
工の妨げとなり、歩留りの低下を招く等の問題があっ
た。
ＯＭの周辺回路部でのロコス分離工程は、マスクＲＯＭ
製造工程の１０〜１５％を占め、３〜４日を必要とする
ため、製造日数及び製造コストの増加を招く。また、ロ
コス分離は、基板表面の凹凸を大きくするため、微細加
工の妨げとなり、歩留りの低下を招く等の問題があっ
た。
【００１１】一方、メモリセルアレイ部でのＰＮ接合分
離は、拡散ビットライン間のパンチスルーによる耐圧の
低下及びメタル配線によって発生する寄生トランジスタ
のチャネル反転を抑制するためになされるものである
が、寄生トランジスタのチャネル反転を抑制したいゲー
ト電極下は、薄いゲート絶縁膜しか形成されていないた
め、現在用いられているウェル濃度あるいはＰＮ接合分
離濃度ではゲート電極による寄生トランジスタのチャネ
ル反転を抑制することができない。よって、周辺回路の
素子分離に使用することができなかった。
離は、拡散ビットライン間のパンチスルーによる耐圧の
低下及びメタル配線によって発生する寄生トランジスタ
のチャネル反転を抑制するためになされるものである
が、寄生トランジスタのチャネル反転を抑制したいゲー
ト電極下は、薄いゲート絶縁膜しか形成されていないた
め、現在用いられているウェル濃度あるいはＰＮ接合分
離濃度ではゲート電極による寄生トランジスタのチャネ
ル反転を抑制することができない。よって、周辺回路の
素子分離に使用することができなかった。
【００１２】また、ＰＮ接合分離は、ゲート電極による
寄生トランジスタのチャネル反転を抑制することを目的
とするため高濃度に形成することが必要であるが、拡散
層に接して配置させる場合には接合容量の増大及び接合
耐圧の低下を招く。例えば、図３に示したように、ＰＮ
接合分離表面の不純物濃度の増加に対応して接合耐圧が
低下する。よって、５Ｖ動作のデバイスで、ＰＮ接合分
離表面の不純物濃度が３×１０17／ｃｍ3 程度以上の場
合には、接合耐圧６Ｖ以上を得るのは不可能であった。
ＰＮ接合分離表面の不純物濃度を１×１０18／ｃｍ3 程
度以上とある程度高濃度に維持したまま、必要最小限の
接合耐圧６Ｖを得るためには、図２１に示したように、
ＰＮ接合分離と拡散層との距離を０．４μｍ以上確保す
る必要がある。また、さらに重ね合わせマージンと接合
分離からの横方向の不純物の拡散を考慮すると、図２２
に示すように、０．６μｍ以上のスペースが必要とな
り、素子を微細化できないという問題があった。
寄生トランジスタのチャネル反転を抑制することを目的
とするため高濃度に形成することが必要であるが、拡散
層に接して配置させる場合には接合容量の増大及び接合
耐圧の低下を招く。例えば、図３に示したように、ＰＮ
接合分離表面の不純物濃度の増加に対応して接合耐圧が
低下する。よって、５Ｖ動作のデバイスで、ＰＮ接合分
離表面の不純物濃度が３×１０17／ｃｍ3 程度以上の場
合には、接合耐圧６Ｖ以上を得るのは不可能であった。
ＰＮ接合分離表面の不純物濃度を１×１０18／ｃｍ3 程
度以上とある程度高濃度に維持したまま、必要最小限の
接合耐圧６Ｖを得るためには、図２１に示したように、
ＰＮ接合分離と拡散層との距離を０．４μｍ以上確保す
る必要がある。また、さらに重ね合わせマージンと接合
分離からの横方向の不純物の拡散を考慮すると、図２２
に示すように、０．６μｍ以上のスペースが必要とな
り、素子を微細化できないという問題があった。
【００１３】本発明は、上記問題に鑑みなされたもので
あり、隣接するトランジスタ間の分離としてロコス分離
を用いることなく、接合耐圧と接合容量とをデバイス動
作上問題のない程度に制御した接合分離を用いることに
より、製造コスト、製造日数、製造歩留り、微細加工性
を向上させ、信頼性の高い半導体装置、この半導体装置
を用いたマスクＲＯＭ及びそれらの製造方法を提供する
ことを目的としている。
あり、隣接するトランジスタ間の分離としてロコス分離
を用いることなく、接合耐圧と接合容量とをデバイス動
作上問題のない程度に制御した接合分離を用いることに
より、製造コスト、製造日数、製造歩留り、微細加工性
を向上させ、信頼性の高い半導体装置、この半導体装置
を用いたマスクＲＯＭ及びそれらの製造方法を提供する
ことを目的としている。
【００１４】
【課題を解決するための手段】本発明によれば、半導体
基板が少なくとも１つの第１導電型又は第２導電型ウェ
ルを有し、該ウェルは、ウェル上に形成されたゲート絶
縁膜、該ゲート絶縁膜上に形成されたゲート電極及びウ
ェル内に形成された拡散層から構成される複数のトラン
ジスタと、前記ウェル内であって前記拡散層の外周部
に、該拡散層に対して自己整合的に形成されたウェルと
同じ導電型であって、所望の接合耐圧を得るに足りる不
純物濃度を有し、かつ動作電圧で形成される空乏層の幅
と実質的に同程度の幅を有する低濃度層とを具備し、か
つ、前記ウェルの不純物濃度が、トランジスタ間を接続
するゲート電極下に発生する寄生トランジスタのしきい
値電圧が電源電圧以上になるように設定されていること
により互いに隣接する前記トランジスタを分離している
半導体装置が提供される。
基板が少なくとも１つの第１導電型又は第２導電型ウェ
ルを有し、該ウェルは、ウェル上に形成されたゲート絶
縁膜、該ゲート絶縁膜上に形成されたゲート電極及びウ
ェル内に形成された拡散層から構成される複数のトラン
ジスタと、前記ウェル内であって前記拡散層の外周部
に、該拡散層に対して自己整合的に形成されたウェルと
同じ導電型であって、所望の接合耐圧を得るに足りる不
純物濃度を有し、かつ動作電圧で形成される空乏層の幅
と実質的に同程度の幅を有する低濃度層とを具備し、か
つ、前記ウェルの不純物濃度が、トランジスタ間を接続
するゲート電極下に発生する寄生トランジスタのしきい
値電圧が電源電圧以上になるように設定されていること
により互いに隣接する前記トランジスタを分離している
半導体装置が提供される。
【００１５】さらに、本発明によれば、(i) 半導体基板
に、後工程で形成するゲート電極下に発生する寄生トラ
ンジスタのしきい値電圧が電源電圧以上になるような不
純物濃度を有する少なくとも１つの第１導電型又は第２
導電型ウェルを形成し、(ii)該ウェル上にゲート絶縁膜
及びゲート電極を形成し、所望の形状を有するレジスト
パターンを用いて前記ゲート電極に対して自己整合的に
拡散層を形成することにより複数のトランジスタを構成
させ、(iii) 前記レジストパターンと同一のレジストパ
ターンをマスクとして用い、前記ウェルの導電型と異な
る導電型の不純物イオンを注入して、拡散層に対して自
己整合的に、前記ウェル内であって前記拡散層の外周部
に第１導電型又は第２導電型低濃度層を形成することに
より、隣接する前記複数のトランジスタ間を分離しつ
つ、前記拡散層が接合耐圧を有する上記半導体装置の製
造方法が提供される。
に、後工程で形成するゲート電極下に発生する寄生トラ
ンジスタのしきい値電圧が電源電圧以上になるような不
純物濃度を有する少なくとも１つの第１導電型又は第２
導電型ウェルを形成し、(ii)該ウェル上にゲート絶縁膜
及びゲート電極を形成し、所望の形状を有するレジスト
パターンを用いて前記ゲート電極に対して自己整合的に
拡散層を形成することにより複数のトランジスタを構成
させ、(iii) 前記レジストパターンと同一のレジストパ
ターンをマスクとして用い、前記ウェルの導電型と異な
る導電型の不純物イオンを注入して、拡散層に対して自
己整合的に、前記ウェル内であって前記拡散層の外周部
に第１導電型又は第２導電型低濃度層を形成することに
より、隣接する前記複数のトランジスタ間を分離しつ
つ、前記拡散層が接合耐圧を有する上記半導体装置の製
造方法が提供される。
【００１６】また、本発明によれば、メモリセルアレイ
部と周辺回路部とからなるマスクＲＯＭの製造に際し
て、(i) 半導体基板に、後工程で形成するゲート電極下
に発生する寄生トランジスタのしきい値電圧が電源電圧
以上になるような不純物濃度を有する第１導電型又は第
２導電型ウェルを形成し、(i')メモリセルアレイ部にお
ける前記ウェル内にのみ複数の互いに平行に配置する拡
散層を形成し、(ii)前記ウェル上にゲート絶縁膜及びゲ
ート電極を形成し、所望の形状を有するレジストパター
ンを用いて前記ゲート電極に対して自己整合的に拡散層
を形成することにより複数のトランジスタを構成させ、
(iii) 前記レジストパターンと同一のレジストパターン
をマスクとして用い、前記ウェルの導電型と異なる導電
型の不純物イオンを注入して、拡散層に対して自己整合
的に、前記ウェル内であって前記拡散層の外周部に第１
導電型又は第２導電型低濃度層を形成することにより、
隣接する前記トランジスタ間を分離しつつ、前記拡散層
が接合耐圧を有するようにし、(iv)メモセルアレイ部に
おける所望のゲート電極下に前記ウェルと異なる導電型
の不純物を注入してメモリセルへの書き込みを行うマス
クＲＯＭの製造方法が提供される。
部と周辺回路部とからなるマスクＲＯＭの製造に際し
て、(i) 半導体基板に、後工程で形成するゲート電極下
に発生する寄生トランジスタのしきい値電圧が電源電圧
以上になるような不純物濃度を有する第１導電型又は第
２導電型ウェルを形成し、(i')メモリセルアレイ部にお
ける前記ウェル内にのみ複数の互いに平行に配置する拡
散層を形成し、(ii)前記ウェル上にゲート絶縁膜及びゲ
ート電極を形成し、所望の形状を有するレジストパター
ンを用いて前記ゲート電極に対して自己整合的に拡散層
を形成することにより複数のトランジスタを構成させ、
(iii) 前記レジストパターンと同一のレジストパターン
をマスクとして用い、前記ウェルの導電型と異なる導電
型の不純物イオンを注入して、拡散層に対して自己整合
的に、前記ウェル内であって前記拡散層の外周部に第１
導電型又は第２導電型低濃度層を形成することにより、
隣接する前記トランジスタ間を分離しつつ、前記拡散層
が接合耐圧を有するようにし、(iv)メモセルアレイ部に
おける所望のゲート電極下に前記ウェルと異なる導電型
の不純物を注入してメモリセルへの書き込みを行うマス
クＲＯＭの製造方法が提供される。
【００１７】本発明の半導体装置に利用される半導体基
板としては、通常半導体装置及びマクスＲＯＭ等を形成
することができる基板であれば特に限定されるものでは
ないが、シリコン基板が好ましい。この半導体基板に
は、少なくとも１つのＰ型又はＮ型のウェルが形成され
ている。ウェルの大きさ及び数等は、その上に形成する
回路等により適宜選択することができるが、半導体基板
の略全面をＰ型又はＮ型の１つのウェルとしてもよい
し、半導体基板に相補型回路等を形成するために、一対
のＰ型及びＮ型のウェル、または２以上のＰ型及びＮ型
のウェルを形成してもよい。
板としては、通常半導体装置及びマクスＲＯＭ等を形成
することができる基板であれば特に限定されるものでは
ないが、シリコン基板が好ましい。この半導体基板に
は、少なくとも１つのＰ型又はＮ型のウェルが形成され
ている。ウェルの大きさ及び数等は、その上に形成する
回路等により適宜選択することができるが、半導体基板
の略全面をＰ型又はＮ型の１つのウェルとしてもよい
し、半導体基板に相補型回路等を形成するために、一対
のＰ型及びＮ型のウェル、または２以上のＰ型及びＮ型
のウェルを形成してもよい。
【００１８】本発明の半導体装置におけるウェルは、Ｐ
型又はＮ型の不純物として、ボロンや、Ａｓ又はＰ等
を、公知の方法により半導体基板にイオン注入すること
により形成することができる。この際の不純物濃度は、
後述するウェル内に形成されるトランジスタ間を接続す
るゲート電極下に発生する寄生トランジスタのしきい値
電圧が電源電圧以上になるように設定されており、ウェ
ル表面の不純物濃度をこのような高濃度に設定すること
が、本発明の特徴の１つである。
型又はＮ型の不純物として、ボロンや、Ａｓ又はＰ等
を、公知の方法により半導体基板にイオン注入すること
により形成することができる。この際の不純物濃度は、
後述するウェル内に形成されるトランジスタ間を接続す
るゲート電極下に発生する寄生トランジスタのしきい値
電圧が電源電圧以上になるように設定されており、ウェ
ル表面の不純物濃度をこのような高濃度に設定すること
が、本発明の特徴の１つである。
【００１９】つまり、図２に示したように、Ｐウェルの
場合には、ゲート電極下の寄生トランジスタのチャネル
反転電圧（しきい電圧）を電源電圧、例えば３．３Ｖ以
上になるように設定しようとすれば、ウェルの不純物濃
度は２×１０18／ｃｍ3 以上であり、６Ｖ以上になるよ
うに設定しようとすれば３×１０18／ｃｍ3 以上であ
る。従って、用いる電源電圧の大きさ等により、ウェル
の不純物濃度は適宜調整することができ、一般に１〜３
×１０18／ｃｍ3 程度が好ましい。また、イオン注入エ
ネルギーは、ウェルが所望の動作をすることができる深
さになるように設定することができる。具体的には、用
いるイオン種により適宜調整することができるが、例え
ば２０〜１８０ＫｅＶ程度が好ましい。
場合には、ゲート電極下の寄生トランジスタのチャネル
反転電圧（しきい電圧）を電源電圧、例えば３．３Ｖ以
上になるように設定しようとすれば、ウェルの不純物濃
度は２×１０18／ｃｍ3 以上であり、６Ｖ以上になるよ
うに設定しようとすれば３×１０18／ｃｍ3 以上であ
る。従って、用いる電源電圧の大きさ等により、ウェル
の不純物濃度は適宜調整することができ、一般に１〜３
×１０18／ｃｍ3 程度が好ましい。また、イオン注入エ
ネルギーは、ウェルが所望の動作をすることができる深
さになるように設定することができる。具体的には、用
いるイオン種により適宜調整することができるが、例え
ば２０〜１８０ＫｅＶ程度が好ましい。
【００２０】このように、従来よりも高い不純物濃度を
有するウェルを形成することにより、チャネル反転電圧
を十分確保することができＬＯＣＯＳ分離膜を形成しな
いで、素子分離を行うことができる。本発明における半
導体装置のウェルには、ゲート絶縁膜、該ゲート絶縁膜
上に形成されたゲート電極及びウェル内に形成された拡
散層から構成される複数のトランジスタを有している。
これらのトランジスタを構成するゲート絶縁膜、ゲート
電極及び拡散層は公知の材料を用い、公知の方法によ
り、所望の大きさに形成することができる。また、ゲー
ト電極にはサイドウォールスペーサを有していてもよ
く、拡散層としてはＬＤＤ構造等を有していてもよい。
有するウェルを形成することにより、チャネル反転電圧
を十分確保することができＬＯＣＯＳ分離膜を形成しな
いで、素子分離を行うことができる。本発明における半
導体装置のウェルには、ゲート絶縁膜、該ゲート絶縁膜
上に形成されたゲート電極及びウェル内に形成された拡
散層から構成される複数のトランジスタを有している。
これらのトランジスタを構成するゲート絶縁膜、ゲート
電極及び拡散層は公知の材料を用い、公知の方法によ
り、所望の大きさに形成することができる。また、ゲー
ト電極にはサイドウォールスペーサを有していてもよ
く、拡散層としてはＬＤＤ構造等を有していてもよい。
【００２１】また、ウェル内であってトランジスタを構
成する拡散層の外周部には、拡散層に対して自己整合的
に、ウェルと同じ導電型であって、所望の接合耐圧を得
るに足りる不純物濃度を有し、かつ動作電圧で形成され
る空乏層の幅と実質的に同程度の幅を有する低濃度層を
具備している。高濃度のウェル内に、このようなウェル
と同じ導電型の低濃度層を配置させることが、本発明の
さらなる特徴の１つである。
成する拡散層の外周部には、拡散層に対して自己整合的
に、ウェルと同じ導電型であって、所望の接合耐圧を得
るに足りる不純物濃度を有し、かつ動作電圧で形成され
る空乏層の幅と実質的に同程度の幅を有する低濃度層を
具備している。高濃度のウェル内に、このようなウェル
と同じ導電型の低濃度層を配置させることが、本発明の
さらなる特徴の１つである。
【００２２】いいかえれば、トランジスタの拡散層の外
周部における低濃度層は、図４（ａ）の太線に示すよう
に、所望の濃度及び幅を有して配置することにより、拡
散層に対して所望の接合耐圧を与えることができる。例
えば、図４（ｂ）に示したように、低濃度層の濃度を１
×１０17／ｃｍ3 とした場合、低濃度層の幅を最低約
０．３μｍとなるように配置すれば、接合耐圧１０Ｖを
得ることができ、トランジスタを５Ｖで動作させること
により、空乏層の幅Ｙが低濃度層の幅と同程度まで広が
る。このように、トランジスタの動作電圧に応じて適当
な接合耐圧が得られるように低濃度層の濃度と幅とを決
定することが必要である。また、電源電圧として５Ｖ程
度を使用する場合には、低濃度層の濃度は３×１０17／
ｃｍ3 、低濃度層の幅は０．１μｍ程度が好ましい。こ
のとき接合耐圧は６Ｖとなり、動作には十分である。ま
た、５Ｖ動作中における空乏層の幅Ｙは実質的に低濃度
層の幅と同程度となる。
周部における低濃度層は、図４（ａ）の太線に示すよう
に、所望の濃度及び幅を有して配置することにより、拡
散層に対して所望の接合耐圧を与えることができる。例
えば、図４（ｂ）に示したように、低濃度層の濃度を１
×１０17／ｃｍ3 とした場合、低濃度層の幅を最低約
０．３μｍとなるように配置すれば、接合耐圧１０Ｖを
得ることができ、トランジスタを５Ｖで動作させること
により、空乏層の幅Ｙが低濃度層の幅と同程度まで広が
る。このように、トランジスタの動作電圧に応じて適当
な接合耐圧が得られるように低濃度層の濃度と幅とを決
定することが必要である。また、電源電圧として５Ｖ程
度を使用する場合には、低濃度層の濃度は３×１０17／
ｃｍ3 、低濃度層の幅は０．１μｍ程度が好ましい。こ
のとき接合耐圧は６Ｖとなり、動作には十分である。ま
た、５Ｖ動作中における空乏層の幅Ｙは実質的に低濃度
層の幅と同程度となる。
【００２３】このような構成を有する半導体装置は、マ
スクＲＯＭの周辺回路に用いることが好ましく、その
他、ＤＲＡＭ又はＳＲＡＭ等の周辺回路に用いることが
でき、例えば、抵抗又はキャパシタ等の別の種類の素子
と組み合わせて用いることもできる。また、上記半導体
装置を周辺回路に用いる場合には、メモリセルアレイ部
と同一基板上に形成してもよく、異なる基板上に形成し
てもよい。
スクＲＯＭの周辺回路に用いることが好ましく、その
他、ＤＲＡＭ又はＳＲＡＭ等の周辺回路に用いることが
でき、例えば、抵抗又はキャパシタ等の別の種類の素子
と組み合わせて用いることもできる。また、上記半導体
装置を周辺回路に用いる場合には、メモリセルアレイ部
と同一基板上に形成してもよく、異なる基板上に形成し
てもよい。
【００２４】また、本発明の半導体装置の製造方法にお
いて、まず工程(i) で、半導体基板に少なくとも１つの
Ｐ型又はＮ型ウェルを形成する。この際の形成方法等は
上記に示したように形成することができる。工程(ii)に
おいて、ウェル上にゲート絶縁膜及びゲート電極を形成
する。ゲート絶縁膜としては、ＳｉＯ2 が好ましく、ゲ
ート電極としては、通常配線層として用いることができ
る材料であれば特に限定されるものではなく、ポリシリ
コン、シリサイド、ポリサイド等を用いることができ
る。これらＳｉＯ2 、ポリシリコン、シリサイド、ポリ
サイド等はＣＶＤ法又はスパッタリング法等の公知の方
法で形成することができる。それらの膜厚は、特に限定
されるものではなく、形成するトランジスタ等の大きさ
に応じて適宜調整することができる。
いて、まず工程(i) で、半導体基板に少なくとも１つの
Ｐ型又はＮ型ウェルを形成する。この際の形成方法等は
上記に示したように形成することができる。工程(ii)に
おいて、ウェル上にゲート絶縁膜及びゲート電極を形成
する。ゲート絶縁膜としては、ＳｉＯ2 が好ましく、ゲ
ート電極としては、通常配線層として用いることができ
る材料であれば特に限定されるものではなく、ポリシリ
コン、シリサイド、ポリサイド等を用いることができ
る。これらＳｉＯ2 、ポリシリコン、シリサイド、ポリ
サイド等はＣＶＤ法又はスパッタリング法等の公知の方
法で形成することができる。それらの膜厚は、特に限定
されるものではなく、形成するトランジスタ等の大きさ
に応じて適宜調整することができる。
【００２５】また、所望の形状のレジストパターンとゲ
ート電極とをマスクとして、ゲート電極に対して自己整
合的に拡散層を形成する。この場合の拡散層の不純物濃
度は１×１０20 〜１×１０21／ｃｍ3 程度が好まし
く、高濃度の不純物を含むウェルに拡散層を形成するた
め、イオン注入量は、２×１０15／ｃｍ2 〜５×１０15
／ｃｍ2 程度が好ましい。この際の注入エネルギーは、
形成するトランジスタの大きさ及び拡散層の深さ等によ
り適宜調整することができるが、２０〜５０ｋｅＶ程度
が好ましい。また、この際のイオン注入は、半導体基板
に対して略９０°の角度をなす方向から行うことが好ま
しい。なお、この際、ゲート電極にサイドウォールスペ
ーサを形成するなどして、ＬＤＤ構造を有する拡散層と
してもよい。また、本発明の製造方法においては、ゲー
ト電極をマスクとして拡散層を形成する場合について述
べているが、上記の構成を有する半導体装置を形成する
場合には、まず、レジストパターンを用いて拡散層を複
数個形成したのち、ゲート電極をこの拡散層に直行する
ように形成することもできる。
ート電極とをマスクとして、ゲート電極に対して自己整
合的に拡散層を形成する。この場合の拡散層の不純物濃
度は１×１０20 〜１×１０21／ｃｍ3 程度が好まし
く、高濃度の不純物を含むウェルに拡散層を形成するた
め、イオン注入量は、２×１０15／ｃｍ2 〜５×１０15
／ｃｍ2 程度が好ましい。この際の注入エネルギーは、
形成するトランジスタの大きさ及び拡散層の深さ等によ
り適宜調整することができるが、２０〜５０ｋｅＶ程度
が好ましい。また、この際のイオン注入は、半導体基板
に対して略９０°の角度をなす方向から行うことが好ま
しい。なお、この際、ゲート電極にサイドウォールスペ
ーサを形成するなどして、ＬＤＤ構造を有する拡散層と
してもよい。また、本発明の製造方法においては、ゲー
ト電極をマスクとして拡散層を形成する場合について述
べているが、上記の構成を有する半導体装置を形成する
場合には、まず、レジストパターンを用いて拡散層を複
数個形成したのち、ゲート電極をこの拡散層に直行する
ように形成することもできる。
【００２６】工程(iii) においては、前工程で拡散層を
形成する際に用いたレジストパターンと同一のレジスト
パターンをマスクとして用いて、ウェルの導電型と異な
る導電型の不純物イオンを注入することにより、拡散層
に対して自己整合的に外周部にウェルと同じ導電型の低
濃度層を形成する。この際のイオン注入は、半導体基板
の表面に対して９０°の角度をなす軸を中心に回転させ
ながら、基板表面の法線方向に対して略４５〜６０°の
角度をなす方向からイオン注入を行うことがこのまし
い。４５°より小さい場合は、低濃度層が拡散層の横方
向へ広がらず、実質的に拡散層の外周全部に配置しない
こととなり好ましくない。また、６０°より大きい場合
は、マスク又はゲート電極等により基板中へのイオン注
入が行えないとともに、低濃度層が拡散層の深さ方向へ
広がらないこととなり好ましくない。半導体基板を回転
させる際の回転数は特に限定されるものではない。ま
た、イオンの注入エネルギーは、用いるイオン種、ウェ
ルの不純物濃度、拡散層の深さ、注入角度等により適宜
調整することができるが、例えば、Ｎ+ 拡散層を形成す
るためにＡｓを３０ｋｅＶで注入した場合にはリンを１
６０〜２００ＫｅＶ程度、Ｐ+ 拡散層を形成するために
ＢＦ2 を３０ｋｅＶで注入した場合にはボロンを８０〜
１２０ＫｅＶ程度であることが好ましい。なお、まず拡
散層を形成し、その後ゲート電極を形成する場合には、
ゲート電極を形成し、続いて、拡散層を形成した際のレ
ジストパターンと同一のレジストパターンを再度形成
し、そのレジストパターンをマスクとして用いて上述し
たイオン注入を行うことにより、低濃度層を拡散層に対
してほぼ自己整合的に形成することができる。
形成する際に用いたレジストパターンと同一のレジスト
パターンをマスクとして用いて、ウェルの導電型と異な
る導電型の不純物イオンを注入することにより、拡散層
に対して自己整合的に外周部にウェルと同じ導電型の低
濃度層を形成する。この際のイオン注入は、半導体基板
の表面に対して９０°の角度をなす軸を中心に回転させ
ながら、基板表面の法線方向に対して略４５〜６０°の
角度をなす方向からイオン注入を行うことがこのまし
い。４５°より小さい場合は、低濃度層が拡散層の横方
向へ広がらず、実質的に拡散層の外周全部に配置しない
こととなり好ましくない。また、６０°より大きい場合
は、マスク又はゲート電極等により基板中へのイオン注
入が行えないとともに、低濃度層が拡散層の深さ方向へ
広がらないこととなり好ましくない。半導体基板を回転
させる際の回転数は特に限定されるものではない。ま
た、イオンの注入エネルギーは、用いるイオン種、ウェ
ルの不純物濃度、拡散層の深さ、注入角度等により適宜
調整することができるが、例えば、Ｎ+ 拡散層を形成す
るためにＡｓを３０ｋｅＶで注入した場合にはリンを１
６０〜２００ＫｅＶ程度、Ｐ+ 拡散層を形成するために
ＢＦ2 を３０ｋｅＶで注入した場合にはボロンを８０〜
１２０ＫｅＶ程度であることが好ましい。なお、まず拡
散層を形成し、その後ゲート電極を形成する場合には、
ゲート電極を形成し、続いて、拡散層を形成した際のレ
ジストパターンと同一のレジストパターンを再度形成
し、そのレジストパターンをマスクとして用いて上述し
たイオン注入を行うことにより、低濃度層を拡散層に対
してほぼ自己整合的に形成することができる。
【００２７】上記のように半導体装置を形成することに
より、ロコス分離を形成することなく、隣接するトラン
ジスタ間を分離することができる。また、本発明の半導
体装置を用いたマスクＲＯＭを製造する方法において
は、上記工程(i) の後に工程(i')としてメモリセルアレ
イ部におけるウェル内にのみ複数の互いに平行に配置す
る拡散層を形成する。この際の拡散層は、ウェルと異な
る導電型の不純物イオンを１×１０15〜３×１０15／ｃ
ｍ2 程度の注入量、２０〜５０ＫｅＶ程度の注入エネル
ギーで注入することにより、１×１０20〜１×１０21／
ｃｍ3程度の不純物濃度で形成することができる。
より、ロコス分離を形成することなく、隣接するトラン
ジスタ間を分離することができる。また、本発明の半導
体装置を用いたマスクＲＯＭを製造する方法において
は、上記工程(i) の後に工程(i')としてメモリセルアレ
イ部におけるウェル内にのみ複数の互いに平行に配置す
る拡散層を形成する。この際の拡散層は、ウェルと異な
る導電型の不純物イオンを１×１０15〜３×１０15／ｃ
ｍ2 程度の注入量、２０〜５０ＫｅＶ程度の注入エネル
ギーで注入することにより、１×１０20〜１×１０21／
ｃｍ3程度の不純物濃度で形成することができる。
【００２８】さらに、上記マスクＲＯＭを製造する方法
において、上記工程(iii) の後に工程(iv)としてメモリ
セルへの書き込みを行う。メモリセルへの書き込みは、
所望のメモリセルアレイを構成するトランジスタのチャ
ネル領域となる部分のみ開口したレジトパターンをマス
クとして、ウェルと異なる導電型の不純物イオンをゲー
ト電極を通して注入することにより行う。この際の注入
エネルギー、不純物濃度等は、メモリセルアレイを構成
するトランジスタが所望のしきい値を有するように適宜
調整することができる。例えば、Ｐ型ウェルの不純物濃
度が１〜３×１０18／ｃｍ3 程度の場合、５〜７×１０
13／ｃｍ2 程度の注入量、２５０〜３５０ＫｅＶ程度の
注入エネルギーで０．２〜１．０Ｖ程度のしきい値電圧
を得ることができる。
において、上記工程(iii) の後に工程(iv)としてメモリ
セルへの書き込みを行う。メモリセルへの書き込みは、
所望のメモリセルアレイを構成するトランジスタのチャ
ネル領域となる部分のみ開口したレジトパターンをマス
クとして、ウェルと異なる導電型の不純物イオンをゲー
ト電極を通して注入することにより行う。この際の注入
エネルギー、不純物濃度等は、メモリセルアレイを構成
するトランジスタが所望のしきい値を有するように適宜
調整することができる。例えば、Ｐ型ウェルの不純物濃
度が１〜３×１０18／ｃｍ3 程度の場合、５〜７×１０
13／ｃｍ2 程度の注入量、２５０〜３５０ＫｅＶ程度の
注入エネルギーで０．２〜１．０Ｖ程度のしきい値電圧
を得ることができる。
【００２９】
【作用】本発明によれば、ウェルの不純物濃度が、トラ
ンジスタ間を接続するゲート電極下に発生する寄生トラ
ンジスタのしきい値電圧が電源電圧以上になるような比
較的高い不純物濃度に設定されているので、パンチスル
ーによる耐圧の劣化が防止できるとともに、ゲート電極
下に発生する寄生トランジスタの動作が阻止されること
となる。また、拡散層の外周部に自己整合的に低濃度層
が形成されているので、各ウェルの表面濃度が高く設定
されていても、ＰＮ接合分離による接合容量を低減さ
せ、よって、ＰＮ接合分離の幅を減少させても接合耐圧
が確保される。従って、ロコス分離を使用することな
く、隣接するトランジスタ間の分離をＰＮ接合分離に置
き換えることができる。
ンジスタ間を接続するゲート電極下に発生する寄生トラ
ンジスタのしきい値電圧が電源電圧以上になるような比
較的高い不純物濃度に設定されているので、パンチスル
ーによる耐圧の劣化が防止できるとともに、ゲート電極
下に発生する寄生トランジスタの動作が阻止されること
となる。また、拡散層の外周部に自己整合的に低濃度層
が形成されているので、各ウェルの表面濃度が高く設定
されていても、ＰＮ接合分離による接合容量を低減さ
せ、よって、ＰＮ接合分離の幅を減少させても接合耐圧
が確保される。従って、ロコス分離を使用することな
く、隣接するトランジスタ間の分離をＰＮ接合分離に置
き換えることができる。
【００３０】また、上記半導体装置をマスクＲＯＭにお
ける周辺回路に用いた場合には、メモリセルアレイ部と
ともに、ロコス分離を行わずに平坦なメモリを得ること
ができる。さらに、本発明の半導体装置の製造方法によ
れば、ロコス分離を形成せずに素子分離が実現され、拡
散層の外周部の低濃度層の形成のために、新たにマクス
を作製する工程が不要であるため、製造工程を削減でき
る。
ける周辺回路に用いた場合には、メモリセルアレイ部と
ともに、ロコス分離を行わずに平坦なメモリを得ること
ができる。さらに、本発明の半導体装置の製造方法によ
れば、ロコス分離を形成せずに素子分離が実現され、拡
散層の外周部の低濃度層の形成のために、新たにマクス
を作製する工程が不要であるため、製造工程を削減でき
る。
【００３１】また、上記半導体装置をマスクＲＯＭに使
用する場合の製造方法においては、メモリセルアレイ部
を形成するためのマスクを用いて素子分離が実現するた
めに、マスクＲＯＭの製造工程が短縮されることとな
る。
用する場合の製造方法においては、メモリセルアレイ部
を形成するためのマスクを用いて素子分離が実現するた
めに、マスクＲＯＭの製造工程が短縮されることとな
る。
【００３２】
【実施例】本発明に係る半導体装置、マスクＲＯＭ及び
それらの製造方法の実施例を以下に詳述する。 実施例１ 本発明の半導体装置をマスクＲＯＭの周辺回路に用いた
場合のマスクＲＯＭの断面図を図１に示す。図１におい
ては、マスクＲＯＭは、メモリセルアレイ部Ｍと周辺回
路部Ｃとから構成されている。周辺回路部Ｃには、Ｐ型
ウェル７及びＮ型ウェル５が形成され、各ウェル５、７
にはそれぞれ複数のトランジスタを備えている。このト
ランジスタは、半導体基板１上に形成されるゲート絶縁
膜８、１１、側壁にスペーサ１３を有するゲート電極１
２及びゲート電極１２に対して自己整合的に形成された
拡散層１５、１９から構成されている。また、拡散層１
５、１９の外周部には、それぞれ拡散層１５、１９に対
して自己整合的に形成されている低濃度層１６、２０が
配置している。各トランジタは層間絶縁膜２４、２５を
介して所望の配線層２６により接続されている一方、隣
接するトランジスタ間はＰＮ接合により素子分離が行わ
れており、従来のようなロコス膜を有していない。各ウ
ェル５、７表面の不純物濃度は、いずれも、２．５×１
０18／ｃｍ3程度と従来よりも高く設定されている。こ
の不純物濃度は、各トランジスタ間を接続するゲート電
極、配線層等の直下に発生する寄生トランジスタのしき
い値電圧が電源電圧以上となる濃度である。
それらの製造方法の実施例を以下に詳述する。 実施例１ 本発明の半導体装置をマスクＲＯＭの周辺回路に用いた
場合のマスクＲＯＭの断面図を図１に示す。図１におい
ては、マスクＲＯＭは、メモリセルアレイ部Ｍと周辺回
路部Ｃとから構成されている。周辺回路部Ｃには、Ｐ型
ウェル７及びＮ型ウェル５が形成され、各ウェル５、７
にはそれぞれ複数のトランジスタを備えている。このト
ランジスタは、半導体基板１上に形成されるゲート絶縁
膜８、１１、側壁にスペーサ１３を有するゲート電極１
２及びゲート電極１２に対して自己整合的に形成された
拡散層１５、１９から構成されている。また、拡散層１
５、１９の外周部には、それぞれ拡散層１５、１９に対
して自己整合的に形成されている低濃度層１６、２０が
配置している。各トランジタは層間絶縁膜２４、２５を
介して所望の配線層２６により接続されている一方、隣
接するトランジスタ間はＰＮ接合により素子分離が行わ
れており、従来のようなロコス膜を有していない。各ウ
ェル５、７表面の不純物濃度は、いずれも、２．５×１
０18／ｃｍ3程度と従来よりも高く設定されている。こ
の不純物濃度は、各トランジスタ間を接続するゲート電
極、配線層等の直下に発生する寄生トランジスタのしき
い値電圧が電源電圧以上となる濃度である。
【００３３】図２に、Ｐウェルにおいて、ゲート絶縁膜
が２００Å、周囲温度が２５℃、ソース−基板間電圧Ｖ
BS＝０の時のゲート電極下の寄生トランジスタのチャネ
ル反転電圧（しきい電圧）とウェル表面の不純物濃度と
の関係を示す。図２によれば、配線下の寄生トランジス
タの動作を阻止するために、電源電圧が３．３Ｖの場合
には、ウェル表面の不純物濃度は１．０×１０18／ｃｍ
3 以上、電源電圧が５Ｖの場合には、２×１０18／ｃｍ
3 以上が必要であることがわかる。
が２００Å、周囲温度が２５℃、ソース−基板間電圧Ｖ
BS＝０の時のゲート電極下の寄生トランジスタのチャネ
ル反転電圧（しきい電圧）とウェル表面の不純物濃度と
の関係を示す。図２によれば、配線下の寄生トランジス
タの動作を阻止するために、電源電圧が３．３Ｖの場合
には、ウェル表面の不純物濃度は１．０×１０18／ｃｍ
3 以上、電源電圧が５Ｖの場合には、２×１０18／ｃｍ
3 以上が必要であることがわかる。
【００３４】しかし、図３に示されたウェル表面の不純
物濃度と接合耐圧との関係によれば、従来の半導体装置
ではウェル表面の不純物濃度の増加とともに接合耐圧は
減少する。一方、本実施例においては、拡散層１５、１
９の外周部に、拡散層１５、１９に対して自己整合的に
形成されている低濃度層１６、２０がそれぞれ配置して
いるために、ウェル自体の表面濃度が増加しても一定の
接合耐圧を確保することができる。図４に、例えば拡散
層１５−低濃度層１６−Ｐウェル７における不純物濃度
のプロファイルを示す。これによれば、本発明のように
不純物濃度が高いＰウェル７に通常のトランジスタを形
成した場合（細線）には、トランジスタの動作電圧で形
成される空乏層の幅Ｘが非常に小さく、接合耐圧が小さ
い。一方、本発明のように、不純物濃度の高いＰウェル
７と拡散層１５との間に低濃度層１６を形成した場合
（太線）には、動作電圧で形成される空乏層の幅Ｙが広
がり、従来の低いウェル濃度（点線）の場合と同様に所
望の接合耐圧を得ることができる。
物濃度と接合耐圧との関係によれば、従来の半導体装置
ではウェル表面の不純物濃度の増加とともに接合耐圧は
減少する。一方、本実施例においては、拡散層１５、１
９の外周部に、拡散層１５、１９に対して自己整合的に
形成されている低濃度層１６、２０がそれぞれ配置して
いるために、ウェル自体の表面濃度が増加しても一定の
接合耐圧を確保することができる。図４に、例えば拡散
層１５−低濃度層１６−Ｐウェル７における不純物濃度
のプロファイルを示す。これによれば、本発明のように
不純物濃度が高いＰウェル７に通常のトランジスタを形
成した場合（細線）には、トランジスタの動作電圧で形
成される空乏層の幅Ｘが非常に小さく、接合耐圧が小さ
い。一方、本発明のように、不純物濃度の高いＰウェル
７と拡散層１５との間に低濃度層１６を形成した場合
（太線）には、動作電圧で形成される空乏層の幅Ｙが広
がり、従来の低いウェル濃度（点線）の場合と同様に所
望の接合耐圧を得ることができる。
【００３５】また、低濃度層１６、２０は、拡散層１
５、１９に対して自己整合的に形成されているため、拡
散層１５、１９とＰＮ接合分離とのレイアウトマージン
を０μｍまで微細化することができる。すなわち実質的
に拡散層１５、１９とＰＮ接合分離とを低濃度層１６、
２０を介して接触させることができ、図５に示すよう
に、素子分離用のマスク幅と実効素子間距離とをほぼ同
じにすることができる。なお、図６からも明らかなよう
に、実効素子分離間距離が０．３μｍ程度でも、必要な
接合耐圧を確保することができる。
５、１９に対して自己整合的に形成されているため、拡
散層１５、１９とＰＮ接合分離とのレイアウトマージン
を０μｍまで微細化することができる。すなわち実質的
に拡散層１５、１９とＰＮ接合分離とを低濃度層１６、
２０を介して接触させることができ、図５に示すよう
に、素子分離用のマスク幅と実効素子間距離とをほぼ同
じにすることができる。なお、図６からも明らかなよう
に、実効素子分離間距離が０．３μｍ程度でも、必要な
接合耐圧を確保することができる。
【００３６】上記実施例の半導体装置によれば、各ウェ
ル５、７の表面濃度を高く保つことでパンチスルーによ
る耐圧の劣化が防止できるとともに、配線下に発生する
寄生トランジスタの動作を阻止することができる。ま
た、拡散層１５、１９の外周部に自己整合的に低濃度層
１６、２０が形成されているため、ＰＮ接合分離による
接合容量を低減させることができるとともに、各ウェル
５、７の表面濃度を高くすることができ、よって、ＰＮ
接合分離の幅を減少させても接合耐圧を確保することが
できる。従って、ロコス分離をＰＮ接合分離に置き換え
ることが可能となり、マスクＲＯＭの製造工程を削減す
ることができる。
ル５、７の表面濃度を高く保つことでパンチスルーによ
る耐圧の劣化が防止できるとともに、配線下に発生する
寄生トランジスタの動作を阻止することができる。ま
た、拡散層１５、１９の外周部に自己整合的に低濃度層
１６、２０が形成されているため、ＰＮ接合分離による
接合容量を低減させることができるとともに、各ウェル
５、７の表面濃度を高くすることができ、よって、ＰＮ
接合分離の幅を減少させても接合耐圧を確保することが
できる。従って、ロコス分離をＰＮ接合分離に置き換え
ることが可能となり、マスクＲＯＭの製造工程を削減す
ることができる。
【００３７】また、このマスクＲＯＭのメモリセルアレ
イ部Ｍにおいては、所望のトランジスタのチャネル領域
２３に、リンイオン６．０×１０13／ｃｍ2 により書き
込みが行われている。図７に、Ｐウェル表面の不純物濃
度が２．５×１０18／ｃｍ3、書き込みイオン種がリ
ン、注入エネルギーが２８０ＫｅＶの場合のチャネル領
域のしきい値電圧とリン注入量との関係を示す。図７に
よれば、トランジスタが、この書き込みにより約０．７
Ｖのしきい値に制御されることがわかる。また、図８か
ら、その際のウェル表面の不純物濃度は０．５×１０17
／ｃｍ3 程度となることがわかる。
イ部Ｍにおいては、所望のトランジスタのチャネル領域
２３に、リンイオン６．０×１０13／ｃｍ2 により書き
込みが行われている。図７に、Ｐウェル表面の不純物濃
度が２．５×１０18／ｃｍ3、書き込みイオン種がリ
ン、注入エネルギーが２８０ＫｅＶの場合のチャネル領
域のしきい値電圧とリン注入量との関係を示す。図７に
よれば、トランジスタが、この書き込みにより約０．７
Ｖのしきい値に制御されることがわかる。また、図８か
ら、その際のウェル表面の不純物濃度は０．５×１０17
／ｃｍ3 程度となることがわかる。
【００３８】以下に、図１に示した半導体装置を利用し
たマスクＲＯＭの製造方法について説明する。図９に示
したように、マスクＲＯＭの周辺回路部Ｃ及びメモリセ
ルアレイ部Ｍを形成するためのシリコン基板１表面に膜
厚２０ｎｍの熱酸化膜２を形成し、さらにこの熱酸化膜
２上に膜厚１２０ｎｍのシリコン窒化膜３を形成した。
シリコン窒化膜３上にフォトレジストを塗布してレジス
トパターン４を形成し、フォトリソグラフィ及びＲＩＥ
法によりレジストパターン４をマスクとしてＮウェル形
成領域５ａのシリコン窒化膜３を除去した。次いで、シ
リコン窒化膜３及びレジストパターン４をマスクとして
Ｎウェル形成領域５ａに、リンを１５０ＫｅＶ、４×１
０14／ｃｍ2 のドーズでイオン注入した。
たマスクＲＯＭの製造方法について説明する。図９に示
したように、マスクＲＯＭの周辺回路部Ｃ及びメモリセ
ルアレイ部Ｍを形成するためのシリコン基板１表面に膜
厚２０ｎｍの熱酸化膜２を形成し、さらにこの熱酸化膜
２上に膜厚１２０ｎｍのシリコン窒化膜３を形成した。
シリコン窒化膜３上にフォトレジストを塗布してレジス
トパターン４を形成し、フォトリソグラフィ及びＲＩＥ
法によりレジストパターン４をマスクとしてＮウェル形
成領域５ａのシリコン窒化膜３を除去した。次いで、シ
リコン窒化膜３及びレジストパターン４をマスクとして
Ｎウェル形成領域５ａに、リンを１５０ＫｅＶ、４×１
０14／ｃｍ2 のドーズでイオン注入した。
【００３９】レジストパターン４を除去し、次いで、図
１０に示したように、パイロ酸化により膜厚３６０ｎｍ
のロコス膜６を形成する。その後、熱燐酸を用いてシリ
コン窒化膜３を除去する。次いで、ロコス膜６をマスク
としてＰウェル形成領域７ａに、ボロンを２０ＫｅＶ、
１．３８×１０14／ｃｍ2 のドーズでイオン注入した。
その後、図１１に示したように、１１００℃で２時間、
ウェルドライブのためにアニールすることにより、Ｎウ
ェル５及びＰウェル７をそれぞれ形成した。この際のＮ
ウェル５及びＰウェル７表面の不純物濃度は２．５×１
０18／ｃｍ3 と従来より高く設定した。次いで、フッ酸
によりロコス膜６及び熱酸化膜２を除去した。
１０に示したように、パイロ酸化により膜厚３６０ｎｍ
のロコス膜６を形成する。その後、熱燐酸を用いてシリ
コン窒化膜３を除去する。次いで、ロコス膜６をマスク
としてＰウェル形成領域７ａに、ボロンを２０ＫｅＶ、
１．３８×１０14／ｃｍ2 のドーズでイオン注入した。
その後、図１１に示したように、１１００℃で２時間、
ウェルドライブのためにアニールすることにより、Ｎウ
ェル５及びＰウェル７をそれぞれ形成した。この際のＮ
ウェル５及びＰウェル７表面の不純物濃度は２．５×１
０18／ｃｍ3 と従来より高く設定した。次いで、フッ酸
によりロコス膜６及び熱酸化膜２を除去した。
【００４０】次いで、図１２に示したように、シリコン
基板１全面に２０ｎｍの酸化膜８を形成した。この酸化
膜８上にレジストを塗布し、フォトリソグラフィ及びＲ
ＩＥ法によりレジストパターン９を形成し、このレジス
トパターン９をマスクとしてメモリセルアレイ部Ｍに砒
素を４０ＫｅＶ、３×１０15／ｃｍ2 のドーズでイオン
注入し、ビットライン拡散配線１０を形成した。
基板１全面に２０ｎｍの酸化膜８を形成した。この酸化
膜８上にレジストを塗布し、フォトリソグラフィ及びＲ
ＩＥ法によりレジストパターン９を形成し、このレジス
トパターン９をマスクとしてメモリセルアレイ部Ｍに砒
素を４０ＫｅＶ、３×１０15／ｃｍ2 のドーズでイオン
注入し、ビットライン拡散配線１０を形成した。
【００４１】次いで、レジストパターン９を除去し、図
１３に示したように、通常の方法で酸化膜８上にさらに
膜厚１４ｎｍのゲート酸化膜１１、膜厚３５０ｎｍのポ
リシリコン膜を順次形成し、ポリシリコン膜を所望の形
状にパターニングしてゲート電極１２を形成した。続い
て、ゲート電極１２上に酸化膜を形成し、ＲＩＥによる
エッチングによりスペーサ１３を形成した。
１３に示したように、通常の方法で酸化膜８上にさらに
膜厚１４ｎｍのゲート酸化膜１１、膜厚３５０ｎｍのポ
リシリコン膜を順次形成し、ポリシリコン膜を所望の形
状にパターニングしてゲート電極１２を形成した。続い
て、ゲート電極１２上に酸化膜を形成し、ＲＩＥによる
エッチングによりスペーサ１３を形成した。
【００４２】その後、図１４に示したように、フォトレ
ジストを用いてＮ+ 拡散層を形成するためのマスクパタ
ーン１４を形成した。このマスクパターン１４は、従来
では周辺回路部ＣのＮウェル５のみを覆い、それ以外の
領域は開口している大きな窓が形成されていたが、本実
施例では、Ｐウェル７上の各トランジスタが形成される
領域のみに窓開けされたマスクパターン１４を形成し
た。このマスクパターン１４を用いてリンを３０Ｋｅ
Ｖ、３×１０15／ｃｍ2 のドーズで注入し、Ｎ+ 拡散層
１５を形成した。さらに、同じマスクパターン１４を用
い、ウェハ中心を軸として回転させながら、注入アング
ルが基板１表面の法線と６０°をなす角度でリンを２０
０ＫｅＶ、４×１０14／ｃｍ2 のドーズで注入し、Ｐウ
ェル７内に低濃度層１６を形成した。続いて、同じマス
クを用いてトランジスタのしきい値電圧を決定するため
に、ゲート電極１２下にリンを２８０ＫｅＶ、６×１０
13／ｃｍ2 のドーズで注入し、チャネル領域１７を形成
した。これにより、周辺回路部におけるＰウェル７内
に、Ｎ+ 拡散層１５形成のためのマスクと同一マスクを
用いて、セルフアライメントによりＮ+ 拡散層１５の外
周部のみに低濃度層１６を形成することができる。よっ
て、従来よりも高濃度のＰウェルを用いても、接合耐圧
の向上、接合容量の低減を実現することができる。
ジストを用いてＮ+ 拡散層を形成するためのマスクパタ
ーン１４を形成した。このマスクパターン１４は、従来
では周辺回路部ＣのＮウェル５のみを覆い、それ以外の
領域は開口している大きな窓が形成されていたが、本実
施例では、Ｐウェル７上の各トランジスタが形成される
領域のみに窓開けされたマスクパターン１４を形成し
た。このマスクパターン１４を用いてリンを３０Ｋｅ
Ｖ、３×１０15／ｃｍ2 のドーズで注入し、Ｎ+ 拡散層
１５を形成した。さらに、同じマスクパターン１４を用
い、ウェハ中心を軸として回転させながら、注入アング
ルが基板１表面の法線と６０°をなす角度でリンを２０
０ＫｅＶ、４×１０14／ｃｍ2 のドーズで注入し、Ｐウ
ェル７内に低濃度層１６を形成した。続いて、同じマス
クを用いてトランジスタのしきい値電圧を決定するため
に、ゲート電極１２下にリンを２８０ＫｅＶ、６×１０
13／ｃｍ2 のドーズで注入し、チャネル領域１７を形成
した。これにより、周辺回路部におけるＰウェル７内
に、Ｎ+ 拡散層１５形成のためのマスクと同一マスクを
用いて、セルフアライメントによりＮ+ 拡散層１５の外
周部のみに低濃度層１６を形成することができる。よっ
て、従来よりも高濃度のＰウェルを用いても、接合耐圧
の向上、接合容量の低減を実現することができる。
【００４３】次に、図１５に示したように、フォトレジ
ストを用いて、Ｐ+ 拡散層を形成するためのマスクパタ
ーン１８を形成する。このマスクパターン１８は、従来
ではＰウェル７のみを覆い、それ以外の領域は開口して
いる大きな窓が形成されていたが、本実施例では、Ｎウ
ェル５上の各トランジスタが形成される領域のみに窓開
けされたマスクパターン１８を形成する。このマスクパ
ターン１８を用いてボロンを５０ＫｅＶ、２×１０15／
ｃｍ2 で注入してＰ+ 拡散層１９を形成した。さらに、
同じマスクパターン１８を用いてウェハ中心を軸として
回転させながら、注入アングルが基板表面の法線と６０
°をなす角度でボロンを１００ＫｅＶ、１．６×１０14
／ｃｍ2 のドーズで注入し、Ｎウェル５内に低濃度層２
０を形成した。続いて、同じマスクを用いてトランジス
タのしきい値を決定するためにボロンを１２０ＫｅＶ、
４．６×１０13／ｃｍ2 注入し、チャネル領域２１を形
成した。これにより、上述したように、周辺回路部にお
けるＮウェル５内に、Ｐ+拡散層１９形成のためのマス
クと同一マスクを用いて、セルフアライメントによりＰ
+ 拡散層１９の外周部のみに低濃度層２０を形成するこ
とができる。よって、従来よりも高濃度のＮウェルを用
いても、接合耐圧の向上、接合容量の低減を実現するこ
とができる。また、上述したＰウェル７の場合と同様
に、本発明を用いれば、ロコス分離を接合分離に変える
ことが可能であり、マスクＲＯＭの製造工程を削減する
ことができる。
ストを用いて、Ｐ+ 拡散層を形成するためのマスクパタ
ーン１８を形成する。このマスクパターン１８は、従来
ではＰウェル７のみを覆い、それ以外の領域は開口して
いる大きな窓が形成されていたが、本実施例では、Ｎウ
ェル５上の各トランジスタが形成される領域のみに窓開
けされたマスクパターン１８を形成する。このマスクパ
ターン１８を用いてボロンを５０ＫｅＶ、２×１０15／
ｃｍ2 で注入してＰ+ 拡散層１９を形成した。さらに、
同じマスクパターン１８を用いてウェハ中心を軸として
回転させながら、注入アングルが基板表面の法線と６０
°をなす角度でボロンを１００ＫｅＶ、１．６×１０14
／ｃｍ2 のドーズで注入し、Ｎウェル５内に低濃度層２
０を形成した。続いて、同じマスクを用いてトランジス
タのしきい値を決定するためにボロンを１２０ＫｅＶ、
４．６×１０13／ｃｍ2 注入し、チャネル領域２１を形
成した。これにより、上述したように、周辺回路部にお
けるＮウェル５内に、Ｐ+拡散層１９形成のためのマス
クと同一マスクを用いて、セルフアライメントによりＰ
+ 拡散層１９の外周部のみに低濃度層２０を形成するこ
とができる。よって、従来よりも高濃度のＮウェルを用
いても、接合耐圧の向上、接合容量の低減を実現するこ
とができる。また、上述したＰウェル７の場合と同様
に、本発明を用いれば、ロコス分離を接合分離に変える
ことが可能であり、マスクＲＯＭの製造工程を削減する
ことができる。
【００４４】次に、図１６に示したように、フォトレジ
スト２２をマスクとしてメモリセルアレイ部Ｍの書き込
み２３を行うためのイオン注入をリン２８０ＫｅＶ、６
×１０13／ｃｍ2 にて行う。この後、従来と同一の技術
によりイオン注入層の活性化と結晶の回復のための熱処
理を行い、層間絶縁膜としてＮＳＧ膜２４、ＢＰＳＧ膜
２５を堆積し、コンタクト窓を開口し、メタル配線２６
を形成して、図１に示すマスクＲＯＭを完成する。
スト２２をマスクとしてメモリセルアレイ部Ｍの書き込
み２３を行うためのイオン注入をリン２８０ＫｅＶ、６
×１０13／ｃｍ2 にて行う。この後、従来と同一の技術
によりイオン注入層の活性化と結晶の回復のための熱処
理を行い、層間絶縁膜としてＮＳＧ膜２４、ＢＰＳＧ膜
２５を堆積し、コンタクト窓を開口し、メタル配線２６
を形成して、図１に示すマスクＲＯＭを完成する。
【００４５】
【発明の効果】本発明によれば、ウェルの不純物濃度
が、トランジスタ間を接続するゲート電極下に発生する
寄生トランジスタのしきい値電圧が電源電圧以上になる
ような比較的高い不純物濃度に設定されているので、パ
ンチスルーによる耐圧の劣化を防止することができると
ともに、ゲート電極下に発生する寄生トランジスタの動
作を阻止することができる。また、拡散層の外周部に自
己整合的に低濃度層が形成されているので、各ウェルの
表面濃度が高く設定されていても、ＰＮ接合分離による
接合容量を低減させることができ、よって、ＰＮ接合分
離の幅を減少させても接合耐圧を確保することができ
る。従って、ロコス分離を用いることなく、隣接するト
ランジスタ間の分離をＰＮ接合分離に置き換えることが
でき、表面が平坦で微細加工性に優れた信頼性の高い半
導体装置を得ることができる。
が、トランジスタ間を接続するゲート電極下に発生する
寄生トランジスタのしきい値電圧が電源電圧以上になる
ような比較的高い不純物濃度に設定されているので、パ
ンチスルーによる耐圧の劣化を防止することができると
ともに、ゲート電極下に発生する寄生トランジスタの動
作を阻止することができる。また、拡散層の外周部に自
己整合的に低濃度層が形成されているので、各ウェルの
表面濃度が高く設定されていても、ＰＮ接合分離による
接合容量を低減させることができ、よって、ＰＮ接合分
離の幅を減少させても接合耐圧を確保することができ
る。従って、ロコス分離を用いることなく、隣接するト
ランジスタ間の分離をＰＮ接合分離に置き換えることが
でき、表面が平坦で微細加工性に優れた信頼性の高い半
導体装置を得ることができる。
【００４６】また、本発明の半導体装置をマスクＲＯＭ
における周辺回路に用いた場合には、メモリセルアレイ
部とともに、ロコス分離を行わずに平坦なメモリを得る
ことができる。従って、微細加工性に優れた信頼性の高
いマスクＲＯＭを得ることができる。さらに、本発明の
半導体装置の製造方法によれば、ロコス分離を形成せず
に接合耐圧と接合容量とをデバイス動作上問題のない程
度に制御した接合分離を実現することができるため、製
造工程の簡素化を図ることができる。
における周辺回路に用いた場合には、メモリセルアレイ
部とともに、ロコス分離を行わずに平坦なメモリを得る
ことができる。従って、微細加工性に優れた信頼性の高
いマスクＲＯＭを得ることができる。さらに、本発明の
半導体装置の製造方法によれば、ロコス分離を形成せず
に接合耐圧と接合容量とをデバイス動作上問題のない程
度に制御した接合分離を実現することができるため、製
造工程の簡素化を図ることができる。
【００４７】また、本発明の半導体装置をマスクＲＯＭ
に用いる場合の半導体装置の製造方法においては、メモ
リセルアレイ部を形成するためのマスクを用いて素子分
離を形成することができるためマスクＲＯＭの製造工程
を短縮することができ、製造コストの削減図ることがで
きる。さらに、ロコス分離を用いないため、表面の平坦
な周辺回路を製造することができるため、微細加工性及
び製造歩留りの向上を図り、信頼性の高いマスクＲＯＭ
を製造することができる。
に用いる場合の半導体装置の製造方法においては、メモ
リセルアレイ部を形成するためのマスクを用いて素子分
離を形成することができるためマスクＲＯＭの製造工程
を短縮することができ、製造コストの削減図ることがで
きる。さらに、ロコス分離を用いないため、表面の平坦
な周辺回路を製造することができるため、微細加工性及
び製造歩留りの向上を図り、信頼性の高いマスクＲＯＭ
を製造することができる。
【図１】本発明の半導体装置を周辺回路部に含むマスク
ＲＯＭの実施例を示す要部の概略断面図である。
ＲＯＭの実施例を示す要部の概略断面図である。
【図２】ウェル表面の不純物濃度とチャネル反転電圧と
の関係を示すグラフである。
の関係を示すグラフである。
【図３】接合分離表面の不純物濃度と接合耐圧との関係
を示すグラフである。
を示すグラフである。
【図４】（ａ）は拡散層付近の不純物濃度のプロファイ
ルを示し、（ｂ）は低濃度層の濃度と低濃度層の幅及び
接合耐圧との関係を示す図である。
ルを示し、（ｂ）は低濃度層の濃度と低濃度層の幅及び
接合耐圧との関係を示す図である。
【図５】素子分離用のマスク幅と実効素子間距離との関
係を示すグラフである。
係を示すグラフである。
【図６】実効素子間距離と接合耐圧との関係を示すグラ
フである。
フである。
【図７】本発明の半導体装置を周辺回路部に含むマスク
ＲＯＭの書き込みを行うためのＰ注入量としきい値電圧
との関係を示すグラフである。
ＲＯＭの書き込みを行うためのＰ注入量としきい値電圧
との関係を示すグラフである。
【図８】本発明の半導体装置を周辺回路部に含むマスク
ＲＯＭに書き込みを行った場合のウェル表面濃度としき
い値電圧との関係を示すグラフである。
ＲＯＭに書き込みを行った場合のウェル表面濃度としき
い値電圧との関係を示すグラフである。
【図９】本発明の半導体装置を周辺回路部に含むマスク
ＲＯＭの製造工程を示す要部の概略断面図である。
ＲＯＭの製造工程を示す要部の概略断面図である。
【図１０】本発明の半導体装置を周辺回路部に含むマス
クＲＯＭの製造工程を示す要部の概略断面図である。
クＲＯＭの製造工程を示す要部の概略断面図である。
【図１１】本発明の半導体装置を周辺回路部に含むマス
クＲＯＭの製造工程を示す要部の概略断面図である。
クＲＯＭの製造工程を示す要部の概略断面図である。
【図１２】本発明の半導体装置を周辺回路部に含むマス
クＲＯＭの製造工程を示す要部の概略断面図である。
クＲＯＭの製造工程を示す要部の概略断面図である。
【図１３】本発明の半導体装置を周辺回路部に含むマス
クＲＯＭの製造工程を示す要部の概略断面図である。
クＲＯＭの製造工程を示す要部の概略断面図である。
【図１４】本発明の半導体装置を周辺回路部に含むマス
クＲＯＭの製造工程を示す要部の概略断面図である。
クＲＯＭの製造工程を示す要部の概略断面図である。
【図１５】本発明の半導体装置を周辺回路部に含むマス
クＲＯＭの製造工程を示す要部の概略断面図である。
クＲＯＭの製造工程を示す要部の概略断面図である。
【図１６】本発明の半導体装置を周辺回路部に含むマス
クＲＯＭの製造工程を示す要部の概略断面図である。
クＲＯＭの製造工程を示す要部の概略断面図である。
【図１７】従来のマスクＲＯＭの実施例を示す要部の概
略断面図である。
略断面図である。
【図１８】従来の半導体装置の接合分離の形成工程を示
す要部の略断面図である。
す要部の略断面図である。
【図１９】従来の半導体装置の接合分離の形成工程を示
す要部の略断面図である。
す要部の略断面図である。
【図２０】従来の半導体装置の接合分離の形成工程を示
す要部の略断面図である。
す要部の略断面図である。
【図２１】従来のＰＮ接合分離−拡散層間距離と接合耐
圧との関係を示すグラフである。
圧との関係を示すグラフである。
【図２２】従来の重ね合わせマージン及び分離拡散層か
らの横方向拡散を考慮した場合のＰＮ接合分離−拡散層
間距離と接合耐圧との関係を示すグラフである。
らの横方向拡散を考慮した場合のＰＮ接合分離−拡散層
間距離と接合耐圧との関係を示すグラフである。
１ シリコン基板 ２ 熱酸化膜 ３ シリコン窒化膜 ４、９ レジストパターン ５ Ｎウェル ５ａ Ｎウェル形成領域 ６ ロコス膜 ７ Ｐウェル ７ａ Ｐウェル形成領域７ａ ８ 酸化膜 １０ ビットライン拡散配線 １１ ゲート酸化膜 １２ ゲート電極 １３ スペーサ １４、１８ マスクパターン １５ Ｎ+ 拡散層 １６、２０ 低濃度層 １７、２１ チャネル領域 １９ Ｐ+ 拡散層 ２２ フォトレジスト ２３ 書き込み ２４ ＮＳＧ膜 ２５ ＢＰＳＧ膜 ２６ メタル配線 Ｍ メモリセルアレイ部 Ｃ 周辺回路部
Claims (7)
- 【請求項１】 半導体基板が少なくとも１つの第１導電
型又は第２導電型ウェルを有し、 該ウェルは、ウェル上に形成されたゲート絶縁膜、該ゲ
ート絶縁膜上に形成されたゲート電極及びウェル内に形
成された拡散層から構成される複数のトランジスタと、 前記ウェル内であって前記拡散層の外周部に、該拡散層
に対して自己整合的に形成されたウェルと同じ導電型で
あって、所望の接合耐圧を得るに足りる不純物濃度を有
し、かつ動作電圧で形成される空乏層の幅と実質的に同
程度の幅を有する低濃度層とを具備し、かつ、 前記ウェルの不純物濃度が、トランジスタ間を接続する
ゲート電極下に発生する寄生トランジスタのしきい値電
圧が電源電圧以上になるように設定されていることによ
り互いに隣接する前記トランジスタを分離していること
を特徴とする半導体装置。 - 【請求項２】 半導体装置が、メモリセルアレイ部と周
辺回路部とからなるマスクＲＯＭにおける周辺回路部を
構成している請求項１記載の半導体装置。 - 【請求項３】 第１導電型及び／又は第２導電型ウェル
が、１〜３×１０18／ｃｍ3 の濃度である請求項１又は
２記載の半導体装置。 - 【請求項４】 (i) 半導体基板に、後工程で形成するゲ
ート電極下に発生する寄生トランジスタのしきい値電圧
が電源電圧以上になるような不純物濃度を有する少なく
とも１つの第１導電型又は第２導電型ウェルを形成し、
(ii)該ウェル上にゲート絶縁膜及びゲート電極を形成
し、所望の形状を有するレジストパターンを用いて前記
ゲート電極に対して自己整合的に拡散層を形成すること
により複数のトランジスタを構成させ、(iii) 前記レジ
ストパターンと同一のレジストパターンをマスクとして
用い、前記ウェルの導電型と異なる導電型の不純物イオ
ンを注入して、拡散層に対して自己整合的に、前記ウェ
ル内であって前記拡散層の外周部に第１導電型又は第２
導電型低濃度層を形成することにより、隣接する前記複
数のトランジスタ間を分離しつつ前記拡散層が所望の接
合耐圧を有することを特徴とする請求項１記載の半導体
装置の製造方法。 - 【請求項５】 第１導電型及び／又は第２導電型ウェル
を、１〜３×１０18／ｃｍ3 の濃度に形成する請求項４
記載の半導体装置の製造方法。 - 【請求項６】 工程(ii)において拡散層を、基板表面に
対して９０°の角度をなす方向からイオン注入すること
により形成し、工程(iii) において低濃度層を、基板表
面に対して９０°の角度をなす軸を中心に回転させなが
ら、基板表面の法線方向に対して４５〜６０°の角度を
なす方向からイオン注入することにより形成する請求項
４又は５に記載の半導体装置の製造方法。 - 【請求項７】 メモリセルアレイ部と周辺回路部とから
なるマスクＲＯＭの製造に際して、(i) 半導体基板に、
後工程で形成するゲート電極下に発生する寄生トランジ
スタのしきい値電圧が電源電圧以上になるような不純物
濃度を有する第１導電型又は第２導電型ウェルを形成
し、(i')メモリセルアレイ部における前記ウェル内にの
み複数の互いに平行に配置する拡散層を形成し、(ii)前
記ウェル上にゲート絶縁膜及びゲート電極を形成し、所
望の形状を有するレジストパターンを用いて前記ゲート
電極に対して自己整合的に拡散層を形成することにより
複数のトランジスタを構成させ、(iii) 前記レジストパ
ターンと同一のレジストパターンをマスクとして用い、
前記ウェルの導電型と異なる導電型の不純物イオンを注
入して、拡散層に対して自己整合的に、前記ウェル内で
あって前記拡散層の外周部に第１導電型又は第２導電型
低濃度層を形成することにより、隣接する前記トランジ
スタ間を分離しつつ前記拡散層が所望の接合耐圧を有す
るようにし、(iv)メモセルアレイ部における所望のゲー
ト電極下に前記ウェルと異なる導電型の不純物を注入し
てメモリセルへの書き込みを行うことを特徴とする請求
項２に記載の半導体装置の製造方法。
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