KR960043183A - 반도체 장치, 마스크 rom 및 그의 제조방법 - Google Patents
반도체 장치, 마스크 rom 및 그의 제조방법 Download PDFInfo
- Publication number
- KR960043183A KR960043183A KR1019950037237A KR19950037237A KR960043183A KR 960043183 A KR960043183 A KR 960043183A KR 1019950037237 A KR1019950037237 A KR 1019950037237A KR 19950037237 A KR19950037237 A KR 19950037237A KR 960043183 A KR960043183 A KR 960043183A
- Authority
- KR
- South Korea
- Prior art keywords
- well
- conductivity type
- diffusion layer
- gate electrode
- forming
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 238000004519 manufacturing process Methods 0.000 title claims 4
- 238000009792 diffusion process Methods 0.000 claims abstract 27
- 239000012535 impurity Substances 0.000 claims abstract 15
- 239000000758 substrate Substances 0.000 claims abstract 15
- 230000015556 catabolic process Effects 0.000 claims abstract 5
- 150000002500 ions Chemical class 0.000 claims abstract 5
- 230000003071 parasitic effect Effects 0.000 claims abstract 5
- 230000002093 peripheral effect Effects 0.000 claims description 4
- 238000000034 method Methods 0.000 claims 4
- 238000005468 ion implantation Methods 0.000 claims 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims 1
- 239000010931 gold Substances 0.000 claims 1
- 229910052737 gold Inorganic materials 0.000 claims 1
- 239000007943 implant Substances 0.000 claims 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/60—Peripheral circuit regions
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
Abstract
반도체 장치는 제 1도전형 또는 제2도전형의 불순물 이온들을 포함하는 적어도 하나의 웰을 가지도록 형성된 반도체 기판; 상기 웰상에 형성된 게이트 절연막, 상기 게이트 절연막상에 형성된 게이트 전극 및 상기 웰내에 형성된 한쌍의 확산층을 가진 복수의 트랜지스터들; 및 상기 웰내의 상기 확산층의 외주부에서 그 확산층들 각각에 대해 자기정합적으로 그리고 상기 웰과 동일한 도전형으로 형성되며, 소망하는 접합내압을 얻기에 충분한 불순물 농도를 가지며 상응하는 트랜지스터에 동작전압이 인가될 때 발생되는 공지층의 폭과 거의 동일한 폭을 가진 외측 확산층을 포함하며; 상기 웰의 불순물농도가 인접한 트랜지스터간을 접속하는 게이트 전극하에서 발생하는 기생 트랜지스터의 임계전압이 전원전압 이상으로되도록 설정됨에 의해, 상기 인접한 트랜지스터들이 서로 분리된다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 주변회로에 본 발명의 반도체 장치를 가진 예시적인 마스크 ROM주요부를 나타낸 단면도.
Claims (9)
- 제1도전형 또는 제2도전형의 불순물 이온들을 포함하는 적어도 하나의 웰을 가지도록 형성된 반도체 기판 ; 상기 웰상에 형성된 게이트 절연막, 상기 게이트 절연막상에 형성된 게이트 전극 및 상기 웰내에 형성된 한쌍의 확산층을 가진 복수의 트랜지스터들 ; 및 상기 웰내의 상기 확산층의 외주부에서 그 확산층들 각각에 대해 자기정합적으로 그리고상기 웰과 동일한 도전형으로 형성되며, 소망하는 접합내압을 얻기에 충분한 불순물 농도를 가지며 상응하는 트랜지스터에 동작전압이 인가될 때 발생되는 공지층의 폭과 거의 동일한 폭을 가진 외측 확산층을 포함하며; 상기 웰의 불순물 농도가, 인접한 트랜지스터간을 접속하는 게이트 전극하에서 발생하는 기생 트랜지스터의 임계전압이 전원전압 이상으로 되도록 설정됨에 의해, 상기 인접한 트랜지스터들이 서로 분리되어지는 반도체 장치.
- 제1항에 있어서, 상기 제 1도전형 또는 제 2도전형의 웰이 1×1018/㎤내지 3×1018/㎤정도의 불순물 농도를 가지는 반도체 장치.
- 제1도전형 또는 제 2도전형의 불순물 이온들을 포함하는 적어도 하나의 웰을 가지도록 형성된 반도체 기판; 상기 웰상에 형성된 게이트 절연막, 상기 게이트 절연막상에 형성된 게이트 전극 및 상기 웰내에 형성된 한쌍의 확산층을 가진 복수하여금 트랜지스터들; 및 상기 웰내의 상기 확산층의 외주부에서 그 확산층들 각각에 대해 자기정합적으로 그리고 상기 웰과 동일한 도전형으로 형성되며, 소망하는 접합내압을 얻기에 충분한 불순물 농도를 가지며 상응하는 트랜지스터에 동작전압이 인가될 때 발생되는 공지층의 폭과 거의 동일한 폭을 가진 외측 확산층을 포함하며; 상기 웰의 불순물 농도가 인접한 트랜지스터간을 접속하는 게이트 전극하에서 발생하는 기생 트랜지스터의 임계전압이 전원전압 이상으로 되도록 설정됨에 의해, 상기인접한 트랜지스터들이 서로 분리되어지는 반도체 장치를 내장하고 있는 주변회로 및 메모리 셀 어레이를 포함하는 마스크 ROM.
- 제3항에 있어서, 상기 제1도전형 또는 제2도전형의 웰이 1×1018/㎤ 내지 3×1018/㎤정도의 불순물 농도를 가지는 마스크 ROM.
- (ⅰ)반도체 기판에, 후공정에서 형성하는 게이트 전극하에서 발생하는 기생 트랜지스터의 임계전압이 전원전압 이상으로 되도록 불순물 농도를 갖는 적어도 하나의 제1도전형 또는 제2도전형 웰을 형성하는 단계; (ⅱ)상기 웰상에 게이트 절연막과 게이트 전극을 형성하고, 소망하는 형상을 갖는 레지스트 패턴을 이용하여 상기 게이트 전극에 대해자기정합적으로 확산층을 형성함에 의해 복수의 트랜지스터를 구성하는 단계; 및 (ⅲ)상기 레지스트 패턴을 마스크로서이용하여 상기 웰의 도전형과 다른 도전형의 불순물 이온을 상기 반도체 기판으로 주입함에 의해 상기 웰내의 상기 확산층의 외주부에, 그 확산층들 각각에 대해 자기정합적으로 제1도전형 또는 제 2도전형의 외측 확산층을 형성함으로써,인접한 상기 트랜지스터간을 서로 분리하고 상기 확산층이 소망하는 접합내압을 가지도록 하는 단계들로 구성되는 반도체장치 제조 방법.
- 제5항에 있어서, 상기 제1도전형 또는 제2도전형의 웰이 1×1018/㎤ 내지 3×1018/㎤ 정도의 불순물 농도를 가지는 반도체 장치 제조방법.
- 제5항 또는 제6항에 있어서, 상기 확산층이 상기 단계 (ⅱ)에서 기판의 표면에 대해 약 90°로 이온주입함에 의해 형성되며 ; 상기 외측 확산층은 상기 단계 (ⅲ)에서 기판의 표면에 대해 90°의 각도로 연장하는 축선을 중심으로 기판을 회전시키면서 상기 기판표면의 법선에 대해 약 45° 내지 60° 하여금 각도로 이온주입함에 의해 형성되는 반도체 장치 제조 방법.
- (ⅰ) 반도체 기판에, 후공정에서 형성하는 게이트 전극하에서 발생하는 기생 트랜지스터의 임계전압이 전원전압 이상으로 되도록 불순물 농도를 갖는 제1도전형 또 는 제2도전형 엘을 형성하는 단계; (ⅰ') 메모리 셀 어레이 영역의 웰내에만 복수의 확산층들을 서로 평행하게 형성하는 단계; (ⅱ) 상기 웰상에 게이트 절연막과 게이트 전극을 형성하고, 소망하는 형상을 갖는 레지스트 패턴을 이용하여 상기 게이트 전극에 대해 자기정합적으로 확산층을 형성함에의해 복수의 트랜지스터를 구성하는 단계; (ⅲ) 상기 레지스트 패턴을 마스크로서 이용하여 상기 웰의 도전형과 다른 도전형의불순물 이온을 상기 반도체 기판으로 주입함에 의해 상기 웰내의 상기 확산층의 외주부에, 그 확산층들 각각에 대해 자기정합적으로 제1도전형 또는 제2도전형의외측 확산층을 형성함으로써, 인접한 상기 트랜지스터간을 서로 분리하고 상기 확산층이 소망하는 접합내압을 가지도록 하는 단계; (ⅳ) 상기 메모리 셀 영역내의 소망하는 게이트 전극하의 영역들에 상기 웰과 다른 도전형의 불순물을 주입하여 데이터를 상기 메모리 셀로 기입하는 단계들로 구성되는, 메모리 셀 어레이 및주변회로를 가진 마스크 ROM 제조 방법.
- 제8항 또는 제9항에 있어서, 상기 확산층이 상기 단계 (ⅱ)에서 기판의 표면에 대해 약 90°의 각도로 이온주입함에 의해 형성되며; 상기 외측 확산층은 상기 단계 (ⅲ)에서 기판의 표면에 대해 90°의 각도로 연장하는축선을 중심으로 기판을 회전시키면서 상기 기판표면의 법선에 대해 약 45° 내지 60°의 각도로 이온주입함에 의해 형성되는 마스크 ROM 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12517595A JP3193845B2 (ja) | 1995-05-24 | 1995-05-24 | 半導体装置及びその製造方法 |
JP95-125175 | 1995-05-24 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR960043183A true KR960043183A (ko) | 1996-12-23 |
KR100214813B1 KR100214813B1 (ko) | 1999-08-02 |
Family
ID=14903754
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019950037237A KR100214813B1 (ko) | 1995-05-24 | 1995-10-26 | 반도체 장치,마스크 롬 및 그의 제조방법 |
Country Status (4)
Country | Link |
---|---|
US (2) | US5648672A (ko) |
JP (1) | JP3193845B2 (ko) |
KR (1) | KR100214813B1 (ko) |
TW (1) | TW297949B (ko) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0955499A (ja) * | 1995-08-11 | 1997-02-25 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
US5811350A (en) | 1996-08-22 | 1998-09-22 | Micron Technology, Inc. | Method of forming contact openings and an electronic component formed from the same and other methods |
US5891782A (en) * | 1997-08-21 | 1999-04-06 | Sharp Microelectronics Technology, Inc. | Method for fabricating an asymmetric channel doped MOS structure |
JP3097652B2 (ja) * | 1998-03-31 | 2000-10-10 | 日本電気株式会社 | 半導体集積回路装置の製造方法 |
US6261948B1 (en) | 1998-07-31 | 2001-07-17 | Micron Technology, Inc. | Method of forming contact openings |
US6312997B1 (en) | 1998-08-12 | 2001-11-06 | Micron Technology, Inc. | Low voltage high performance semiconductor devices and methods |
US6380023B2 (en) * | 1998-09-02 | 2002-04-30 | Micron Technology, Inc. | Methods of forming contacts, methods of contacting lines, methods of operating integrated circuitry, and integrated circuits |
CN1159576C (zh) * | 1999-05-10 | 2004-07-28 | 三星电子株式会社 | 制造磁共振成像系统用的主磁体总成的方法 |
JP3345880B2 (ja) * | 1999-06-29 | 2002-11-18 | 日本電気株式会社 | 不揮発性メモリセルと電界効果トランジスタとを備えた半導体装置およびその製造方法 |
JP2002343893A (ja) * | 2001-05-15 | 2002-11-29 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
KR100401004B1 (ko) * | 2001-08-27 | 2003-10-10 | 동부전자 주식회사 | 마스크롬 구조 및 그의 제조방법 |
US20040188777A1 (en) * | 2003-03-31 | 2004-09-30 | Macronix International Co., Ltd. | Mixed signal embedded mask ROM with virtual ground array and method for manufacturing same |
US7192811B2 (en) * | 2003-06-23 | 2007-03-20 | Macronix International Co., Ltd. | Read-only memory device coded with selectively insulated gate electrodes |
KR101297397B1 (ko) * | 2009-09-09 | 2013-08-19 | 각고우호우진 가나가와 다이가쿠 | 반도체 소자구조의 형성 방법, 및 반도체 소자 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4929992A (en) * | 1985-09-18 | 1990-05-29 | Advanced Micro Devices, Inc. | MOS transistor construction with self aligned silicided contacts to gate, source, and drain regions |
IT1223571B (it) * | 1987-12-21 | 1990-09-19 | Sgs Thomson Microelectronics | Procedimento per la fabbricazione di dispositivi integrati cmos con lunghezze di porta ridotte |
JP2604071B2 (ja) * | 1991-05-14 | 1997-04-23 | 株式会社東芝 | 半導体装置の製造方法 |
EP0575688B1 (en) * | 1992-06-26 | 1998-05-27 | STMicroelectronics S.r.l. | Programming of LDD-ROM cells |
US5338960A (en) * | 1992-08-05 | 1994-08-16 | Harris Corporation | Formation of dual polarity source/drain extensions in lateral complementary channel MOS architectures |
US5514902A (en) * | 1993-09-16 | 1996-05-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having MOS transistor |
US5453392A (en) * | 1993-12-02 | 1995-09-26 | United Microelectronics Corporation | Process for forming flat-cell mask ROMS |
US5429967A (en) * | 1994-04-08 | 1995-07-04 | United Microelectronics Corporation | Process for producing a very high density mask ROM |
-
1995
- 1995-05-24 JP JP12517595A patent/JP3193845B2/ja not_active Expired - Fee Related
- 1995-09-19 US US08/529,977 patent/US5648672A/en not_active Expired - Lifetime
- 1995-09-20 TW TW084109867A patent/TW297949B/zh active
- 1995-10-26 KR KR1019950037237A patent/KR100214813B1/ko not_active IP Right Cessation
-
1997
- 1997-03-26 US US08/827,058 patent/US5891780A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US5891780A (en) | 1999-04-06 |
JPH08321589A (ja) | 1996-12-03 |
KR100214813B1 (ko) | 1999-08-02 |
US5648672A (en) | 1997-07-15 |
TW297949B (ko) | 1997-02-11 |
JP3193845B2 (ja) | 2001-07-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5321287A (en) | Semiconductor device wherein n-channel MOSFET, p-channel MOSFET and nonvolatile memory cell are formed in one chip | |
KR100387194B1 (ko) | 절연게이트전계효과트랜지스터와그제조방법 | |
KR930011232A (ko) | 불휘발성 반도체메모리장치 및 그 제조방법 | |
KR960043183A (ko) | 반도체 장치, 마스크 rom 및 그의 제조방법 | |
JPH0669463A (ja) | Lddセルを有するnorタイプrom | |
JPH0888284A (ja) | 絶縁ゲート電界効果トランジスタおよびその製造方法 | |
KR100276775B1 (ko) | Mos 트랜지스터 및 그 제조 방법 | |
KR880005686A (ko) | 반도체 기억장치 및 그의 제조 방법 | |
KR970024313A (ko) | 불휘발성 반도체기억장치 및 그 제조방법(nonvolatile semiconductor memory device and method of manufacturing the same) | |
JPH08330528A (ja) | 半導体記憶装置およびその製造方法 | |
US6461921B1 (en) | Semiconductor device having channel stopper portions integrally formed as part of a well | |
KR940002838B1 (ko) | 반도체장치의 제조방법 | |
JPH05267606A (ja) | 半導体装置およびその製造方法 | |
JP3261302B2 (ja) | 半導体メモリ装置及びその製造方法 | |
KR970067907A (ko) | 반도체장치의 제조방법 | |
GB2314680A (en) | Semiconductor device with triple well structure | |
US6472712B1 (en) | Semiconductor device with reduced transistor leakage current | |
KR100532367B1 (ko) | 보호 다이오드를 내재한 수평형 확산 모스 트랜지스터 및 그 제조방법 | |
US6350640B1 (en) | CMOS integrated circuit architecture incorporating deep implanted emitter region to form auxiliary bipolar transistor | |
KR900004730B1 (ko) | 반도체 기억장치(半導體記憶裝置) 및 그 제조방법 | |
KR100713904B1 (ko) | 반도체소자의 제조방법 | |
KR100219063B1 (ko) | 반도체 소자 제조방법 | |
KR0165381B1 (ko) | 고전압용 모스 트랜지스터를 갖는 반도체장치의 제조방법 | |
JP2784765B2 (ja) | 半導体不揮発性メモリの製造方法 | |
KR100235630B1 (ko) | 반도체 장치의 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20080508 Year of fee payment: 10 |
|
LAPS | Lapse due to unpaid annual fee |