KR970067907A - 반도체장치의 제조방법 - Google Patents

반도체장치의 제조방법 Download PDF

Info

Publication number
KR970067907A
KR970067907A KR1019960047625A KR19960047625A KR970067907A KR 970067907 A KR970067907 A KR 970067907A KR 1019960047625 A KR1019960047625 A KR 1019960047625A KR 19960047625 A KR19960047625 A KR 19960047625A KR 970067907 A KR970067907 A KR 970067907A
Authority
KR
South Korea
Prior art keywords
conductivity type
impurity
forming
layer
iii
Prior art date
Application number
KR1019960047625A
Other languages
English (en)
Other versions
KR100221064B1 (ko
Inventor
마사히로 하세가와
Original Assignee
쯔지 하루오
샤프 가부시기가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 쯔지 하루오, 샤프 가부시기가이샤 filed Critical 쯔지 하루오
Publication of KR970067907A publication Critical patent/KR970067907A/ko
Application granted granted Critical
Publication of KR100221064B1 publication Critical patent/KR100221064B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/27—ROM only
    • H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
    • H10B20/38—Doping programmed, e.g. mask ROM
    • H10B20/387—Source region or drain region doping programmed
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823456—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/60—Peripheral circuit regions
    • H10B20/65—Peripheral circuit regions of memory structures of the ROM only type

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(ⅰ-a)반도체 기판에 적어도 하나의 제1 도전형의 불순물 영역을 형성하는 공정;(ⅱ-a) 상기 제1 도전형의 불순물 영역상에 게이트 절연막 및 게이트 전극을 형성하고, 이 게이트 전극에 대해 자기정합적으로 제2 도전형의 불순불확산층을 형성함으로써 복수의 트랜지스터를 구성시키는 공정; (ⅲ-a) 상기 제2 도전형의 불순물확산층의 외주부에 제2 도전형의 저농도 불순물층을 형성하는 공정; 및 (ⅳ-a)상기 복수의 트랜지스터들간의 소망 영역에 상기 제1도전형의 불순물이온을 주입하여 소자분리영역을 형성하여 상기 제2도전형의 저농도 불순물중의 적어도 일부를 상기 제1도전형의 저농도 불순물층으로 변환시키는 공정을 포함하는 반도체 장치의 제조방법

Description

반도체장치의 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 의한 마스크 ROM의 실시예의 요부를 도시한 개략 단면도

Claims (7)

  1. 반도체 장치의 제조방법에 있어서,(ⅰ-a)반도체 기판에 적어도 하나의 제1 도전형의 불순물 영역을 형성하는 공정;(ⅱ-a) 상기 제1 도전형의 불순물 영역상에 게이트 절연막 및 게이트 전극을 형성하고, 이 게이트 전극에 대해 자기정합적으로 제2 도전형의 불순불확산층을 형성함으로써 복수의 트랜지스터를 구성시키는 공정; (ⅲ-a) 상기 제2 도전형의 불순물확산층의 외주부에 제2 도전형의 저농도 불순물층을 형성하는 공정; 및 (ⅳ-a)상기 복수의 트랜지스터들간의 소망 영역에 상기 제1도전형의 불순물이온을 주입하여 소자분리영역을 형성하여 상기 제2도전형의 저농도 불순물층의 적어도 일부를 상기 제1도전형의 저농도 불순물층으로 변환시키는 공정을 포함하는 반도체 장치의 제조방법.
  2. 제1항에 있어서 상기 제1 도전형의 불순물이온은 상기 공정 (ⅳ-a)전에 기판의 전체 표면부에 주입되는 반도체 장치의 제조방법.
  3. 제1항에 있어서 상기 제2 도전형의 불순물 확산층은 약 1×1020㎤~약 1×1021㎤으로 형성되고 상기 제2도전형의 저농도 불순물층은 약 7×1017㎤~약 1×1018㎤으로 형성되는 반도체 장치의 제조방법.
  4. 마스크 ROM의 제조방법에 있어서, (ⅰ-b) 반도체 기판에 있어서의 메모리셀 어레이부와 주변회로부의 각각에 적어도 하나의 제1도전형의 불순물영역을 형성하는 공정; (ⅱ-b) 상기 메모리셀 어레이부에 복수의 서로 평행한 제2도전형의 불순물확산층을 형성하는 공정; (ⅲ-b)(a) 상기 주변회로부의 제1도전형의 불순물영역내에 제2도전형의 불순물확산층을 형성하고, 상기 제2도전형의 불순물확산층의 외주부에 위치하는 상기 제2도전형의 저농도 불순물층을 형성하고, (b) 상기 부공정 (a)의 전 또는 후에 상기 메모리셀 어레이부 및 주변회로부의 반도체기판상에 게이트 절연막과 게이트 전극을 형성하는 공정; (ⅳ-b) 제1도전형의 불순물이온을 기판 전체에 주입하는 공정; 및 (ⅴ-b)상기 제1도전형의 불순물 이온을 상기 메모리셀 어레이부의 선택된 게이트 전극아래의 부분에 주입하여 소망 메모리셀로의 데이타 기입을 행함과 동시에 상기 주변회로부의 소망의 영역에 주입하여 소자분리영역을 형성하며, 이에 따라 상기 제2도전형의 저농도 불순물층의 적어도 일부를 상기 제1도전형의 저농도 불순물층으로 변환시키는 공정을 포함하는 반도체 장치의 제조방법.
  5. 제4항에 있어서 상기 제2 도전형의 불순물층과 그의 주변부의 제2 도전형의 저농도 불순물층의 형성은 반도체기판의 주변부에 게이트 절연막 및 게이트 전극을 형성한 다음, 그 기판상에 소망 형상을 갖는 마스크패턴을 형성하고 상기 마스크 패턴 및 게이트 전극을 마스크로 사용하여 이온을 주입함으로써 상기 공정(ⅲ-b)에서 달성되는 반도체 장치의 제조방법.
  6. 제4항에 있어서 상기 제1 도전형의 불순물이온이 상기 공정 (ⅴ-b)전에 기판의 표면 전체에 주입되는 반도체 장치의 제조방법.
  7. 제4항에 있어서 상기 제2 도전형의 불순물 확산층은 약 1×1020㎤~약 1×1021㎤으로 형성되고 상기 제2도전형의 저농도 불순물층은 약 7×1017㎤~약 1×1018㎤으로 형성되는 반도체 장치의 제조방법.
KR1019960047625A 1996-03-13 1996-10-19 반도체장치의 제조방법 KR100221064B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP05591596A JP3355083B2 (ja) 1996-03-13 1996-03-13 半導体装置の製造方法
JP96-55915 1996-03-13

Publications (2)

Publication Number Publication Date
KR970067907A true KR970067907A (ko) 1997-10-13
KR100221064B1 KR100221064B1 (ko) 1999-09-15

Family

ID=13012415

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960047625A KR100221064B1 (ko) 1996-03-13 1996-10-19 반도체장치의 제조방법

Country Status (4)

Country Link
US (1) US5780344A (ko)
JP (1) JP3355083B2 (ko)
KR (1) KR100221064B1 (ko)
TW (1) TW325594B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100401004B1 (ko) * 2001-08-27 2003-10-10 동부전자 주식회사 마스크롬 구조 및 그의 제조방법

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6214675B1 (en) * 1999-02-08 2001-04-10 Lucent Technologies Inc. Method for fabricating a merged integrated circuit device
JP2000349173A (ja) * 1999-06-04 2000-12-15 Nec Corp フラットセル型半導体メモリ装置の製造方法
KR100401005B1 (ko) * 2001-08-27 2003-10-10 동부전자 주식회사 마스크롬 제조방법
CN1225782C (zh) * 2002-12-27 2005-11-02 中芯国际集成电路制造(上海)有限公司 一种掩膜式只读存储器工艺与元件
CN102315170B (zh) * 2011-05-26 2013-07-31 北京大学 一种基于湿法腐蚀制备硅纳米线场效应晶体管的方法
KR20190111389A (ko) 2018-03-22 2019-10-02 주식회사 다온 인터내셔널 김서림 방지용 마스크
KR20200114043A (ko) 2019-03-27 2020-10-07 주식회사 화림에프포 김서림 방지패드가 부착된 마스크
KR20210065539A (ko) 2019-11-27 2021-06-04 주식회사 다온 인터내셔널 김서림 방지용 팬 유닛 및 마스크
KR102640783B1 (ko) 2022-03-16 2024-02-23 강태구 안경김서림방지패드를 갖는 마스크

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4458262A (en) * 1980-05-27 1984-07-03 Supertex, Inc. CMOS Device with ion-implanted channel-stop region and fabrication method therefor
US5330924A (en) * 1993-11-19 1994-07-19 United Microelectronics Corporation Method of making 0.6 micrometer word line pitch ROM cell by 0.6 micrometer technology
US5597753A (en) * 1994-12-27 1997-01-28 United Microelectronics Corporation CVD oxide coding method for ultra-high density mask read-only-memory (ROM)
US5576573A (en) * 1995-05-31 1996-11-19 United Microelectronics Corporation Stacked CVD oxide architecture multi-state memory cell for mask read-only memories

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100401004B1 (ko) * 2001-08-27 2003-10-10 동부전자 주식회사 마스크롬 구조 및 그의 제조방법

Also Published As

Publication number Publication date
JP3355083B2 (ja) 2002-12-09
JPH09246403A (ja) 1997-09-19
TW325594B (en) 1998-01-21
US5780344A (en) 1998-07-14
KR100221064B1 (ko) 1999-09-15

Similar Documents

Publication Publication Date Title
US4566175A (en) Method of making insulated gate field effect transistor with a lightly doped drain using oxide sidewall spacer and double implantations
US4085498A (en) Fabrication of integrated circuits containing enhancement-mode FETs and depletion-mode FETs with two layers of polycrystalline silicon utilizing five basic pattern delineating steps
US4183040A (en) MOS RAM with implant forming peripheral depletion MOSFET channels and capacitor bottom electrodes
KR890017809A (ko) 영속성 메모리셀 및 그것의 제조방법
KR940022847A (ko) 반도체장치 및 그 제조방법
KR970018527A (ko) 반도체 장치 및 그 제조 방법
KR910020820A (ko) 반도체 기억장치 및 그 제조방법
US6458665B1 (en) Halo ion implantation method for fabricating a semiconductor device
KR970067907A (ko) 반도체장치의 제조방법
US4207585A (en) Silicon gate MOS ROM
US5670399A (en) Method of making thin film transistor with offset drain
KR960043183A (ko) 반도체 장치, 마스크 rom 및 그의 제조방법
JPS5662333A (en) Mos type semiconductor memory device and production thereof
KR880001055A (ko) 반도체 기억장치의 제조방법
US5770464A (en) Method for fabricating semiconductor devices having lightly doped drain
US5145798A (en) Method of fabricating an insulated gate field effect transistor having lightly-doped source and drain extensions using an oxide sidewall spacer method
CA1088676A (en) Enhancement-mode fets and depletion-mode fets with two layers of polycrystalline silicon
KR980006292A (ko) 반도체 장치 및 그 제조방법
US3913214A (en) Method of producing a semiconductor device
KR930009592B1 (ko) 반도체 메모리 장치 제조방법
KR100325469B1 (ko) 반도체장치의금속배선시콘택부형성방법및그구조
KR960012563A (ko) 반도체소자의 트랜지스터 제조방법
JPS62124766A (ja) 半導体装置及びその製造方法
JPS6327052A (ja) 相補形半導体集積回路装置
KR980006033A (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110527

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee