JPS6327052A - 相補形半導体集積回路装置 - Google Patents
相補形半導体集積回路装置Info
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- JPS6327052A JPS6327052A JP61170211A JP17021186A JPS6327052A JP S6327052 A JPS6327052 A JP S6327052A JP 61170211 A JP61170211 A JP 61170211A JP 17021186 A JP17021186 A JP 17021186A JP S6327052 A JPS6327052 A JP S6327052A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は低耐圧ＭＯ８）ランジスタを内蔵する相補形（
０ＭＯ８）半導体集積回路装置の構造に関する。
０ＭＯ８）半導体集積回路装置の構造に関する。
従来、プログラマブル・リードオンリー・メモリ（以後
Ｐ几ＯＭという）では１ビツト当シのセル面積を小さく
設定して大容量化がはかられている。すなわち、記憶セ
ルを構成する各ＣＭＯＳトランジスタにはドレイン・チ
ャンネル境界に対し高濃度イオンを注入するかまたはゲ
ート絶縁膜の一部薄膜化するなどの手段が講ぜられドレ
イン耐圧を低くすることによってセル面積の縮小化がは
かられている。
Ｐ几ＯＭという）では１ビツト当シのセル面積を小さく
設定して大容量化がはかられている。すなわち、記憶セ
ルを構成する各ＣＭＯＳトランジスタにはドレイン・チ
ャンネル境界に対し高濃度イオンを注入するかまたはゲ
ート絶縁膜の一部薄膜化するなどの手段が講ぜられドレ
イン耐圧を低くすることによってセル面積の縮小化がは
かられている。
しかし、上述の高濃度イオン注入或いはゲート絶縁膜の
一部薄膜化手段はセル面積を小さくできる反面、通常の
０ＭＯ８−ＬＳＩ製造工程に較べて工程数が増加するの
で工期が長くなシ、また、製造コストもあがるようにな
る。従って、大容量のＦＲＯＭ ２必要とせず小規模の
ＰＲＯＭ ｔ−内蔵するだけで短工期且つ何よシも安価
であることが重視されるセミカスタムＬＳＩの分野では
はなはだ不適当な構造のものとなる。
一部薄膜化手段はセル面積を小さくできる反面、通常の
０ＭＯ８−ＬＳＩ製造工程に較べて工程数が増加するの
で工期が長くなシ、また、製造コストもあがるようにな
る。従って、大容量のＦＲＯＭ ２必要とせず小規模の
ＰＲＯＭ ｔ−内蔵するだけで短工期且つ何よシも安価
であることが重視されるセミカスタムＬＳＩの分野では
はなはだ不適当な構造のものとなる。
本発明の目的は、上記の情況に鑑み、従来の０ＭＯ８−
ＬＳＩの製造工程を増加せしめることなき構造の低耐圧
ＭＯ８）ランジスタを内蔵する相補形（０ＭＯ８）半導
体集積回路装置を提供することである。
ＬＳＩの製造工程を増加せしめることなき構造の低耐圧
ＭＯ８）ランジスタを内蔵する相補形（０ＭＯ８）半導
体集積回路装置を提供することである。
本発明の相補形半導体集積回路装置は、−導電形の半導
体基板と、前記半導体基板上に離間して形成される他導
電形、高不純物領域のソース、ドレイン領域と、前記ド
レイン領域内にその一部分を置換しゲート電極下に高濃
度ＰＮ接合領域が配置されるように形成される一導電形
高不純物領域とを備える低耐圧ＭＯ８）ランジスタを含
む。
体基板と、前記半導体基板上に離間して形成される他導
電形、高不純物領域のソース、ドレイン領域と、前記ド
レイン領域内にその一部分を置換しゲート電極下に高濃
度ＰＮ接合領域が配置されるように形成される一導電形
高不純物領域とを備える低耐圧ＭＯ８）ランジスタを含
む。
すなわち、本発明によれば、０ＭＯ８−ＬＳＩ製造イオ
ン注入でそれぞれ配置した後、ＰチャンネルＭＯ８）ラ
ンジスタのンース、ドレインをそれぞれ形成する工程で
、このＮチャンネルＭＯ８）？ンジスタのドレイン領域
とチャンネル領域に隣接によりＮチャンネルＭＯ８）ラ
ンジスタのゲート酸化膜下に低耐圧のＰ−Ｎ接合境界を
配置することができるので０ＭＯ８ＬＳＩ製造プロセス
の製造工程を増加させることなく容易に低耐圧ＭＯＳト
ランジスタを形成することができる。
ン注入でそれぞれ配置した後、ＰチャンネルＭＯ８）ラ
ンジスタのンース、ドレインをそれぞれ形成する工程で
、このＮチャンネルＭＯ８）？ンジスタのドレイン領域
とチャンネル領域に隣接によりＮチャンネルＭＯ８）ラ
ンジスタのゲート酸化膜下に低耐圧のＰ−Ｎ接合境界を
配置することができるので０ＭＯ８ＬＳＩ製造プロセス
の製造工程を増加させることなく容易に低耐圧ＭＯＳト
ランジスタを形成することができる。
以下図面を参照して本発明の詳細な説明する。
第１図および第２図はそれぞれ本発明の一実施例を示す
低耐圧ＭＯ８）ランジスタの平面図およびそのＸ−Ｙ断
面図である。本実施例によれば、本発明の相補形（０Ｍ
Ｏ８）半導体集積回路装置はＰ−半導体基板１上にＮチ
ャンネルＭＯ８）ランジスタのドレインおよびソース領
域をそれぞれ形成する高濃度ｎ形イオン注入領域２およ
び３と、ドレイン領域２内にその一部分を置換するよう
に形成された高濃度Ｐ形イオン注入領域Ｉ！４と、ゲー
ト電極５と、ゲート電極下に形成される高濃度ＰＮ接合
領域６とを含む。本実施例のトランジスタ構造はつぎの
ように通常の０ＭＯ８−ＬＳＩ製造工程を何等変更する
ことなく容易に製造し得る。
低耐圧ＭＯ８）ランジスタの平面図およびそのＸ−Ｙ断
面図である。本実施例によれば、本発明の相補形（０Ｍ
Ｏ８）半導体集積回路装置はＰ−半導体基板１上にＮチ
ャンネルＭＯ８）ランジスタのドレインおよびソース領
域をそれぞれ形成する高濃度ｎ形イオン注入領域２およ
び３と、ドレイン領域２内にその一部分を置換するよう
に形成された高濃度Ｐ形イオン注入領域Ｉ！４と、ゲー
ト電極５と、ゲート電極下に形成される高濃度ＰＮ接合
領域６とを含む。本実施例のトランジスタ構造はつぎの
ように通常の０ＭＯ８−ＬＳＩ製造工程を何等変更する
ことなく容易に製造し得る。
すなわち、まずＰ−形Ｓｉ基板１の表面を選択酸化し５
０００〜５ｏｏｏｉの８ ｉ０２領域８を形成する。
０００〜５ｏｏｏｉの８ ｉ０２領域８を形成する。
つぎに選択酸化しなかった領域を酸化して１５０〜２５
０Ａのゲート絶縁膜９を形成する。つぎにポリシリコン
を気相生成し、選択エツチングすることによシボリシリ
コンのゲート電極５を形成し更に濃度にイオン注入する
ことによって、ドレイン領域２、ソース領域３および高
濃度Ｐ形イオン注入領域６がそれぞれ形成される。従っ
て、これらのイオン注入不純物を活性化処理すればゲー
ト電極５下に高濃度ＰＮ接合領域６を備えた０ＭＯ８）
ランシスタが作成される。ここで、ドレイン領域２およ
び領域３にそれぞれ電圧を印加すると領域６で逆降伏電
圧が決まる低耐圧ＭＯ８）ランジスタとして動作させる
ことができ、また、領域３をドレイン、領域２をソース
として動作させるとリーク電流の少ないＮチャンネルＭ
ＯＳトランジスタとじて動作させることができる。
０Ａのゲート絶縁膜９を形成する。つぎにポリシリコン
を気相生成し、選択エツチングすることによシボリシリ
コンのゲート電極５を形成し更に濃度にイオン注入する
ことによって、ドレイン領域２、ソース領域３および高
濃度Ｐ形イオン注入領域６がそれぞれ形成される。従っ
て、これらのイオン注入不純物を活性化処理すればゲー
ト電極５下に高濃度ＰＮ接合領域６を備えた０ＭＯ８）
ランシスタが作成される。ここで、ドレイン領域２およ
び領域３にそれぞれ電圧を印加すると領域６で逆降伏電
圧が決まる低耐圧ＭＯ８）ランジスタとして動作させる
ことができ、また、領域３をドレイン、領域２をソース
として動作させるとリーク電流の少ないＮチャンネルＭ
ＯＳトランジスタとじて動作させることができる。
以上説明したように本発明は、０ＭＯ８ＬＳＩのＮチャ
ンネルトランジスタのドレインの一部分を高濃度Ｐ影領
域で置換え、ゲート電極をフローティング状態にするこ
とによ）低電圧書き込み可能なトランジスタを提供する
ことができる。又、ゲート電極の電位を変えることによ
り、逆降伏電圧造プロセスを変更することなしに低電圧
書き込みを可能とする低耐圧ＭＯ８）ランジスタを提供
することができる。以上はＮウェルＣＭＯ８ＬＳＩのＮ
チャンネルトランジスタを用いて説明したが、Ｎウェル
内のＰチャンネルトランジスタにもイオン注入する不純
物をＰとＮで入れ換えることで同様に実施することがで
きる、また、ＰウェルＣＭＯ８ＬＳＩにも実施できるこ
とも明らかである。
ンネルトランジスタのドレインの一部分を高濃度Ｐ影領
域で置換え、ゲート電極をフローティング状態にするこ
とによ）低電圧書き込み可能なトランジスタを提供する
ことができる。又、ゲート電極の電位を変えることによ
り、逆降伏電圧造プロセスを変更することなしに低電圧
書き込みを可能とする低耐圧ＭＯ８）ランジスタを提供
することができる。以上はＮウェルＣＭＯ８ＬＳＩのＮ
チャンネルトランジスタを用いて説明したが、Ｎウェル
内のＰチャンネルトランジスタにもイオン注入する不純
物をＰとＮで入れ換えることで同様に実施することがで
きる、また、ＰウェルＣＭＯ８ＬＳＩにも実施できるこ
とも明らかである。
第１図および第２図はそれぞれ本発明の一実施例を示す
低耐圧ＭＯ３）ランジスタの平面図およびそのＸ−Ｙ断
面図である。 １・・・Ｐ−半導体基板、２・・・ｎ十形イオン注入領
域、（低耐圧トランジスタのドレイン領域）、３・・・
ｎ十形イオン注入領域（低耐圧トランジスタのソース領
域）、４・・・Ｐ＋十形オン注入領域、５・・・ポリシ
リコンゲート電極、６・・・ゲート電極下の高濃度ＰＮ
接合領域、８・・・フィールド絶縁膜、９・・・ゲート
絶縁膜、１０・・・アルミ配綜。 代理人 弁理士 内 原 音 芹 １ 回 ギ ２ｍ １−Ｐ−Ｊｆ唱本ｆ板
低耐圧ＭＯ３）ランジスタの平面図およびそのＸ−Ｙ断
面図である。 １・・・Ｐ−半導体基板、２・・・ｎ十形イオン注入領
域、（低耐圧トランジスタのドレイン領域）、３・・・
ｎ十形イオン注入領域（低耐圧トランジスタのソース領
域）、４・・・Ｐ＋十形オン注入領域、５・・・ポリシ
リコンゲート電極、６・・・ゲート電極下の高濃度ＰＮ
接合領域、８・・・フィールド絶縁膜、９・・・ゲート
絶縁膜、１０・・・アルミ配綜。 代理人 弁理士 内 原 音 芹 １ 回 ギ ２ｍ １−Ｐ−Ｊｆ唱本ｆ板
Claims (1)
- 一導電形の半導体基板と、前記半導体基板上に離間し
て形成される他導電形、高不純物領域のソース、ドレイ
ン領域と、前記ドレイン領域内にその一部分を置換しゲ
ート電極下に高濃度ＰＮ接合領域が配置されるように形
成される一導電形高不純物領域とを備える低耐圧ＭＯＳ
トランジスタを含むことを特徴とする相補形半導体集積
回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61170211A JPS6327052A (ja) | 1986-07-18 | 1986-07-18 | 相補形半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61170211A JPS6327052A (ja) | 1986-07-18 | 1986-07-18 | 相補形半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6327052A true JPS6327052A (ja) | 1988-02-04 |
Family
ID=15900728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61170211A Pending JPS6327052A (ja) | 1986-07-18 | 1986-07-18 | 相補形半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6327052A (ja) |
-
1986
- 1986-07-18 JP JP61170211A patent/JPS6327052A/ja active Pending
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