JPS60145655A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS60145655A JPS60145655A JP59001663A JP166384A JPS60145655A JP S60145655 A JPS60145655 A JP S60145655A JP 59001663 A JP59001663 A JP 59001663A JP 166384 A JP166384 A JP 166384A JP S60145655 A JPS60145655 A JP S60145655A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- contact hole
- memory cell
- semiconductor substrate
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、特に読み出し専用の記憶装置（ＲＯＭ ：
Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ ）として用いら
れる半導体記憶装置忙関する。
Ｒｅａｄ ０ｎｌｙ Ｍｅｍｏｒｙ ）として用いら
れる半導体記憶装置忙関する。
一般に、読み出し専用の半導体記憶装置（以下ＲＯＭと
称する）は、ウエノ１製造工程の途中でマスクを用いて
情報が書き込まれるので、マスクプログラムＲＯＭと呼
ばれている。このＲＯＭにおいて情報の書き込みに広く
採用されている方式として、コンタクト方式、トランジ
スタの有無によって情報を書き込む、所謂Ｓ（ンース）
Ｄ（ドレイン）Ｇ（）Ｉ′４−））方式、トランジスタ
のしきい値電圧を書き込み情報に応じて異ならせる方式
、の３つがある。他方、メモリセルの回路的構成に基づ
（ＮＯＲ型ＲＯＭとＮＡＮＤ−ＮＯＲ型ＲＯＭという方
式の別は方も有シ、さらに、ＲＯＭを使用するシステム
側から見ると、同期型ＲＯＭと非同期型ＲＯＭというよ
うな方式の別は方も有る。そして、高速動作に適したＲ
ＯＭとしてはＮＯＲ型ＲＯＭ ７５ｆ、低速の場合には
ＮＡＮＤ−ＮＯＲ型ＲＯＭがそれぞれ使用されることが
多い。
称する）は、ウエノ１製造工程の途中でマスクを用いて
情報が書き込まれるので、マスクプログラムＲＯＭと呼
ばれている。このＲＯＭにおいて情報の書き込みに広く
採用されている方式として、コンタクト方式、トランジ
スタの有無によって情報を書き込む、所謂Ｓ（ンース）
Ｄ（ドレイン）Ｇ（）Ｉ′４−））方式、トランジスタ
のしきい値電圧を書き込み情報に応じて異ならせる方式
、の３つがある。他方、メモリセルの回路的構成に基づ
（ＮＯＲ型ＲＯＭとＮＡＮＤ−ＮＯＲ型ＲＯＭという方
式の別は方も有シ、さらに、ＲＯＭを使用するシステム
側から見ると、同期型ＲＯＭと非同期型ＲＯＭというよ
うな方式の別は方も有る。そして、高速動作に適したＲ
ＯＭとしてはＮＯＲ型ＲＯＭ ７５ｆ、低速の場合には
ＮＡＮＤ−ＮＯＲ型ＲＯＭがそれぞれ使用されることが
多い。
このようなそれぞれの方式によるＲＯＭの別は方のうち
、高速動作に適したＮＯＲ型ＲＯＭには、その回路設計
の容易さ、情報書き込みの容易さおよび確実さに加えて
、情報の書き込み工程が全工程の後半にあることから生
産対応上の効果があるコンタクト方式を採用することが
多い。
、高速動作に適したＮＯＲ型ＲＯＭには、その回路設計
の容易さ、情報書き込みの容易さおよび確実さに加えて
、情報の書き込み工程が全工程の後半にあることから生
産対応上の効果があるコンタクト方式を採用することが
多い。
しかし、上記のような従来のコンタクト方式では、１つ
のメモリセルの占有面積が広くなってしまう欠点が有シ
、大きな記憶容量のＲＯＭの場合には、チップサイズが
大きくなってしまう。
のメモリセルの占有面積が広くなってしまう欠点が有シ
、大きな記憶容量のＲＯＭの場合には、チップサイズが
大きくなってしまう。
このため、ＮＯＲ型ＲＯＭの高速性能を生かしたままで
、メモリセルの占有面積を少なくした構造のＲＯＭとし
て、特公昭５８−１９１４４で知られる読み出し専用記
憶装置が考えられている。
、メモリセルの占有面積を少なくした構造のＲＯＭとし
て、特公昭５８−１９１４４で知られる読み出し専用記
憶装置が考えられている。
第１回置および（Ｂ）はそれぞれこの読み出し専用記憶
装置をシリコンｆ−ト型ＭＯ８ＩＣに用いた場合のＩＣ
／ｆターン平面図およびそのＡ＝Ａ線に沿う断面図であ
る。すなわち、この記憶装置は、それぞれ破線ａ乃至ｄ
で示すように、１つの拡散層の４隅に斜め方向に４つの
ＭＯＳ ）ランゾスタを形成し、半導体基板１ノの面積
利用率を高めメモリセルの集積度を向上させたものであ
る。
装置をシリコンｆ−ト型ＭＯ８ＩＣに用いた場合のＩＣ
／ｆターン平面図およびそのＡ＝Ａ線に沿う断面図であ
る。すなわち、この記憶装置は、それぞれ破線ａ乃至ｄ
で示すように、１つの拡散層の４隅に斜め方向に４つの
ＭＯＳ ）ランゾスタを形成し、半導体基板１ノの面積
利用率を高めメモリセルの集積度を向上させたものであ
る。
この場合、”１″および”０”情報の書き込み方式とし
ては、それぞれのトランジスタのしきい値電圧を書き込
み情報に応じて異ならせる方式（以下インプラ方式と称
す）が採用されている。
ては、それぞれのトランジスタのしきい値電圧を書き込
み情報に応じて異ならせる方式（以下インプラ方式と称
す）が採用されている。
つまシ、それぞれのトランジスタのｆ−）酸化膜１２に
対して、ダウン（Ｂ＋）等の不純物をイオン・インプラ
ンテーション技術を用いて選択的に打ち込むことによシ
、トランジスタのしきい値電圧”ｔｈを異ならせｌ＃お
よび′ｏ＃に対応する情報を書き込んでいる。ここで、
１３ａはｒ拡散層（ドレイン）、１３ｂはＮ拡散層（ソ
ース）、１４はポリシリコンダート（ワード腺）、１５
はアルミニウム配線〔データ線〕である。
対して、ダウン（Ｂ＋）等の不純物をイオン・インプラ
ンテーション技術を用いて選択的に打ち込むことによシ
、トランジスタのしきい値電圧”ｔｈを異ならせｌ＃お
よび′ｏ＃に対応する情報を書き込んでいる。ここで、
１３ａはｒ拡散層（ドレイン）、１３ｂはＮ拡散層（ソ
ース）、１４はポリシリコンダート（ワード腺）、１５
はアルミニウム配線〔データ線〕である。
しかしながら、このような読み出し専用記憶装置では、
１つの拡散層１３ｈの４隅に４つのトランジスタａ乃至
ｄを形成し高密変化を達成することができるが、反面、
ウエノ・製造工程の初期段階におけるインシラ方式によ
多情報の書き込みが行なわれるので、製品の完成までに
長い製造時間を要する欠点がある。また、例えば書き込
み情報の″１”０’を明確にするために、それぞれのト
ランジスタのしきい値電圧の差を大きくするような場合
には、高ドーズ量のイオン・インプランテーションを施
さなければならない。そして、よシ以上の微細なトラン
ジスタを形成する場合には、ショートチャネル効果を考
慮して、さらに筒ドーズ量のイオン・インプランテーシ
ョンを施さなければならない。
１つの拡散層１３ｈの４隅に４つのトランジスタａ乃至
ｄを形成し高密変化を達成することができるが、反面、
ウエノ・製造工程の初期段階におけるインシラ方式によ
多情報の書き込みが行なわれるので、製品の完成までに
長い製造時間を要する欠点がある。また、例えば書き込
み情報の″１”０’を明確にするために、それぞれのト
ランジスタのしきい値電圧の差を大きくするような場合
には、高ドーズ量のイオン・インプランテーションを施
さなければならない。そして、よシ以上の微細なトラン
ジスタを形成する場合には、ショートチャネル効果を考
慮して、さらに筒ドーズ量のイオン・インプランテーシ
ョンを施さなければならない。
これによシ例えばそれぞれのメモリセルをＮチャネルト
ランジスタによシ構成するような場合には、Ｐ型半導体
基板１１表面の不純物濃度が非常に高い状態となシ、ト
ランジスタの！レーク・ダウン耐圧特性が極端に劣化し
てしまい実際上使用不可能になってしまう。
ランジスタによシ構成するような場合には、Ｐ型半導体
基板１１表面の不純物濃度が非常に高い状態となシ、ト
ランジスタの！レーク・ダウン耐圧特性が極端に劣化し
てしまい実際上使用不可能になってしまう。
この発明は上記のような問題点に鑑みなされたもので、
例えばそれぞれのトランジスタに対して明確に゛ｌ＃″
Ｏ＃情報を書き込むことができ、メモリセルの高密度状
態を損うこともなく、種種の耐圧特性の劣化を防止する
ことができる半導体記憶装置を提供することを目的とす
る。
例えばそれぞれのトランジスタに対して明確に゛ｌ＃″
Ｏ＃情報を書き込むことができ、メモリセルの高密度状
態を損うこともなく、種種の耐圧特性の劣化を防止する
ことができる半導体記憶装置を提供することを目的とす
る。
すなわちこの発明に係る半導体記憶装置は、それぞれ点
対称に４つの方向に形成した４つのメモリセル用ＭＯ８
）ランゾスタそれぞれのドレイン拡散層をベリードコン
タクトホールを介して多結晶シリコンなどからなるパッ
ド層と選択的に接続し、このノやラド層をさらにコンタ
クトホールを介してアルミニウムからなるデータ線と接
続することによシ、インシラ方式による不都合を解消し
且つ高密度を維持するようにしたものである。
対称に４つの方向に形成した４つのメモリセル用ＭＯ８
）ランゾスタそれぞれのドレイン拡散層をベリードコン
タクトホールを介して多結晶シリコンなどからなるパッ
ド層と選択的に接続し、このノやラド層をさらにコンタ
クトホールを介してアルミニウムからなるデータ線と接
続することによシ、インシラ方式による不都合を解消し
且つ高密度を維持するようにしたものである。
以下図面によルこの発明の一実施例を説明するＯ
第２回国および（Ｂ）はそれぞれこの記憶装置をＮチャ
ネルＲＯＭに実施した場合のメモリセル部分の構成を示
すパターン平面図およびそのＡ−Ａに沿った１つのメそ
リセルの断面構造を示すものである。第２図（２）にお
いて破線ａ乃至ｄで囲んだ領域がそれぞれ１つのメモリ
セルであシ、複数のメモリセルを横方向および縦方向に
クロスマトリクス状に配置する。つまシ、それぞれのメ
モリセル領域ａ乃至ｄにおけるＭＯＳ ）ランマスクの
ソース、ドレイン領域となるｔ拡散層２４ ａ 〜２４
ｄ ｓおよび２５ｈ 〜２５ｄを、それぞれ点対称に
して４つの方向に配置する。そして、このそれぞれのメ
モリセルａ乃至ｄのドレイン領域となるＮ拡散層２５ａ
〜２５ｄの表面には、酸化膜を介してそれぞれ共通の、
Ｊｆ リシリコンパッド層２９を形成し、さらにこのポ
リシリコンバンド層２９の表面には、コンタクトホール
３１を介してアルミニウム配線層３２を形成する。この
場合、上記ドレイン領域となるそれぞれのＮ拡散層２５
＆〜２５ｄとポリシリコンバッド層２９とは、ベリード
コンタクトホール２８を介して選択的に接続する。
ネルＲＯＭに実施した場合のメモリセル部分の構成を示
すパターン平面図およびそのＡ−Ａに沿った１つのメそ
リセルの断面構造を示すものである。第２図（２）にお
いて破線ａ乃至ｄで囲んだ領域がそれぞれ１つのメモリ
セルであシ、複数のメモリセルを横方向および縦方向に
クロスマトリクス状に配置する。つまシ、それぞれのメ
モリセル領域ａ乃至ｄにおけるＭＯＳ ）ランマスクの
ソース、ドレイン領域となるｔ拡散層２４ ａ 〜２４
ｄ ｓおよび２５ｈ 〜２５ｄを、それぞれ点対称に
して４つの方向に配置する。そして、このそれぞれのメ
モリセルａ乃至ｄのドレイン領域となるＮ拡散層２５ａ
〜２５ｄの表面には、酸化膜を介してそれぞれ共通の、
Ｊｆ リシリコンパッド層２９を形成し、さらにこのポ
リシリコンバンド層２９の表面には、コンタクトホール
３１を介してアルミニウム配線層３２を形成する。この
場合、上記ドレイン領域となるそれぞれのＮ拡散層２５
＆〜２５ｄとポリシリコンバッド層２９とは、ベリード
コンタクトホール２８を介して選択的に接続する。
次に、第３図（Ｎ〜ｆＤ）はそれぞれこの記憶装置のメ
モリセル部分の断面構造をその製造工程順に示すもので
、まず、Ｐ型の半導体基板１１に対して選択酸化技術に
よシ膜厚約６０００１のフィールド酸化膜２１′ｆｆ：
形成し素子分離を施す。
モリセル部分の断面構造をその製造工程順に示すもので
、まず、Ｐ型の半導体基板１１に対して選択酸化技術に
よシ膜厚約６０００１のフィールド酸化膜２１′ｆｆ：
形成し素子分離を施す。
次に、膜厚的５００′Ａ、のｆ−）酸化膜２２を半導体
基板１１表面の素子領域に対応して形成し、この後、厚
さ約４０００Ｘの第１の多結晶シリコンｆ＠２３ａを例
えば気相成長法によシ半導体基板１１全面に形成する。
基板１１表面の素子領域に対応して形成し、この後、厚
さ約４０００Ｘの第１の多結晶シリコンｆ＠２３ａを例
えば気相成長法によシ半導体基板１１全面に形成する。
ここで、第１の多結晶シリコン層２ 、？ ａには、Ｎ
型の不純物を拡散して低抵抗化する。
型の不純物を拡散して低抵抗化する。
次に、第３図（Ｂ）に示すように、ＰＥＰ （Ｐｈｏｔ
。
。
Ｅｎｇｒａｖｌｎｇ Ｐｒｏｃｅｓｓ）技術により第１
の多結晶シリコン層２３ＩＬをパターニングしてｒ−上
電極２３を形成する。そして、このｒ−）電極２３をマ
スクとして砒素（Ａ＋ ）拡散または砒素イオン・イン
プランテーションを施すことによシ、セルファラインで
ＭＯＳ ）ランジスタのソース、ドレイン領域となるＮ
拡散層２４．２５を形成する。そして、次に、高温の熱
酸化を施すことによシ素子領域全面にシリコン酸化膜２
６を形成し、この後、ＣＶＤ （ＣｈｅｍＪ ｃａｌ
Ｖ’ａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）法によシ膜厚
２０００〜３０００又程度の低温酸化膜２７を半導体基
板１１全面に形成する。
の多結晶シリコン層２３ＩＬをパターニングしてｒ−上
電極２３を形成する。そして、このｒ−）電極２３をマ
スクとして砒素（Ａ＋ ）拡散または砒素イオン・イン
プランテーションを施すことによシ、セルファラインで
ＭＯＳ ）ランジスタのソース、ドレイン領域となるＮ
拡散層２４．２５を形成する。そして、次に、高温の熱
酸化を施すことによシ素子領域全面にシリコン酸化膜２
６を形成し、この後、ＣＶＤ （ＣｈｅｍＪ ｃａｌ
Ｖ’ａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ）法によシ膜厚
２０００〜３０００又程度の低温酸化膜２７を半導体基
板１１全面に形成する。
ことで、ｒ−上電極２３は、上記隣接するＮ１拡散層２
４および２５相互間を跨ぐようにして形成される。
４および２５相互間を跨ぐようにして形成される。
次に、第３図（Ｃ）に示すように、上記低温酸化膜２７
およびシリコン酸化膜２６を、ＰＥＰ技術によシ選択的
に除去し、Ｎ拡散層２５０表面に通シるベリードコンタ
クトホール２８を形成する。そして、第２の多結晶シリ
コン層２９ｈを例えば気相成長法によシ厚さ３ｏｏｏ１
程度で半導体基板１１全面に積層形成し、これをＰＥＰ
技術によ）所定の形状にパターニングすることによルポ
リシリコンパッド層２９を上記ダート電極２３の上方ま
で延在するようにして形成する。この場合、２層目の多
結晶シリコン層２９ａは、燐（Ｐ）または砒素（Ａｓ
）等の不純物を予めドーグしたドープド多結晶シリコン
層を用いてもよいし、また、何ら不純物をドーグしてい
ない、所謂アンド−ブト多結晶シリコン層を形成した後
に、燐または砒素をインプランテーション技術などによ
シドーグしたものでもよい。
およびシリコン酸化膜２６を、ＰＥＰ技術によシ選択的
に除去し、Ｎ拡散層２５０表面に通シるベリードコンタ
クトホール２８を形成する。そして、第２の多結晶シリ
コン層２９ｈを例えば気相成長法によシ厚さ３ｏｏｏ１
程度で半導体基板１１全面に積層形成し、これをＰＥＰ
技術によ）所定の形状にパターニングすることによルポ
リシリコンパッド層２９を上記ダート電極２３の上方ま
で延在するようにして形成する。この場合、２層目の多
結晶シリコン層２９ａは、燐（Ｐ）または砒素（Ａｓ
）等の不純物を予めドーグしたドープド多結晶シリコン
層を用いてもよいし、また、何ら不純物をドーグしてい
ない、所謂アンド−ブト多結晶シリコン層を形成した後
に、燐または砒素をインプランテーション技術などによ
シドーグしたものでもよい。
そして、第３図（Ｄ）に示すように、Ｃ■法によす膜厚
１００００Ｘ程度の低温酸化膜３０を積層形成し、さら
に、この低温酸化膜３０には、ＰＥＰ技術によって上記
２層目のポリシリコ７７９７２層２９に通じるコンタク
トホール３１を開孔形成する。この後、半導体基板１１
全面にアルミニウム層を積層形成し、さらに、このアル
ミニウム層をＰＥＰ技術によシ所定の形状に／？ターニ
ングしアルミニウム配線層３２を形成する。そして最後
に、図示しない保護膜を被覆形成してこの記憶装置を構
成する。
１００００Ｘ程度の低温酸化膜３０を積層形成し、さら
に、この低温酸化膜３０には、ＰＥＰ技術によって上記
２層目のポリシリコ７７９７２層２９に通じるコンタク
トホール３１を開孔形成する。この後、半導体基板１１
全面にアルミニウム層を積層形成し、さらに、このアル
ミニウム層をＰＥＰ技術によシ所定の形状に／？ターニ
ングしアルミニウム配線層３２を形成する。そして最後
に、図示しない保護膜を被覆形成してこの記憶装置を構
成する。
すなわちこのように構成される読み出し専用とポリシリ
コンバッド層２９とを、メモリセルに対する書き込み情
報に応じて選択的に設けられるベリードコンタクトホー
ル２８を介して接続し、更にこのポリシリコンバッド層
２９をコンタクトホール３Ｉを介してアルミニウム配線
層３２に接続するようにした、所謂ベリードコンタクト
方式による高密度ＲＯＭである。
コンバッド層２９とを、メモリセルに対する書き込み情
報に応じて選択的に設けられるベリードコンタクトホー
ル２８を介して接続し、更にこのポリシリコンバッド層
２９をコンタクトホール３Ｉを介してアルミニウム配線
層３２に接続するようにした、所謂ベリードコンタクト
方式による高密度ＲＯＭである。
つまシ、インシラ方式によシ情報の書き込みを施す必要
がないので、例えばそれぞれのメモリセルをＮチャネル
トランジスタによシ構成するような場合でも、Ｐ型半導
体基板１１表面の不純物濃度が高濃度状態になることが
なくなシ、従来化じていたゾレークダウン耐圧特性の劣
化ラド層２９とは、それぞれ共にシリコンを構成材料と
して−るので、両者間の接触抵抗はその接触直積が狭く
ても充分小さくなるものである。
がないので、例えばそれぞれのメモリセルをＮチャネル
トランジスタによシ構成するような場合でも、Ｐ型半導
体基板１１表面の不純物濃度が高濃度状態になることが
なくなシ、従来化じていたゾレークダウン耐圧特性の劣
化ラド層２９とは、それぞれ共にシリコンを構成材料と
して−るので、両者間の接触抵抗はその接触直積が狭く
ても充分小さくなるものである。
すなわち、（リートコンタクトホール２８のＮ拡散層２
５上の面積を狭くすることができる。
５上の面積を狭くすることができる。
ラド層２９とを選択的に接続する場合に、フィールド酸
化膜２１側はセルファライン構造にでキ、ベリードコン
タクトホール２８はｒ−トを極２３側のみ適度な距離を
保てばよい。これにより、Ｎ＋に散層２．・〜誓自体の
面積も充分狭くすることができる。そしてまた、ポリシ
リコンバッド層２９をＰ−）電極２３の上方まで延面積
に関係なく充分広くすることができ、両者間の接触抵抗
を材料の違いに関係なく充分小さくすることができる。
化膜２１側はセルファライン構造にでキ、ベリードコン
タクトホール２８はｒ−トを極２３側のみ適度な距離を
保てばよい。これにより、Ｎ＋に散層２．・〜誓自体の
面積も充分狭くすることができる。そしてまた、ポリシ
リコンバッド層２９をＰ−）電極２３の上方まで延面積
に関係なく充分広くすることができ、両者間の接触抵抗
を材料の違いに関係なく充分小さくすることができる。
すなわち、Ｎ拡散層２５ａ２ζ馳選択的に接続されるア
ルミニウム配線層・３２との間の抵抗値も充分小さくす
ることができ、トランジスタの電圧、電流特性が劣化す
ることなく、高密度化が可能となる。
ルミニウム配線層・３２との間の抵抗値も充分小さくす
ることができ、トランジスタの電圧、電流特性が劣化す
ることなく、高密度化が可能となる。
したがって、ポリシリコンバッドｌｍ２９１ｅ用いたベ
リードコンタクト方式にょセｆＷ報の書き込みを行なう
ようにしたので、従来のインシラ方式による不都合は完
全に解消されるようになシ、電気的特性の劣化なしにさ
らなる高密度化が可能となる。
リードコンタクト方式にょセｆＷ報の書き込みを行なう
ようにしたので、従来のインシラ方式による不都合は完
全に解消されるようになシ、電気的特性の劣化なしにさ
らなる高密度化が可能となる。
尚、上記実施例では、ダート電極２３を多結晶シリコン
によシ形成しているが、これは例えばモリブデンシリサ
イド（ＭｏＳＩ２）のような高融点シリサイド膜もしく
はモリゾデン（Ｍｏ）のような高融点金属あるいはこれ
らと多結晶シリコン膜との２層膜管により形成しても、
よい。また、ポリシリコンノやラド層２９も高融点シリ
サイド膜等によシ形成してもよく、要するに不純物を含
有する能力を持つ導電性材料にょシ形成すればよい。
によシ形成しているが、これは例えばモリブデンシリサ
イド（ＭｏＳＩ２）のような高融点シリサイド膜もしく
はモリゾデン（Ｍｏ）のような高融点金属あるいはこれ
らと多結晶シリコン膜との２層膜管により形成しても、
よい。また、ポリシリコンノやラド層２９も高融点シリ
サイド膜等によシ形成してもよく、要するに不純物を含
有する能力を持つ導電性材料にょシ形成すればよい。
さらに上記実施例では、Ｐ型の半導体基板１ノを用いた
ＮチャネルのＲＯＭの場合について説明したが、Ｐ型基
板を用いたＮウェル０ＭＯ８構造のＲＯＭもしくはＮ型
基板内にＰウェル領域を形成した０ＭＯ８構造のＲＯＭ
それぞれに実施できることは勿論である。
ＮチャネルのＲＯＭの場合について説明したが、Ｐ型基
板を用いたＮウェル０ＭＯ８構造のＲＯＭもしくはＮ型
基板内にＰウェル領域を形成した０ＭＯ８構造のＲＯＭ
それぞれに実施できることは勿論である。
以上のようにこの発明によれば、特公昭５８−１９１４
４におけるメモリセルの高密度性能を損なうことなく、
種々の耐圧特性の劣化を防止して電気的特性を向上する
ことができ、且つさらなる高密度化によシメモリセルの
大容量化が可能になる。
４におけるメモリセルの高密度性能を損なうことなく、
種々の耐圧特性の劣化を防止して電気的特性を向上する
ことができ、且つさらなる高密度化によシメモリセルの
大容量化が可能になる。
第１図ｆＡ）およびＣＢ）はそれぞれ従来の読み出し専
用記憶装置を示すパターン平面図およびそのＡ−Ａ線断
面図、第２回国および（Ｂ）はそれぞれこの発明の一実
施例に係る半導体記憶装置を示す・ぐターン平面図およ
びそのＡ−Ａ線断面図、第３図（支）乃至（Ｄ）はそれ
ぞれ上記この発明の一実施例に係る半導体記憶装置を製
造工程順に示すＡ−Ａ線断面図である。 １１・・・Ｐ型半導体基板、２３・・・ｒ−）電極、２
４ｈ〜＊＋ ２５ ａ〜４と・・ｒ拡散層、２８・・・
Ｋ ゛リートコンタクトホール、３１・・・コンタクト
ホール、２９・・・ポリシリコンバッド層、３２・・・
アールミニラム配線層。 出願人代理人 弁理士 鈴 江 武 彦第１図 （Ａ） （Ｂ） 第２図 （Ａ） （Ｂ）
用記憶装置を示すパターン平面図およびそのＡ−Ａ線断
面図、第２回国および（Ｂ）はそれぞれこの発明の一実
施例に係る半導体記憶装置を示す・ぐターン平面図およ
びそのＡ−Ａ線断面図、第３図（支）乃至（Ｄ）はそれ
ぞれ上記この発明の一実施例に係る半導体記憶装置を製
造工程順に示すＡ−Ａ線断面図である。 １１・・・Ｐ型半導体基板、２３・・・ｒ−）電極、２
４ｈ〜＊＋ ２５ ａ〜４と・・ｒ拡散層、２８・・・
Ｋ ゛リートコンタクトホール、３１・・・コンタクト
ホール、２９・・・ポリシリコンバッド層、３２・・・
アールミニラム配線層。 出願人代理人 弁理士 鈴 江 武 彦第１図 （Ａ） （Ｂ） 第２図 （Ａ） （Ｂ）
Claims (2)
- （１）−導電型半導体基板の表面にそれぞれ点対称にし
て４つの方向に配置される複数のメモリセル領域と、こ
の複数のメモリセル領域内にそれぞれ上記点対称方向に
一定に離間して形成される複数の逆導電型拡散層と、上
記離間した複数の逆導電型拡散層間を跨ぐように上記−
導電型半導体基板上に形成される絶縁ｒ−ト電極線と、
上記複数の逆導電型拡散層のうち点対称中心側のそれぞ
れの拡散層に書き込み情報に応じて選択的に接続されそ
の一部が上記絶縁ｆ−）電極線の上方まで延在するよう
に形成される上記逆導電型の不純物を含有する第１の導
電層と、この第１の導電層に接続される第２の導電層と
を具備したことを特徴とする半導体記憶装置。 - （２）上記第１の導電層は多結晶シリコンでなることを
特徴とする特許請求の範囲第１項記載の半導体記憶装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59001663A JPS60145655A (ja) | 1984-01-09 | 1984-01-09 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59001663A JPS60145655A (ja) | 1984-01-09 | 1984-01-09 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60145655A true JPS60145655A (ja) | 1985-08-01 |
Family
ID=11507757
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59001663A Pending JPS60145655A (ja) | 1984-01-09 | 1984-01-09 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60145655A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6240763A (ja) * | 1985-08-15 | 1987-02-21 | Toshiba Corp | 読み出し専用半導体記憶装置およびその製造方法 |
| JPS6240764A (ja) * | 1985-08-15 | 1987-02-21 | Toshiba Corp | 読み出し専用半導体記憶装置およびその製造方法 |
| US4821084A (en) * | 1986-02-10 | 1989-04-11 | Kabushiki Kaisha Toshiba | Insulated gate type field effect transistor |
| US5065215A (en) * | 1989-06-28 | 1991-11-12 | Nec Corporation | Semiconductor memory cell and method of manufacturing the same |
-
1984
- 1984-01-09 JP JP59001663A patent/JPS60145655A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6240763A (ja) * | 1985-08-15 | 1987-02-21 | Toshiba Corp | 読み出し専用半導体記憶装置およびその製造方法 |
| JPS6240764A (ja) * | 1985-08-15 | 1987-02-21 | Toshiba Corp | 読み出し専用半導体記憶装置およびその製造方法 |
| US4821084A (en) * | 1986-02-10 | 1989-04-11 | Kabushiki Kaisha Toshiba | Insulated gate type field effect transistor |
| US5065215A (en) * | 1989-06-28 | 1991-11-12 | Nec Corporation | Semiconductor memory cell and method of manufacturing the same |
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