JPS6240763A - 読み出し専用半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明は高集積化が達成できる読み出し専用半導体記
憶装置およびその製造方法に関する。

［発明の技術的背景とその問題点］ 一般に、読み出し専用半導体記憶装置（以下、ＲＯＭと
称する）は、ウェハ製造工程の途中でマスクを用いてデ
ータが書き込まれるのためマスクプログラムＲＯＭと呼
ばれている。このマスクプログラムＲＯＭでデータの書
き込みに広く採用されている方式としては、コンタクト
方式、トランジスタの有無によりデータを書き込むいわ
ゆるＳＤＧ　（ソース、ドレイン、ゲート）方式、トラ
ンジスタの閾値電圧を書き込みデータに応じて異ならせ
る方式、の三つがある。

他方、メモリセルの回路構成に基づ＜ＮＯＲ型ＲＯＭと
Ｎ　Ａ　Ｎ　Ｄ　−Ｎ　ＯＲ型ＲＯＭという方式の分は
方も有り、さらにＲＯＭをシステム側からみると同期型
ＲＯＭと非同期型ＲＯＭというような分は方もある。そ
して高速動作に適したＲＯＭとしてはＮＯＲ型ＲＯＭが
、低速で良い場合にはＮＡＮＤ−ＮＯＲ型ＲＯＭがそれ
ぞれ使用されることが多い。

このようなそれぞれの方式によるＲＯＭの分は方のうち
、高速動作に適したＮＯＲ型ＲＯＭには、その回路設計
の容易さ、データ書き込みの容易さおよび確実さに加え
て、データの書き込み工程が全工程の後半にあることか
ら生産対応上の効果があるコンタクト方式を採用するこ
とが多い。

しかし、上記のような従来のコンタクト方式では、一つ
のメモリセルの占有面積が広くなってしまう欠点があり
、大きな記憶容量のＲＯＭの場合にはチップサイズが大
きくなってしまう。

このため、ＮＯＲ型ＲＯＭの高速性を生かしたままで、
メモリセルの占有面積を少なくした構造のＲＯＭとして
、特公昭５８−１９１４４号で知られる読み出し専用記
憶装置が考えられている。

第４図はこの記憶装置のメモリセルとしてシリコンゲー
ト構造を採用した場合の構成を示すパターン平面図であ
り、第５図はそのＡ−Ａ’線に沿った断面図である。す
なわち、この記憶装置は、それぞれ破線ａないしｄで示
すように、一つの拡散層の四隅に斜め方向に四つのＭＯ
Ｓトランジスタを形成して半導体基板１１の面積利用率
を高め、メモリセルの集積度を向上させるようにしたも
のである。この場合、“１″レベル、“０″レベルの情
報の書き込み方式としては、それぞれのトランジスタの
闇値電圧を書き込み情報に応じて異ならせる方式（以下
、インプラ方式と称する）が採用されている。つまり、
それぞれのトランジスタのゲート酸化膜１２に対して、
ボロン（Ｂ）等の不純物をイオン・インプランテーショ
ン技術を用いて・　選択的に打込むことにより、トラン
ジスタの閾値電圧を異ならせ、１１１　ＩＴレベル、ｔ
ｉ　Ｏ”レベルの情報を書き込んでいる。

なお、第４図および第５図において、１３はＮ＋型抵拡
散層ソース領域）、１４はＮ＋型抵拡散層ドレイン領域
）、１５は多結晶シリコンゲー］・電極（ワード線）、
１６はアルミニューム配線（データ線）、１７は閾値電
圧制御を行なうためにイオン注入が行われたイオン注入
領域である。

ところで、第４図および第５図のような従来の記憶装置
では、一つの拡散層１３の四隅に四つのＭＯＳトランジ
スタａないしｄが形成でき、高集積化が達成できる反面
、ウニハエ程の初期の段階にお（ブるインプラ（イオン
・インプランテーション）　　　　ｉ工程で情報の書き
込みを行なわなければならないので、製品の完成までに
長い製造時間が必要となる欠点がある。

ま゛た、情報読み出しの際に”　１　”レベル、ＩＩ　
ＯＩＩレベルを明確に判断するため、それぞれのトラン
ジスタの閾値電圧の差を十分に大きくするには、高ドー
ズ量のインプラを施さなければならない。

このような状況でＭＯＳトランジスタをより微細化して
高密度化を図る場合には、ショートチャネル効果を考慮
して、さらに高ドーズ量のインプラを施す必要がある。

このため、各セルをＮチャネルｌ〜ランジスタで構成す
るとき、Ｐ型半導体装置表面の不純物濃度が非常に高い
状態となり、トランジスタの耐圧特性が極端に悪化して
しまう。すなわち、トランジスタがブレークダウンし易
くなり、実際上使用不可能になってしまう。

［発明の目的］ この発明は上記のような事情を考慮してなされたもので
ありその目的は、それぞれのメモリセルに対して゛１″
レベル、“′Ｏ″レベルの情報の書き込みを明確に行な
うことができかつメモリセルの特性劣化を生じることな
しにメモリセルの高密度化を図ることができる読み出し
専用半導体記憶装置およびその製造方法を提供すること
にある。

［発明の概要］ 上記目的を達成するためこの発明にあっては、一方′２
４電型半導体基体の表面上で互いに点対称な四つの方向
に配置される４箇所のメモリセル領域と、上記各メモリ
セル領域において上記半導体基体上で電極の上下を絶縁
膜ではさむように形成される三層構造のゲート配線と、
上記ゲーｉ〜配線の両側の上記半導体基体内に形成され
る使方導電型の第１、第２半導体領域と、上記ゲート配
線の少なくとも上記第１半導体領域と接する方の側壁に
形成される絶縁層と、一方の書き込み情報に応じて上記
第１半導体領域の表面と接触するように形成され、一部
が上記ゲート配線の上方まで延長するように配置された
配線層と、他方の固き込み情報に応じて上記第１半導体
領域の表面を覆うように形成された絶縁層とを具備した
ことを特徴とする読み出し専用半導体記憶装置が提供さ
れている。

［発明の実施例コ 以下、図面を参照してこの発明の一実施例を説明する。

第１図はこの発明に係る記憶装置のメモリセル部分の構
成を示すパターン平面図であり、第２図はそのＢ−８’
線に沿った断面図である。

図において、例えばＰ型のシリコン半導体基板２１上の
点４０を点対称点として、四つの方向にそれぞれ破線ａ
ないしｄで示すようにメモリセル用のＮチャネルＭＯ８
ｌ〜ランジスタが形成されている。

これら四つのＭＯＳトランジスタはドレイン＃１Ｌ０゜
２７およびソース順１ｔ２８がそれぞれＮ“型拡散領域
で構成されている。上記Ｎ＋型拡散領域からなるドレイ
ン領域２７およびソース＃４域２８間には、基板２１上
に設けられたゲート絶縁膜２３、このゲート絶縁膜２３
上に設けられた多結晶シリコン層２４およびこの多結晶
シリコン層２４上に設けられた絶縁膜２５からなる三層
構造のゲート配線構造２６が設けられており、このゲー
ト配線構造２６は第１図中で横方向に延長形成されてお
り、複数のＭＯＳ　ｔ−ランジスタで共通にされている
。また、各ＭＯＳトランジスタにおいて、三層構造のゲ
ート配線構造２６のドレイン領域２７およびソース領域
２８それぞれと接する側壁には絶縁膜３０（第２図のみ
に図示）が形成されている。

第２図の断面図において左側に配置されたＭＯＳトラン
ジスタＣは一方のデータ、例えば“１″レベルが書込ま
れるものであり、この書き込みデータに応じてそのドレ
イン領域２７の表面と接触するように、不純物が導入さ
れて尊重率が島められた多結晶シリコン層３１が設けら
れている。

この多結晶シリコン層３１の一部は上記ゲート配線構造
２６の上方まで延長されている。他方、第２図の断面図
において右側に配置されたＭＯＳトランジスタｂは他方
のデータ、例えば゛０゛レベルが書込まれるものであり
、この書き込みデータに応じてそのドレイン領域２７の
表面は多結晶シリコン層を酸化して得られる絶縁膜３３
で覆われている。

そして上記口つのＭＯＳトランジスタロないしｄの各ド
レイン領域２７付近には、第１図において縦方向に延長
されたアルミニューム層３４の幅広部３４Ａが設けられ
ており、ドレイン領域２７上に多結晶シリコン層３１が
形成されているＭＯＳトランジスタＣでは、多結晶シリ
コン層３１の上にこのアルミニューム層３４の幅広部３
４Ａが接触している。また、ドレイン領域２７上が絶縁
膜３３で覆われているＭＯＳトランジスタａ、ｂ、ｄで
はアルミニューム＠３４の幅広５部３４Ａと各ドレイン
領Ｉ４１ｃ２７とはそれぞれ絶縁［１３３で分離されて
いる。

上記アルミニューム層３４はデータ線となるものであり
、このアルミニューム層３４には上記メモリセル用ＭＯ
８ｔ−ランジスタａないしｄのうちＭＯＳトランジスタ
Ｃのドレイン領域２７のみが書き込みデータに基づき選
択的に上記多結晶シリコン層３１を介して接続されてい
る。なお、第２図において２２は素子分離を行なうため
のフィールド絶縁膜である。

このような構成の記憶装置では、従来、一つの拡散層で
あったＭＯＳトランジスタのドレイン領域が個別に分離
されているところは異なっているが、基本的には点対称
点４０を中心にしてその四隅に斜め方向に四つのＭＯＳ
トランジスタを形成して半導体基板の面積利用率を高め
、メモリセルの集積度を向上させるようにしたところは
従来装置と同じである。しかも、各メモリセル用ＭＯＳ
トランジスタに対するデータの書き込みは、従来装置の
ようなイオン・インプラにより閾値電圧を異ならせる方
式ではなく、ドレイン領域２７をデータ線となるアルミ
ニューム層３４と接続する否かで行なうようにしている
。このため、従来の記憶装置が持つ欠点である、基板表
面の不純物濃度が高くなることによるトランジスタの耐
圧特性の劣化は発生せず、゛１″レベル、“Ｏ″レベル
データ書き込みも明確に行なうことができる。

また、ドレイン領域２７の表面に選択的に多結晶シリコ
ン層３１な形成する場合、ゲート配線構造２６の側壁に
は絶縁膜３０が形成されているので、この多結晶シリコ
ン層３１はゲート配線構造２６に対して自己整合（セル
フ・アライン）構造のいわゆるベリード、コンタクトで
形成することができる。さらに多結晶シリコン層３１と
この上に形成するアルミニューム層３４との接続を行な
う場合の位置合せはこれらの相対的な位置で決定される
ので、コンタクトホール等の形成が不要である。従って
、位置合せの際のずれを見込んだ余分な寸法は不要とな
り、メモリセルのより高密度化を達成することができる
。なお、ゲート配線構造２６の両側壁に絶縁ＷＡ３０を
形成しているが、これはドレイン領域２７側のみに設け
るようにしてもよい。

次に上記のような構成の記憶装置の製造方法を、第３８
図ないし第３ｇ図の工程断面図を参照して順次説明する
。なお、この断面図は前記第１図中の２個のＭＯＳトラ
ンジスタｃ、ｂの部分に対応しており、このＭＯＳトラ
ンジスタは上記の場合と同様にＮチャネルのものが使用
されている。

まず、第３ａ図に示すように、Ｐ型のシリコン半導体基
板２１に選択酸化を施してフィールド絶縁Ｍ２２を形成
し、素子分離を行なう。次に熱酸化法等により基板２１
の露出面にゲート絶縁ＩＥｉ１２３を形成する。ゲート
絶縁膜２３の形成後、その上に例えばＣＶＤ法（化学的
気相成長法）により、リン（Ｐ）を含有した多結晶シリ
コン層２４を４０００人ないし６０００人の厚みに堆積
形成する。ここで、この多結晶シリコン層２４は最初、
不純物がドープされていな状態で形成し、その後、不純
物をドープするようにしてもよい。

次に第３ｂ図に示すように、まず多結晶シリコン層を熱
酸化法により酸化するか、もしくはＣＶＤ法により、上
記多結晶シリコン２４上に４０００人程度０厚みの絶縁
１ｊ２５を堆積形成する。引続き、上記ゲート絶縁膜２
３、多結晶シリコン層２４および絶縁膜２５からなる三
層構造をＰＥＰ（写真蝕刻技術）によりバターニングし
、ざらにＲＩＥ（反応性イオン・エツチング）技術によ
りエツチングを行なって、電極としての多結晶シリコン
層２４の上下を絶縁膜ではさんだ三層構造のゲート配線
構造２６を形成する。

次に第３Ｃ図に示すように、上記エツチングにより形成
されたゲート配線構造２６をイオン注入用のマスクとし
て用いて、Ｎ型の不純物、例えばリン（Ｐ）、ヒ素（Ａ
ｓ）等のイオン注入を行なって基板２１の表面に浅いド
レイン領域２７およびソース領域２８を自己整合的に形
成する。

次に第３ｄ図に示すように、ＣＶＤ法により全面に５０
００人程度０厚みの低温酸化膜２９を堆積形成する。

次に第３ｅ図に示すように、上記低温酸化膜２９に対し
てＲＩＥ＠施し、その異方性エツチング作用を利用して
ゲート配線構造２Ｇの側壁のみに上記低温酸化膜２９を
残してこれを絶縁膜３０と成し、残りはすべて除去する
。この後、ＣＶＤ法により全面に多結晶シリコン層３１
を堆積形成し、さらにこの多結晶シリコン層３１に対し
て例えば低温のリン拡散を行ない、多結晶シリコン層３
１の導電率を高めるとともに、この多結晶シリコン層３
１から基板２１に対して不純物の注入を行なわせて上記
ドレイン領域２７およびソース領域２８内に深い拡散領
域を形成する。この時点でドレイン領１ｊＪ２７および
ソース領域２８はそれぞれ、前記第１図に示すような２
段構造の状態にされる。この後、全面にシリコン・ナイ
トライド（ＳｉＮ）膜３２をＣＶＤ法等により堆積形成
する。

次に第３ｆ図に示すように、上記シリコン・ナイｔ・ラ
イドｇ！３２をＰＥＰ技術を用いて、書き込みデータに
応じてバターニングする。このとき、このシリコン・ナ
イトライドＩｔ！３２は前記ＭＯＳトランジスタＣのド
レイン領＠２７に対応した多結晶シリコン層３１上付近
のみ（または領域３１とソース領域等書き込みデータに
関係のないアルミニューム電（（とのコンタクト領ｈｉ
１３３’　）に選択的に残される。そして次に、この残
されたシリコン・ナイトライド膜３２を耐酸化性のマス
クとして用いて、多結晶シリコン層３１を熱酸化法等に
より酸化する。

この酸化により、シリコン・ナイトライド膜３２が設け
られている部分はこの膜３２により酸化が阻止され、下
部に存在する多結晶シリコン層３１がそのまま残される
。これ以外の部分では多結晶シリコン層３１がすべて絶
縁膜３３に賛えられる。

次に第３ｇ図に示すように、残されているシリコン・ナ
イトライドｇ！３２を除去した後、全面にアルミニュー
ム層３４を蒸着法等により堆積形成し、これをＰＥＰ技
術によりバターニングし、図示のように各ドレイン領域
２７上付近に残す。この後は図示しない表面保ｍ！膜を
被覆形成して完成する。

なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能である。例えば上記実施例ではメモリ
セル用ＭＯＳトランジスタのゲート配線構造２Ｇを構成
する電極を多結晶シリコンで融点金属のシリサイドもし
くは高融点金属単体、あるいは高融点金属と多結晶シリ
コン層との２層膜等を用いるようにしてもよく、要する
にこの層は導電性の高い材料であればどのようなもので
あってもよい。

さらに上記実施例では、半導体基板がＰ型のものであり
、メモリセル用ＭＯＳトランジスタがＮチャネルの場合
について説明したが、これはＮ型半導体基板を用いて、
Ｐチャネルのメモリセル用ＭＯＳトランジスタを構成す
るようにしてもよい。

また上記実施例では多結晶シリコン層３１の選択酸化の
際に使用する耐酸化性のマスクとしてシリコン・ナイト
ライド膜３２を用いる場合について説明したが、これは
シリコン・ナイトライド膜とシリコン酸化膜等との２層
構造膜を用いるようにしてもよい。

［発明の効果］ 以上説明したようにこの発明によれば、それぞれのメモ
リセルに対して′１”レベル、“０′°レベルの情報の
書き込みを明確に行なうことができかつメモリセルの特
性劣化を生じることなしにメモリセルの高密度化を図る
ことができる読み出し専用半導体記憶装置およびその製
造方法を提供することができる。

【図面の簡単な説明】

第１図はこの発明に係る記憶装置の構成を示すパターン
平面図、第２図はその断面図、第３図はこの発明の方法
を製造工程順に示す断面図、第４図は従来装置のパター
ン平面図、第５図はその断面図である。 ２１・・・Ｐ型のシリコン半導体基板、２２・・・フィ
ールド絶縁膜、２３・・・ゲート絶縁膜、２４・・・多
結晶シリコン層、２５・・・絶縁膜、２６・・・ゲート
配線構造、２７・・・ドレイン領域、２８・・・ソース
＃４域、２９・・・低温酸化膜、３０・・・絶縁膜、３
１・・・多結晶シリコン層、３２・・・シリコン・ナイ
トライド膜、３３・・・絶縁膜、３４・・・アルミニ　
　　　　ンユーム層。 出願人代理人　弁理士　鈴江武彦 第１１２１ 第２　図

Claims (2)

【特許請求の範囲】
1. （１）一方導電型半導体基体の表面上で互いに点対称な
   四つの方向に配置される４箇所のメモリセル領域と、上
   記各メモリセル領域において上記半導体基体上で電極の
   上下を絶縁膜ではさむように形成される三層構造のゲー
   ト配線と、上記ゲート配線の両側の上記半導体基体内に
   形成される他方導電型の第１、第２半導体領域と、上記
   ゲート配線の少なくとも上記第１半導体領域側の側壁に
   形成される絶縁層と、一方の書き込み情報に応じて上記
   第１半導体領域の表面と接触するように形成され、一部
   が上記ゲート配線の上方まで延長するように配置された
   配線層と、他方の書き込み情報に応じて上記第１半導体
   領域の表面を覆うように形成された絶縁層とを具備した
   ことを特徴とする読み出し専用半導体記憶装置。
2. （２）一方導電型の半導体基体の表面上で電極の上下を
   絶縁膜ではさむようにゲート配線を形成する工程と、上
   記ゲート配線をマスクとして他方導電型の不純物を導入
   して、互いに離間した他方導電型の第１、第２半導体領
   域を自己整合的に形成する工程と、全面に絶縁膜を堆積
   し、異方性エッチング技術を用いてこの絶縁膜を選択に
   除去することにより上記ゲート配線の少なくとも上記第
   １半導体領域側の側壁にこの絶縁層を残す工程と、上記
   第１、第２半導体領域を露出させた状態で全面に酸化可
   能な導電体層を堆積する工程と、上記導電体層上に耐酸
   化性のマスク部材を堆積し、これをパターニングして一
   方の情報を書き込むべきメモリセル領域の上記第１半導
   体領域を覆う導電体層上のみに選択的に残す工程と、パ
   ターニングされた上記マスク部材を酸化用のマスクとし
   て用いて上記導電体層を選択的に酸化することにより、
   上記第１半導体領域の表面と接触し、一部が上記ゲート
   配線の上方まで延長するように配置された配線層のみを
   残し他は絶縁膜に替える工程とを具備したことを特徴と
   する読み出し専用半導体記憶装置の製造方法。