KR900002620B1 - 독출전용 반도체기억장치 및 그 제조방법 - Google Patents

Abstract

내용 없음.

Description

독출전용 반도체기억장치 및 그 제조방법

제 1 도는 본 발명에 따른 1실시예의 제조공정을 나타낸 단면도.

제 2 도는 제 1 도의 공정에 의해 제조된 장치의 패턴평면도.

제 3 도는 제 2 도의 B-B'선 단면도.

제 4 도는 본 발명에 따른 다른 실시예의 제조공정을 나타낸 단면도.

제 5 도는 종래의 ROM중 메모리셀의 구성을 나타낸 패턴평면도.

제 6 도는 제 5 도에 도시된 장채의 등가회로도.

제 7 도는 다른 ROM중 메모리셀의 구성을 나타낸 패턴평면도.

제 8 도는 제 7 도의 A-A'선 단면도이다.

* 도면의 주요부분에 대한 부호의 설명

31 : 실리콘 반도체기판 32 : 피일드 산화막

33 : 게이트 산화막 34 : 산화막

35 : 게이크전극(워드선 36 : 3층구조

37 : 드레인영역 38 : 소오스영역

39 : 저온 산화막 39A,39B,39C : 산화막

40 : N형영역(드레인영역) 41 : N형영역(소오스영역)

42 : 다결정실리콘층 43 : 실리콘 질화막

44 : 절연막 45 : 배선층

46 : 알루미늄층(데이터선)

본 발명은 고집적화를 달성할 수 있는 독출전용 반도체기억장치 및 그 제조방법에 관한 것이다.

일반적으로 독출전용 반도체기억장치(Read Only Memory ; 이하 ROM이라 약칭함)는 웨이퍼를 제조하는 공정의 도중에 마스크를 통해 데이터를 기록해 넣도록 되어 있기 때문에 마스크프로그램ROM이라 불리워지고 있는바, 이런 마스크프로그램ROM에 데이터를 기록하는데 널리 사용되고 있는 방식으로는 콘택트방식과 트랜지스터의 유무에 따라 데이터를 기록하는 SDG방식(소오스, 드레인, 게이트방식) 및 기록데이터에 따라 트랜지스터의 드레숄드전압을 달리하는 방식 등 세가지가 있다.

한편, 메모리셀의 회로구성에 따라서는 NOR형 ROM과 NAND-NOR형 ROM으로 구분하기도 하고, ROM을 시스템측에서 보아 동기형 ROM과 비동기형 ROM으로 구분하기도 한다. 여기서 고속동작에 적합한 ROM으로는 NOR형 ROM이, 저속동작이라도 좋은 경우에는 NAND-NOR 형 ROM이 사용되는 경우가 많다.

상기한 분류에 있어서 고속동작에 적합한 NOR형 ROM의 제조에는 그 회로설계의 용이성과 데이터기록의 용이성 및 확실성에 덧붙여 데이터의 기록공정이 전체공정의 후반에 있으므로 인해 생산성을 향상시키는 효과가 있다는 콘택트방식이 채택되는 경우가 많다.

제 5 도는 상기와 같은 콘택트방식을 채택한 종래의 ROM중 메모리셀 부분의 구성을 나타낸 패턴평면도로서, 도면에서 점선으로 둘러싸인 영역이 1개의 메모리셀(1)인바, 이런 메모리셀(1)의 다수가 횡방향 및 종방향에 매트릭스형상으로 배열되어 있다. 여기서 1개의 메모리셀(1)은 1개의 MOS트랜지스터로 구성되는데, 이 MOS트랜지스터는 드레인영역이 되는 확산영역(2)과 횡방향으로 배열된 복수의 MOS트랜지스터에 대해 공통 소오스영역이 되는 확산영역(3), 횡방향으로 배열된 복수의 MOS트랜지스터에 대해 공통 게이트 전극이 되도록 다결정실리콘층으로 만들어지는 워드선(4)으로 구성되어 있다.

여기서 종방향으로 배열된 복수의 MOS트랜지스터의 드레인확산영역(2)은 기록데이터에 따라 선택적으로 설치된 콘택트 홀(5 : contact hole)을 통해서 알루미늄등으로 구성된 데이터선(6)에 접속하고 있다.

제 6 도는 상기한 패턴으로 되어있는 ROM의 등가회로도로서, 콘택트방식의 ROM은 각각의 웨이퍼 공정중에서 콘택트 홀(5)을 형성시킬때 데이터를 기록하게 되므로 상기 콘택트 홀(5)에 의한 접속의 유뮤가 데이터의 "1"레벨과 "0"레벨에 대응되게 된다. 여기서 제 5 도의 패턴으로 되어있는 종래의 ROM에서는 메로리셀용 MOS트랜지스터의 드레인영역이 되는 확산영역(2)의 콘택트 홀(5)을 매개하여 데이터선(6)에 접속되는바, 이 확산영역(2)은 실리콘으로 구성되고 데이터선(6)은 알루미늄으로 구성되는데, 실리콘과 알루미늄은 일함수(work function)가 서로 다르다. 이렇게 일함수가 다른 재료끼리의 접촉저항을 충분히 작아지게 하기 위해서는 콘택트 홀(5)의 면적을 크게해야 할 필요가 있는 한편, 기판과의 단락을 방지하기 위해서 콘택트 홀(5)의 주변과 확산영역(2)의 주변간 거리도 충분하게 확보해 놓을 필요가 있는데, 이렇게 되면 각 드레인용 확산영역(2)의 점유면적이 넓어지게 되어 기억용량이 큰 ROM인 경우에는 칩의 면적이 넓어지게 됨으로 말미암아 제품가격이 비싸지게 된다.

본 발명자는 종래의 ROM이 갖고있는 상기와 같은 결점을 제거하기 위해 이미 제 7 도 및 제 8도에 도시된 바와같은 구조로 된 ROM을 발명한바 있고, 그와같은 ROM을 일본국 특허출원 소화 58-75026호의 명세서에 기재해 놓고 있는바, 그 구조 및 기능의 요지는 다음과 같다.

즉, 개량된 ROM은 N챈널의 MOS트랜지스터를 메모리셀로 이용하고 있는 것으로서, 제 7 도중 점선으로 둘러싸인 영역이 1개의 메모리셀(10)을 나타낸다. 이러한 메모리셀(10)들은 횡방향 및 종방향에 매트릭스 형상으로 다수개가 배열되어 있고, 또 이들은 상술한 제 5 도의 경우와 마찬가지로 1개의 메모리셀(10)이 1개의 MOS트랜지스터로 구성되어 있다. 여기서 P형 실리콘 반도체기판(11)상에는 각 메모리셀(10)의 드레인영역이 되는 N⁺형 영역(12)이 확산등의 방법에 의해 형성되고, 더우기 기판(11)상에는 횡방향으로 배열된 복수의 메모리셀들에 대해서 공통 소오스영역이 되는 N⁺형 영역(13)이 확산등의 방법을 통해 횡방향으로 연장되어 형성되어 있으며, 또 횡방향으로 배열된 복수의 메모리셀에 있어서는 각 N⁺형 영역(12)과 영역(13)의 사이를 가로질러 복수의 메모리셀의 공통 게이트전극이 되는 제 1 층째의 다결정실리콘으로 구성된 워드선(14)이 연장되어 설치되어 있다.

한편, 각 메모리셀의 드레인영역으로 되는 N⁺형 영역(12)의 표면은 횡방향으로 배열된 2열분의 메모리셀마다 공통으로 뚫려져 있는 접촉구멍(15)을 매개해서 제 2층째의 다결정실리콘으로 구성된 배선(16)과 접속되어 있고, 이 배선(16)의 끝부분은 공통 게이트전극인 상기 워드선(14)의 상부까지 연장되도록 설치되어 있으며, 드레인영역인 상기 N⁺형 영역(12)은 상기 배선(16)과 기록데이터에 따라 선택적으로 설치된 콘택트 홀(17)을 각각 통해서 알루미늄으로 구성된 데이터선(18)에 접속되어져 있다.

제 8 도는 상기 제 7 도의 A-A'선 단면도로서, 미설명부호 20은 소자분리용 피일드 산화막, 21은 워드선(14)의 하부에 설치되어 있는 게이트 산화막, 22∼24는 산화막을 나타내며, 상기 피일드 산화막(20) 하부의 기판(11)표면에는 반전방지층(25)이 형성되어 있다.

상기와 같이 된 ROM에서는 메모리셀용 트랜지스터의 드레인영역인 N⁺형 영역(12)에 알루미늄으로 구성된 데이터선(18)이 직접 접속되지 않고, 우선 N⁺형 영역(12)의 표면 일부에 콘택트 홀(15)을 매개하여 다결정실리콘으로 구성된 배선(16)이 접속되는데, 이러한 배선(16)은 데이터에 따라 선택적으로 설치된 콘택트 홀(17)을 통해 알루미늄으로 된 데이터선(18)과 접속되도록 되어있다.

또한 배선(16)은 워드선(14)의 위까지 연장되어 있다. 여기서 상기 N⁺형 영역(12)과 배선(16)은 공히 실리콘을 구성재료로 하고 있어서 이들의 일함수가 등가이기 때문에 양자간의 접촉저항은 접촉면적을 좁혀도 충분히 작아질수 있다. 또한, 콘택트 홀(15)의 N⁺형 영역(12)상의 면적을 축소시킬 수 있고, 더우기 상기 콘택트 홀(15)을 통해 N⁺형 영역(12)과 배선층(16)을 접촉시킬때에는 피일드 산화막(20)측을 자기정합(self align)구조로 함과 더불어 콘택트 홀(15)을 워드선(14)측에 대해서만 적절한 거리로 유지시키면서 되기 때문에 N⁺형 영역(12)자체의 면적을 충분히 작게할 수 있다. 그 결과 메모리셀로 환산해 보면 상기 제 5 도의 것보다도 그 크기를 20∼50%정도 축소시킬수 있게 된다.

한편, 서로 일함수가 다른 알루미늄으로 구성된 데이터선(18)과 다결정실리콘으로 구성된 배선(16)을 접속시켜주는 경우에는, 상기 배선(16)이 워드선(14)의 윗부분까지 연장되어 있고, 그 평면거리가 N⁺형 영역(12)보다 충분히 길게 되어 있으므로 데이터선(18)과 배선(16)의 접속부분인 콘택트 홀(17)의 면적을 N⁺형 영역(12)의 면적크기에 관계없이 충분히 넓힐 수가 있고, 그에따라 콘택트 홀의 면적으로 결정되는 접촉저항의 크기에 따르는 트랜지스터의 전압, 전류특성을 열화시키지 않으면서도 고밀도화를 달성 할수 있게된다.

그런데, 상기 제 7 도 및 제 8 도에 도시한 ROM에 대해 더욱 대용량화를 실현하기 위해서 미세화를 추진시키면, 밸리드방식의 콘택트 홀(15)의 형성에 관해 정합오차를 위한 칫수여유를 계산에 넣은 제 8 도의 거리 a를 어느정도 취할 필요가 있고, 또한 콘택트 홀(15)의 면적을 충분히 확보할때의 오차에 의한 칫수여유를 계산에 넣은 거리 b도 어느정도 취할 필요가 있다.

그러나 이들 거리 a와 b가 셀의 큰 부분을 점한다는 것이 문제로 되는바, 이것은 콘탠트 홀(17)의 형성에 관해서도 마찬가지여서 제 7 도에 도시한 정합오차를 위한 칫수여유를 예상한 거리 c와 d가 셀의 큰 부분을 정하는 것도 문제로 되고 있다. 그런데 마스크정합의 정밀도를 높히는 것에는 그 자체 한계가 있기 때문에 상기와 같은 칫수여유를 작게하는 것에도 또한 한계가 있게 된다. 또, 고밀도화를 실현하기 위해 콘택트 홀의 면적을 작게 한다면 알루미늄의 일자크기의 관계 때문에 콘택트저항이 크게 되어 버린다. 이것을 방지하기 위해 입자크기가 작은 배리어금속등을 배선재료로 사용하는 것도 생각해 볼 수 있지만, 이 경우에는 공정을 대폭 변경시킬 필요가 있으며 전체적인 제조공정이 복잡해진다는 문제가 생긴다.

본 발명은 상기한 사정을 고려해서 발명된 것으로, 메모리의 고집적화를 실현할수 있고, 또한 제조공정을 대폭적으로 변경시키지 않고서도 제조할 수 있는 독출전용 반도체기억장치 및 그 제조방법을 제공하고자 함에 그 목적이 있는 것이다.

상기 목적을 달성하기 위해 본 발명에 있어서는 어떤 한 도전형의 반도체기판과, 이 기판상에 형성된 제 1 및 제 2 절연막 사이에 끼워지도록 형성되는 3층구조의 게이트전극, 이 게이트전극에 대해 자기정합적으로 또한 상호 떨어져서 형성되는 다른 도전형으로 된 1쌍의 제 1 반도체영역, 상기 게이트전극과 최소한 하나이상의 상기 제 1 반도체영역의 측면에 형성되는 측벽형상의 제 3 절연막에 대해 자기정합적으로 상기 제 1 반도체영역내에 형성되며 이 반도체영역보다도 깊고 또한 불순물농도가 높은 다른 도전형의 제 2 반도체영역, 최소한도 일부가 상기 게이트전극의 상방까지 연장되며 상기 제 2 반도체영역의 표면과 접촉하도록 형성되는 다른 도전형의 불순물을 함유하는 제 1 배선층, 기록데이터에 따라 상기 제 1 배선층의 표면상에 선택적으로 형성되며 전기적인 절연성을 갖는 제 4 절연층, 상기 제 1배선층의 표면상에 형성되며 상기 제 4 절연층의 존재유무에 따라 상기 제 1 배선층의 표면과 선택적으로 접촉하는 제 2 배선층등을 구비한 독출전용 반도체기억장치 및 그 제조방법을 제공하게 된다.

이하 예시도면을 참조해서 본 발명의 실시예를 설명한다.

제 1a 도∼제 1f 는 본 발명에 따른 기억장치의 제조공정을 순차적으로 나타낸 단면도로서, 이 기억장치는 N챈널 MOS트랜지스터를 메모리셀로 사용하는 ROM에 실시한 경우에 관한 것이다.

우선 제 1a 도처럼 P형의 실리콘 반도체기판(31)에 선택산화를 실시해서 피일드 산화막(32)을 형성시켜 주므로써 소자분리를 한다.

다음에는 열산화법등으로 기판(31)의 노출면에 게이트 산화막(33)을 형성시키고, 이 게이트 산화막(33)을 형성시킨 후에는 산화막(33)상에 예컨데 CVD법(화학적 기상성장법)으로 인(P)을 함유하는 제 1 층째의 다결정실리콘층을 4000Å 내지 6000Å의 두께로 퇴적형성시킨다.

여기서 상기 다결정실리콘층은 최초에 불순물이 도우프되어 있지않은 상태로 형성시킨 후 불순물인 인을 도우프하도록 해도 좋다.

다음에는 열산화법으로 상기 다결정실리콘층을 산화시키던가 CVD법으로 이 다결정실리콘층상에 4000Å의 산화막(34)을 전면적으로 형성시키고, 계속해서 PEP(사진식각기술) 및 도시되지 않은 레지스트를 마스크로 한 RIE(Reactive Ion Etching) 기술로 이 산화막(34)을 패터닝 한다. 그리고, 이 패터닝으로 남겨진 산화막(34)을 마스크로 하여 RIE기술로 상기 게이트 산화막(33) 및 다결정실리콘층을 엣칭해서, 상하가 절연막(실리콘 산화막)에 의해 끼워진 다결정실리콘층으로 이루어진 게이트전극(35)을 형성시킨다. 다음에는 산화막(34)과 게이트전극(35) 및 게이트 산화막(33)으로 이루어진 3층구조(36)를 마스크로하여 N형 불순물, 예컨데 인 또는 비소를 이온주입해서 기판(31)의 표면에 얕은 N형 드레인영역(37) 및 소오스영역(38)을 형성시킨다.

다음에는 제 1b 도에 도시한 것처럼, CV법으로 전면에 4000Å정도 두께의 저온산화막(39)을 형성시킨다.

그후, 제 1c 도에 도시한 것처럼, RIE기술의 이방성(異方性)을 이용해서 상기 저온 산화막(39)을 엣칭하므로써 상기 3층구조(36)와 드레인영역(37) 및 소오스영역(38)측의 측벽면에만 저온 산화막(39)을 남겨 측벽형상의 산화막(39A)(39B)을 형성시킨다.

다음에는 제 1b 도에 도시한 것처럼, 상기 3층구조(36) 및 그 측면에 형성된 산화막(39A)(39B)을 마스크로 해서 N형 불순물, 예컨데 인 또는 비소의 이온주입을 행하며, 상기 N형 드레인영역(37) 및 소오스영역(38)내에 보다 깊고 또한 불순물 농도가 높은 N형영역(40)(41)을 형성시킨다. 다음에는 전면적으로, 예컨데 CVD법을 사용하여 인 또는 비소등의 N형·불순물을 함유한 제 2 층째의 다결정실리콘(42)을 퇴적형성 시킨다. 여기서 상기 N형 영역(40)(41)은 이온 주입을 행하지 않고 우선 전면적으로 N형 불순물을 함유하지 않은 제 2 층째의 다결정실리콘층을 퇴적형성시키고, 다음에 예컨데 저온의 인 또는 비소 확산등으로 제 2 층째의 다결정실리콘층의 불순물을 도입하면서, 상기 3층구조(36) 및 그 측벽에 형성된 산화막(39A)(39B)을 마스크로 해서 상기 인 또는 비소를 이온주입해서 N형 영역(40)(41)을 동시에 형성시키도록 해도 좋다.

다음에는 다결정실리콘층(42)상에 예컨데 CVD법으로 실리콘 질화막(43)을 100Å 내지 2000Å정도 퇴적 형성시키고, 이 실리콘 질화막(43)을 PEP기술로 패터닝한다.

이때 남겨진 실리콘 질화막(43)의 끝부분이 상기 게이트전극(35)의 윗부분에까지 연장되도록 패터닝한다.

다음에는 제 1e 도에 도시한 것처럼 상기의 패터닝으로 남겨진 실리콘 질화막(43)을 마스크로해서, 예컨데 800℃ 내지 1000℃에서 열산화를 행하므로써 실리콘 질화막(43)으로 덮혀있지 않고 노출되 있는 제 2 층째의 다결정실리콘층(42)을 산화시켜서 그 부분에 절연막(44)을 형성시킨다. 이때 이 공정에서 산화되지 않고 남아있는 다결정실리콘층(42)의 일부가 상기 드레인영역(37)에 접속된 배선층(45)이 된다. 여기서 다결정실리콘층(42)의 산화마스크로 이용되는 실리콘 질화막(43)의 끝부분이 상기 게이트전극(35)의 상방에까지 연장되도록 이미 패터닝되어 있기 때문에 상기 배선층(45)의 끝부분도 상기 게이트전극(35)의 상방에까지 연장되게끔 형성된다.

다음에는 제 1f 도에 도시한 바와같이, 제 5 도와 제 6 도의 ROM에서처럼 드레인(2)이 데이터선(6)에 접속된 것에 대해서는 배선층(45)의 위에 남겨져 있는 실리콘 질화막(43)을 선택적으로 제거하고, 드레인(2)이 데이터선(6)에 접속되 있지않은 것에 대해서는 배선층(45)의 위에 남아있는 실리콘 질화막(43)을 그대로 남긴 상태에서 전면적으로 알루미늄층(46)을 퇴적형성시킨 후 이것을 패터닝한다.

위와같은 공정으로 제조되는 ROM의 4비트 메모리셀 부분의 패턴 평면도를 제 2 도에 도시했고, 이 제 2 도의 B-B'선 단면도를 제 3 도를 도시하였다.

제 2 도 및 제 3 도에 있어서 게이트전극(35)은 워드선으로 사용되고, 알루미늄층(46)은 데이터선으로 사용된다. 그리고 점선으로 둘러싸인 영역이 1개의 메모리셀이다. 제 3 도에 있어서는 좌측에 위치하는 셀의 드레인영역(37)이 배선층(45)을 통해 데이터선의 알루미늄층(46)에 접속되어 있고, 우측에 위치하는 셀의 드레인영역(37)은 절연막인 실리콘 질화막(43)의 존재에 따라 데이터선인 알루미늄층(46)에 접속되 있지않은 상태가 도시되어 있다.

제 2 도 및 제 3 도에 도시된 ROM의 메모리셀은 제 8 도에 나타낸 종래의 장치에 비해 밸리드형식의 콘택트 홀이 상기 산화막(39A)(39B)의 형성시에 자기정합적으로 형성되므로, PEP시에 발생되는 마스크정합오차를 보장하기 위한 제 8 도의 거리 a는 거의 불필요하게 된다.

또한, 소자분리용인 피일드 산화막(32)에 대해 마스크정합 오차를 보장하기 위한 거리를 포함하는 제 8 도의 거리 b도 상기한 거리 a의 보장분이 불필요하기 때문에 거의 1/2로 줄일 수 있다. 더우기 알루미늄층(46)의 접속대상이 되는 배선층(45)이 실리콘 질화막(43)을 마스크로 해서 형성되고, 이 실리콘 질화막(43)을 제거하는 공정만으로도 자기정합적으로 배선층(45)자체가 접속상태로 형성되므로, PEP에 의해 발생하는 마스크정합 오차에 의한 제 7 도의 거리 c는 발생하지 않는다. 이때문에 이 ROM에서는 종래에 비해 각 메모리셀의 칫수를 워드선 방향 및 데이터선 방향으로 함께 축소시킬 수 있다. 그리고 종래와 동일한 설계기준으로 제조할 경우, 상기 실시예에 의한 셀의 점유면적은 종래 셀의 약 60%로 축소할 수 있으므로 고집적화를 실현할 수 있다. 이 실시예의 ROM을 제조할때의 공정을 종래기술을 연장시켜도 되기 때문에, 특수한 공정을 포함하지 않으므로 인해 신뢰성도 높힐 수 있다.

더우기, 드레인영역(37) 및 소오스영역(38)은 서로 자기정합의 2중 확산공정에 의해 형성되므로 경사가 완만한 불술물 농도균배를 갖게 되어, 공핍층의 신장이 크고 메모리셀용 MOS트랜지스터로서 고내압인 것이 얻어진다. 또한 이 영역은 깊고 고농도이므로 낮은 저항의 확산배선을 얻을 수 있다.

제 4a 도 내지 제 4f 도는 본 발명에 따른 다른 실시예의 제조공정을 순차적으로 나타낸 단면도이다. 여기서 제 4a 도 내지 제 4b 도의 공정은 전술한 제 1 도의 경우와 마찬가지이므로 이에 대한 설명은 생략한다.

제 4b 도 공정후에는 제 4c 도에 나타낸 것처럼 소오스영역(38)상에 PEP용의 마스크를 선택적으로 형성시키고, RIE기술로 상기 저온산화막(39)을 엣칭시켜서 3층구조(36)의 드레인영역(37)측의 측벽에만 전술한 실시예와 같은 측벽형상의 산화막(39A)을 형성시킴과 동시에, 소오스영역(38)측에 대해서는 콘택트 홀(51)이 뚫린 한편 끝부분이 게이트전극(35)의 윗부분에 연장된 산화막(39C)을 형성시킨다.

다음에는 제 4d 도에 나타낸 것처럼 3층구조(36)와 드레인영역(37)측에 벽면에 형성된 산화막(39A) 및 산화막(39C)을 마스크로 해서 N형 불술물, 예컨데 인 또는 비소의 이온주입을 행하여, 상기 N형 드레인영역(37) 및 소오스영역(38)내에 보다 깊고 또한 고농도인 N형영역(40)(41)을 형성시킨다. 다음에는 전면적으로 예컨데 CVD법에 의해 인 또는 비소등의 N형 불순물을 함유한 제 2 층째의 다결정실리콘층(42)을 퇴적형성 시킨다.

이 경우에는 상기한 바와같이 처음에 이온주입을 하지 않고, 불순물을 함유하지 않은 다결정실리콘층(42)을 퇴적형성시킨 다음에 불순물을 주입하도록 해도 좋다.

이후에는 상기 다결정실리콘층(42)상에 예컨데 CVD법으로 실리콘 질화막(43)을 1000Å정도의 퇴적형성시키고, 이 실리콘 질화막(43)을 PEP기술로 패터닝한다.

이때 상기 드레인영역(37)상에 남아있는 실리콘 질화막(43)의 끝부분이 게이트전극(35)의 상방에까지 연장되도록 패터닝한다.

다음에는 제 4e 도에 나타낸 것처럼, 상기의 패터닝으로 남아있는 실리콘 질화막(43)을 마스크로 해서 예컨데 800℃ 내지 1000℃에서 열산화를 실시하여 실리콘 질화막(43)으로 덮혀있지 않고 노출되 있는 제 2 층째의 다결정실리콘층(42)을 산화시키므로써 그 부분에 절연막(44)을 형성시킨다. 그리고 이 공정에서 산화되지 않고 남아있는 다결정실리콘층(42)의 일부가 상기 드레인영역(37)에 접속되는 배선층(45) 및 소오스영역(38)에 접속되는 배선층(52)으로 된다. 여기서 다결정실리콘층(42)의산화 마스크로 이용되는 드레인영역(37)상에 남아있는 실리콘 질화막(43)의 끝부분은 상기 게이트전극(35)의 상방에까지 연장되도록 이미 패터닝되어 있기 때문에 상기 배선층(45)의 끝부분도 상기 게이트전극(35)의 상방에까지 연장되도록 형성된다.

다음에는 제 4f 도에 도시한 것처럼 제 5 도 및 제 6 도의 ROM에서와 같이 기록데이터에 따라 드레인(2)이 데이터선(6)에 접속되는 것에 대해서는 배선층(45)의 위에 남아있는 실리콘 질화막(43)을 선택적으로 제거하고, 드레인(2)이 데이터선(6)에 접속되지 않는 것에 대해서는 배선층(45)상에 남아있는 실리콘 질화막(43)을 그대로 남겨둔 상태로 하며, 또한 회로상에 알루미늄배선과 접속시켜야 할 노오드에서는 배선층(52)의 위에 있는 실리콘 질화막(43)을 선택적으로 제거한 후 전면적으로 알루미늄층(46)을 퇴적형성 시켜서 이것을 패터닝한다.

상기한 공정으로 제조된 ROM에 있어서도 메모리셀은 데이터선 방향 및 워드선 방향의 양방향에 큰 폭으로 축소시킬 수 있고, 제조공정도 종래와 거의 변함이 없다.

이상에서 설명한 본 발명에 의하면, 메모리셀의 고집적화를 실현할 수 있고, 또한 제조공정을 대폭적으로 변경시키지 않고도 제조할 수 있는 독축전용 반도체기억장치 및 그 제조방법을 제공할 수 있다.

Claims (2)

1. 제 1 도전형의 반도체기판(31)과, 이 반도체기판(31)상에서, 제 1, 제 2 절연막(33, 34)의 사이에 끼워지도록 형성된 3층구조의 게이트전극(35) 및, 이 게이트전극(35)에 대해 자기정합적으로 또한 상호 떨어져서 형성되며 제 2 도전형으로 되어있는 1쌍의 제 1 반도체영역(37,38)을 구비하여 이루어진 독출전용 반도체기억장치 있어서, 상기 게이트전극(35)과, 최소한 하나 이상의 상기 제 1 반도체영역측의 측면에 형성되는 측벽형상의 제 3 절연막(39A), 이 측벽형상의 제 3 절연막(39A)에 대해 자기정합적으로 상기 제 1 반도체영역(37)의 내부에 형성되면서 이 반도체영역(37)보다 깊고 불순물 농도가 높은 제 2 도전형의 제 2 반도체영역(40), 최소한 일부가 상기 게이트전극(35)의 윗부분에까지 연장되며 제 2 반도체영역(40)의 표면과 접촉하도록 형성되는 제 2 도전형의 불순물을 포함하는 제 1 배선층(45), 기록데이터에 따라 상기 제 1 배선층(45)의 표면상에 선택적으로 형성되며 전기적인 절연성을 갖고 있는 제 4 절연층(43) 및, 상기 제 1 배선층(45)의 표면상에 형성되며 제 4 절연층(43)의 존재유무에 따라 제 1 배선층(45)의 표면과 선택적으로 접촉하는 제 2 배선층(46)을 구비하여 이루어진 것을 특징으로 하는 독출전용 반도체기억장치.
2. 제 1 도전형의 반도체기판(31)에다 그 상하가 제 1, 제 2 절연막(33, 34)의 사이에 끼워지도록 된 3층구조의 게이트전극(35)을 형성시키는 공정과, 상기 게이트전극(35)을 마스크로 이용하여 제 2 도전형의 불순물을 주입함에 따라 자기정합적으로 또한 서로 떨어지게끔 1쌍의 제 1 반도체영역(37,38)을 형성시키는 공정을 구비한 독출전용 반도체기억장치의 제조방법에 있어서, 전면적으로 절연막(39)을 퇴적하고 이 절연막(39)을 전면엣칭 처리해서, 게이트전극(35)과 최소한 하나 이상의 상기 제 1 반도체영역(37)측의 측면에 측벽형상의 제 3 절연막(39A)을 형성시키는 공정과, 상기 게이크전극(35) 및 제 3 절연막(39A)을 마스크로 이용해서 제 2 도전형의 불순물을 주입함에 따라 이들 게이트전극(35) 및 제 3 절연막(39A)에 대해서 자기정합적으로 최소한 상기 제 1 반도체영역(37)내에 반도체영역(37)보다도 깊고 불순물농도가 높은 제 2 도전형의 제 2 반도체영역(40)을 형성시키는 공정, 전면적으로 도전체층(42)을 퇴적형성시키고 그 위에 내산화성 및 전기적 절연성을 갖는 제 4 절연막(43)을 퇴전형성시키는 공정, 상기 제 4 절연막(43)을 패터닝한 후, 패터닝된 제 4 절연막(43)을 마스크로 이용하여 상기 도전체층(42)을 선택산화시킴에 따라, 최소한 일부가 상기 게이트전극(35)의 윗부분까지 연장되며 제 2 반도체영역(40)의 표면과 접촉하는 제 2 불순물포함 제 1 배선층(45)을 형성시키는 공정 및, 상기 제 1 배선층(45)의 표면상에 남아있는 제 4 절연막(43)으로 된 마스크를 기록데이터에 따라 선택적으로 제거하고 그 위에 도전체층을 퇴적형성시켜 상기 제 1 배선층(45)의 표면과 선택적으로 접촉하는 제 2 배선층(46)을 형성시키는 공정으로 이루어진 것을 특징으로 하는 독출전용 반도체기억장치의 제조방법.

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